WO2006070773A1 - スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子 - Google Patents
スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子 Download PDFInfo
- Publication number
- WO2006070773A1 WO2006070773A1 PCT/JP2005/023845 JP2005023845W WO2006070773A1 WO 2006070773 A1 WO2006070773 A1 WO 2006070773A1 JP 2005023845 W JP2005023845 W JP 2005023845W WO 2006070773 A1 WO2006070773 A1 WO 2006070773A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- electrode
- conductive layer
- ion conductive
- switching element
- metal
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
- H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of the switching material, e.g. layer deposition
- H10N70/026—Formation of the switching material, e.g. layer deposition by physical vapor deposition, e.g. sputtering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/253—Multistable switching devices, e.g. memristors having three or more terminals, e.g. transistor-like devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Abstract
本発明のスイッチング素子は、酸化物を含むイオン伝導層40と、イオン伝導層40に接して設けられ、外部から供給される金属の析出により接続され、または、析出した金属の溶解により電気特性が変化する第1電極21および第2電極31と、イオン伝導層40に接して設けられ、金属のイオンを供給可能な第3電極35とを有する構成である。このように構成することで、スイッチング電圧を従来よりも高く設定することが可能となる。
Description
明 細 書
スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子 技術分野
[0001] 本発明は、電気化学反応を利用したスイッチング素子、書き換え可能な論理集積 回路、およびメモリ素子に関する。
背景技術
[0002] 特殊用途向け LSI (ASIC : Application Specific Integrated Circuit)は、基本 的な論理回路となるロジックセルが複数設けられ、ユーザの仕様に合わせて動作さ せるロジックセルが選択される。製造過程の配線パターニング段階でロジックセルが 決定される従来型 ASICと、製品出荷後にユーザ側でロジックセルが決定されるプロ グラマブルロジック(書き換え可能な論理集積回路)とがある。従来型 ASICでは、量 産化により製品単価が安くなるというメリットがある反面、開発コストが高くなり、開発期 間が長くなるというデメリットがある。一方、プログラマブルロジックの場合には、従来 型 ASICに比べて製品単価が高ぐ動作速度が遅ぐ消費電力が増えるものの、開発 コストが安ぐ開発期間が短いというメリットがある。そして、プログラマブルロジックの 製品単価をより安くし、高速動作化、低消費電力化するためには、プログラム用スイツ チング素子をより小さくするとともに、動作性能を向上させるための開発が行われてい る。
[0003] プログラマブルロジックのスイッチング素子に、特表 2002— 536840号公報(以下 、特許文献 1と称する)に開示されたプログラマブルデバイスを適用することが考えら れる。以下に、このプログラマブルデバイスの 2端子スィッチをスイッチング素子に適 用した場合の構成について簡単に説明する。
[0004] 特許文献 1に開示されたプログラマブルデバイスは、 2次元配列状に配置された多 数のロジックセルと、ロジックセル間を接続するための配線、配線間の接続'非接続を 切り替えるための多数の 2端子スィッチから構成される。 2端子スィッチの接続状態( 接続'非接続)を変えることにより、ロジックセル間の配線の構成、ロジックセノレの機能 等を設定し、仕様に合わせた論理集積回路を得ることが可能となる。
発明の開示
[0005] 上述の 2端子スィッチでは、「電極材料/固定電解質 (イオン伝導)材料」が Cu/C u S、 Ag/Ag S、および Ag/AgGeSe等の組み合わせを用いたものである。いず
2 2
れの材料の組み合わせにおいても、 2端子スィッチをオン状態力 オフ状態、または オフ状態からオン状態に遷移するためのスイッチング電圧は 0. 05V力ら 0. 3V程度 である。一方、 2端子スィッチに入力されるロジック信号は、通常、 2種類の情報のうち 一方の情報を示す電圧はロジック回路の動作電圧となる Vddであり、他方の情報を 示す電圧は 0Vである。シリコン集積回路で今日用いられている Vddは 1から 2V程度 である。
[0006] スイッチング電圧は、上述したように高くて 0. 3Vであり、ロジック信号の Vddが 1 · 0 Vであれば、 Vddよりも小さレ、。そのため、 2端子スィッチに電圧 Vddのロジック信号が 入力される度に電極に 1. 0Vの電圧がかかり、ロジック信号自体によって 2端子スイツ チの状態が変化してしまうおそれがある。この場合には、 2端子スィッチがスィッチとし て機能しないという問題が発生する。スイッチング電圧をより高くしてスイッチング素子 をより安定化する必要がある。
[0007] また、スイッチング素子の状態を保持する時間(不揮発性を保つ時間)としては、プ ログラマブルロジックが使用される製品寿命(一般的に 10年)以上の長い期間が必 要である。絶対温度 300Kの場合、熱エネルギーは約 26meVであるから、スィッチン グ電圧が 26mVに近づくと、熱雑音 (熱ノイズ)によって自発的に状態間を遷移する 確率が増える。保持時間を長くするためには、スイッチング電圧を高める必要がある
[0008] 本発明は上述したような従来の技術が有する問題点を解決するためになされたも のであり、スイッチング電圧を従来よりも高く設定したスイッチング素子と、そのスイツ チング素子を用いた書き換え可能な論理集積回路およびメモリ素子を提供すること を目的とする。
[0009] 上記目的を達成するための本発明のスイッチング素子は、酸化物を含むイオン伝 導層と、イオン伝導層に接して設けられ、外部から供給される金属の析出により接続 され、または、析出した金属の溶解により電気特性が変化する第 1電極および第 2電
極と、イオン伝導層に接して設けられ、金属のイオンを供給可能な第 3電極とを有す る構成である。
[0010] 本発明では、イオン伝導層としてカルコゲン元素の化合物についての複数の種類 力 選択することで、任意のスイッチング電圧を設定することが可能となり、酸化物の ように金属イオン移動度の低い材料を含むイオン伝導層を用いれば、スイッチング電 圧がより高くなる。スイッチング素子の電極に入力されるノイズレベルの電圧よりもスィ ツチング電圧を高レ、値に設定することで、スイッチング素子が設定状態から他の状態 に遷移することを防ぐことができる。
図面の簡単な説明
[0011] [図 1]図 1は基本的な 3端子スィッチの一構成例を示す断面模式図である。
[図 2]図 2は実験に用いた 2端子スィッチの構成を示す断面模式図である。
[図 3]図 3はスイッチング電圧の温度依存性を示すグラフである。
[図 4A]図 4Aはスイッチング特性を示すグラフである。
[図 4B]図 4Bはスイッチング特性を示すグラフである。
[図 5]図 5は実施例 1の 3端子スィッチの一構成例を示す断面模式図である。
[図 6]図 6は実施例 2の 3端子スィッチの一構成例を示す断面模式図である。
[図 7]図 7は実施例 3の 3端子スィッチの一構成例を示す断面模式図である。
[図 8A]図 8Aは実施例 3の 3端子スィッチの別の構成例を示す断面模式図である。
[図 8B]図 8Bは実施例 3の 3端子スィッチの別の構成例を示す断面模式図である。
[図 8C]図 8Cは実施例 3の 3端子スィッチの別の構成例を示す断面模式図である。
[図 8D]図 8Dは実施例 3の 3端子スィッチの別の構成例を示す断面模式図である。
[図 9]図 9は本発明の 3端子スィッチをプログラマブルロジックに適用した一構成例を 示す模式図である。
[図 10]図 10は本発明の 3端子スィッチをメモリ素子に適用した一構成例を示す回路 模式図である。
符号の説明
[0012] 12、 21、 23、 26 第 1電極
14、 31、 32、 33 第 2電極
34、 35、 37 第 3電極
40、 44、 45 イオン伝導層
発明を実施するための最良の形態
[0013] はじめに、本発明に関連する 3端子スィッチの基本的な構成について説明する。図 1は 3端子スィッチの一構成例を示す断面模式図である。
[0014] 図 1に示すように、 3端子スィッチは、第 1電極 21と、第 1電極 21とイオン伝導層 40 を介して設けられた第 2電極 31および第 3電極 35とを有する構成である。第 1電極 2 1および第 2電極 31は白金で形成され、第 3電極 35は銅で形成されている。イオン 伝導層 40は金属イオンが伝導するための媒体となる。ここでは、イオン伝導層 40は 硫化銅で形成されている。第 2電極 31と第 3電極 35間の距離は 0. 2 x mであり、第 2 電極 31と第 3電極 35はその距離だけ離れて配置されている。
[0015] 図 1に示した 3端子スィッチの動作について説明する。
[0016] 第 2電極 31および第 3電極 35を接地して、第 1電極 21に負電圧を印加すると第 3 電極 35の銅が銅イオンになってイオン伝導層 40に溶解する。そして、イオン伝導層 40中の銅イオンが第 1電極 21および第 2電極 31の表面に銅になって析出し、析出し た銅により第 1電極 21と第 2電極 31を接続する金属デンドライトが形成される。金属 デンドライトはイオン伝導層 40中の金属イオンが析出した金属析出物である。金属デ ンドライトで第 1電極 21と第 2電極 31が電気的に接続することで、 3端子スィッチがォ ン状態になる。
[0017] 一方、上記オン状態で第 2電極 31を接地して、第 3電極 35に負電圧を印加すると、 金属デンドライトの銅がイオン伝導層 40に溶解し、金属デンドライトの一部が切れる。 これにより、第 1電極 21と第 2電極 31との電気的接続が切れ、 3端子スィッチがオフ 状態になる。なお、電気的接続が完全に切れる前の段階から第 1電極 21および第 2 電極 31間の抵抗が大きくなつたり、電極間容量が変化したりするなど電気特性が変 化し、最終的に電気的接続が切れる。
[0018] また、上記オフ状態からオン状態にするには、第 3電極 35に正の電圧を印加すれ ばよい。これにより、第 3電極 35の銅が銅イオンになってイオン伝導層 40に溶解する 。そして、イオン伝導層 40に溶解した銅イオンが金属デンドライトの切断箇所に銅に
なって析出し、金属デンドライトが第 1電極 21と第 2電極 31を電気的に接続する。
[0019] 上述のオフ状態からオン状態へ遷移する際、 3つの反応が同時に行われている。 3 つの反応とは、(1)イオン伝導層 40内での金属イオンの移動、(2)第 1電極 21にお いての金属イオンの析出反応、(3)第 3電極 35においての金属の溶解反応、である 。発明者らは、金属イオンの移動速度、金属の析出速度、および金属の溶解速度を それぞれ制御することによって、オフ状態からオン状態へ変化するために必要な印 加電圧を任意の値に設定することを考えた。金属イオンの移動速度については、ィ オン伝導層の材料、金属イオンの種類、および環境温度等によって制御することが 可能である。
[0020] 本発明のスイッチング素子は、図 1に示した 3端子スィッチにおいて、イオン伝導層 の材料および金属イオンの種類などを適宜選択することで、オフ状態からオン状態 に遷移するために印加する電圧であるスイッチング電圧を任意の値に設定するもの である。
[0021] イオン伝導層に含む材料として、カルコゲン元素を含む化合物であるカルコゲナイ ドゃハロゲン元素を含む化合物であるハロゲン化物を適用可能である。カルコゲン元 素とは、酸素、硫黄、セレン、テルル、およびポロニウムである。ハロゲン元素とは、フ ッ素、塩素、臭素、ヨウ素、およびアスタチンである。そして、カルコゲナイドおよびハ ロゲン化物には、金属イオンのイオン伝導度の高い材料 (硫化銅、硫化銀、テルル化 銀、塩ィ匕ルビジウム銅、よう化銀、ようィ匕銅など)やイオン伝導度の低い材料 (酸化タ ンタル、酸化シリコン、酸化タングステン、アルミナなど)がある。
[0022] また、金属イオンの移動速度を変えるのに環境温度による場合について、例えば、 文献(ジャーナル'ォブ 'アプライドフィジックス誌、第 56卷、 No. 2、 327頁力ら 335 頁)の図 14には、イオン伝導層中の銅イオンの移動度は、温度が低くなるにつれ指 数関数的に小さくなることが記載されている。以下に、温度変化により金属イオンの 移動速度が変化することを調べた実験について説明する。はじめに、実験に用いた 2 端子スィッチの構成と動作について簡単に説明する。
[0023] 図 2は実験に用いた 2端子スィッチの構成を示す断面模式図である。図 2に示すよ うに、 2端子スィッチは、シリコン基板表面に形成されたシリコン酸化膜 100上に設け
られた銅からなる第 2電極 14と、第 2電極 14上に設けられた硫化銅からなるイオン伝 導層 44と、イオン伝導層 44上に設けられたカリックスァレーンからなる絶縁層 54と、 絶縁層 54上に設けられた白金からなる第 1電極 12とを有する。絶縁層 54には直径 0 . 2 x mの開口が形成され、第 1電極 12がこの開口を介してイオン伝導層 44と接触し ている。また、図 2に示すように、絶縁層 54の開口部位の第 1電極 12からイオン伝導 層 44中に金属デンドライト 80が形成されている。
[0024] 金属デンドライト 80が第 1電極 12と第 2電極 14を電気的に接続していれば 2端子ス イッチはオン状態となり、反対に金属デンドライト 80の一部が切断されていれば 2端 子スィッチはオフ状態となる。このオフ状態から負の電圧を第 1電極 12に印加すると 、第 2電極 14は銅イオンをイオン伝導層 44に供給する。また、金属デンドライト 80の 電気的に切断された部分にイオン伝導層 44からの銅イオンが銅になって析出する。 そして、金属デンドライト 80が第 1電極 12と第 2電極 14を電気的に接続し、 2端子ス イッチはオフ状態からオン状態へ遷移する。
[0025] 次に、図 2に示した 2端子スィッチの温度特性測定結果について説明する。
[0026] 図 3はスイッチング電圧の温度依存性を示すグラフである。ここでは、 2端子スィッチ をオフ状態からオン状態に遷移するために第 1電極 12に印加する電圧をスィッチン グ電圧とした。縦軸にスイッチング電圧を示し、横軸に絶対温度を示す。
[0027] 図 3に示すように、スイッチング電圧は、室温(300K)で 0. 2V以下であるが、絶対 温度 100Kにおいて 0. 6Vまで高くなつている。また、図 3のグラフに示していないが 、絶対温度 5Kにおいては IVまで高くなつた。図 3に示す結果から、温度が低くなる にしたがって、スイッチング電圧が高くなることがわかる。そして、この実験事実は、金 属イオンの移動速度を変えることによって、スイッチング電圧を制御できることを示し ている。
[0028] 次に、この 2端子スィッチについてイオン伝導層の材料を変えた場合のスイッチング 特性について説明する。ここでは、イオン伝導層 44が硫化銅の場合と、硫化銅よりも 銅の金属イオン移動度の小さい酸化タンタルの場合とでスイッチング特性を比較する
[0029] 図 4Aはイオン伝導層が硫化銅の場合のスイッチング特性を示すグラフであり、図 4
Bはイオン伝導層が酸化タンタルの場合のスイッチング特性を示すグラフである。縦 軸は第 2電極 14から第 1電極 12に流れる電流を示し、横軸は第 1電極 12に印加す る電圧を示す。
[0030] 図 4Aに示すように、イオン伝導層 44が硫化銅の場合ではスイッチング電圧が— 0.
28Vである。これに対して、図 4Bに示すように、イオン伝導層 44が酸化タンタルの場 合、スイッチング電圧は一0. 5Vである。このようにスイッチング電圧が大きくなるのは 、硫化銅中に比べて酸化タンタル中での銅イオンの移動速度が小さいからである。ィ オン伝導層を硫化銅から酸化タンタルに替えることで、スイッチング電圧が 2倍程度 大きくなることがわかる。そして、図 4Aおよび図 4Bに示したグラフのように各種イオン 伝導層のスイッチング特性を調べることで、所望のスイッチング電圧を得るためにィォ ン伝導層の材料を決定することが可能となる。
実施例 1
[0031] 本実施例の構成について説明する。図 5は本実施例の 3端子スィッチの一構成例 を示す断面模式図である。
[0032] 図 5に示すように、 3端子スィッチは、電気的に接続したり、切り離されたりする第 1 電極 23および第 2電極 33と、これら 2つの電極とイオン伝導層 45を介して設けられた 第 3電極 37とを有する。シリコン基板表面に形成されたシリコン酸化膜 100上に第 3 電極 37が設けられている。第 3電極 37は銅で形成されている。イオン伝導層 45は、 第 3電極 37上に設けられ、酸化タンタルで形成されている。第 1電極 23および第 2電 極 33はイオン伝導層 45の上に同一平面に形成され、これら 2つの電極は 10nmから lOOnm程度離れている。第 1電極 23および第 2電極 33は白金で形成されている。
[0033] 次に、図 5に示した 3端子スィッチの動作について説明する。
[0034] 第 1電極 23および第 2電極 33を接地して、第 3電極 37に正電圧を印加すると第 3 電極 37の銅が銅イオンになってイオン伝導層 45に溶解する。そして、イオン伝導層 45に溶解した銅イオンが第 1電極 23および第 2電極 33の表面に銅になって析出し、 析出した銅により第 1電極 23と第 2電極 33を接続する金属デンドライトが形成される 。金属デンドライトで第 1電極 23と第 2電極 33が電気的に接続することで、 3端子スィ ツチがオン状態になる。
[0035] 一方、上記オン状態で、第 3電極 37に一 0. 5V程度の電圧を印加すると、金属デ ンドライトの銅がイオン伝導層 45に溶解し、金属デンドライトの一部が切れる。これに より、第 1電極 23と第 2電極 33との電気的接続が切れ、 3端子スィッチがオフ状態に なる。
[0036] また、上記オフ状態からオン状態にするには、第 3電極 37に正の電圧を 0. 5V程 度印加する。これにより、第 3電極 37の銅が銅イオンになってイオン伝導層 45に溶解 する。そして、イオン伝導層 45に溶解した銅イオンが金属デンドライトの切断箇所に 銅になって析出し、金属デンドライトが第 1電極 23と第 2電極 33を電気的に接続する
[0037] 次に、図 5に示した 3端子スィッチの製造方法について説明する。
[0038] シリコン基板の表面に膜厚 300nmのシリコン酸化膜 100を形成する。従来技術のリ ソグラフィー技術で、第 3電極 37を形成しない部位にレジストパターンを形成する。続 いて、その上力 真空蒸着法で膜厚 lOOnmの銅を形成した後、リフトオフ技術により レジストパターンをリフトオフして銅の残った部分を第 3電極 37として形成する。
[0039] 続いて、第 3電極 37の上面および側面を覆うようにしてイオン伝導層 45となる酸化 タンタルをレーザーアブレーシヨン法またはスパッタ法で膜厚 lOnm形成する。その 後、レジストパターンの形成、真空蒸着、リフトオフと順に行い、膜厚 40nmの白金を イオン伝導層 45上に形成し第 1電極 23および第 2電極 33とする。このとき、第 1電極 23と第 2電極 33との間の距離はリソグラフィー技術のレジストパターンの寸法で設定 され、上述したように lOnmから lOOnm程度である。
[0040] 次に、金属デンドライトの形成方法について説明する。第 1電極 23および第 2電極 33を接地して第 3電極 37に— 0. 5Vの電圧を印加することで、第 1電極 23と第 2電 極 33の間に金属デンドライトを成長させ、金属デンドライトが第 1電極 23と第 2電極 3 3を電気的に接続することで、 3端子スィッチがオン状態になる。その後、上述したよう に第 3電極 37に所定の電圧を印加することで、 3端子スィッチをオフ状態とオン状態 のいずれの状態にも遷移することが可能となる。
[0041] 本実施例の 3端子スィッチでは、オン状態およびオフ状態間の遷移に必要なスイツ チング電圧の大きさが 0. 5V程度となり、イオン伝導層に硫化銅を用いる場合に比べ
て酸化物の酸化タンタルを用いることでスイッチング電圧が高くなる。このようにして、 スイッチング素子の電極に入力されるノイズレベルの電圧よりもスイッチング電圧を高 い値に設定すれば、スイッチング素子が設定状態から他の状態に遷移することを防 ぐこと力できる。
[0042] なお、イオン伝導層に用いた酸化物は、酸化タンタルに限らず、酸化タングステン、 酸化モリブデン、酸化チタン、酸化アルミニウム、および酸化シリコンのいずれであつ ても同様な効果が得られる。
実施例 2
[0043] 本実施例は、図 5で示した 3端子素子において、第 2電極に第 3電極と同じ材料を 用いた構成である。
[0044] 本実施例の 3端子スィッチの構成について説明する。図 6は本実施例の 3端子スィ ツチの一構成例を示す断面模式図である。
[0045] 図 6に示すように、 3端子スィッチは、シリコン基板表面に形成されたシリコン酸化膜 100上に銅からなる第 2電極 32と第 3電極 34が設けられている。第 2電極 32と第 3電 極 34の間は 50nmから l x m程度離れている。第 2電極 32および第 3電極 34の上面 および側面を覆うようにして酸化タンタルからなるイオン伝導層 44が設けられている。 イオン伝導層 44の上には直径 0. 2 z mの開口を有する絶縁層 56が形成されている 。絶縁層 56はカリックスァレーンで形成されている。この開口はイオン伝導層 44を挟 んで第 2電極 32と対向する位置に設けられている。絶縁層 56の上に白金からなる第 1電極 26が形成されている。第 1電極 26は絶縁層 56の開口を介してイオン伝導層 4 4と接触している。また、図 6に示すように、本実施例では、絶縁層 44の開口部位の 第 1電極 26からイオン伝導層 44中に金属デンドライト 82が形成されている。
[0046] 次に、図 6に示した 3端子スィッチの動作について説明する。
[0047] 電圧を印加する前の状態において、第 1電極 26と第 2電極 32は銅の金属デンドラ イトを介して電気的に接続されている。 3端子スィッチの初期状態がオン状態にある。 3端子スィッチをオフさせるには、電位を等しくした第 1電極 26および第 2電極 32に 対して第 3電極 34に 0. 5V程度の電圧を印加する。第 3電極 34の負電圧によって 金属デンドライトの銅は銅イオンとなってイオン伝導層 44に溶解し、溶解した銅ィォ
ンは第 3電極表面に銅となって析出する。その結果、金属デンドライトの一部が電気 的に切断され、 3端子スィッチはオフ状態へ遷移する。
[0048] 一方、 3端子スィッチがオフ状態にあるとき、 0. 5V程度の電圧を第 3電極 34に印 加すると、第 3電極 34は銅イオンをイオン伝導層 44に供給する。また、金属デンドラ イト 82の電気的に切断された部分にイオン伝導層 44に溶解した銅イオンが銅になつ て析出する。そして、金属デンドライト 82が第 1電極 26と第 2電極 32を接続し、 3端子 スィッチはオン状態へ遷移する。
[0049] 次に、図 6に示した 3端子スィッチの製造方法について説明する。
[0050] シリコン基板の表面に膜厚 300nmのシリコン酸化膜 100を形成する。従来技術のリ ソグラフィー技術でシリコン酸化膜 100上の第 2電極 32および第 3電極 34を形成しな い部位にレジストパターンを形成する。続いて、その上から真空蒸着法で膜厚 100η mの銅を形成した後、リフトオフ技術によりレジストパターンをリフトオフして銅の残つ た部分を第 2電極 32と第 3電極 34として形成する。このとき、第 2電極 32と第 3電極 3 4との間の距離はリソグラフィー技術のレジストパターンの寸法で上述の 50nmから 1 μ mの間の値に設定される。
[0051] 続いて、第 2電極 32および第 3電極 34の上面および側面を覆うようにしてイオン伝 導層 44となる酸化タンタルをレーザーアブレーシヨン法またはスパッタ法で膜厚 10η m形成する。その後、イオン伝導層 44上にスピンコートにより絶縁層 56となるカリック スァレーンを膜厚 120nm塗布し、リソグラフィー技術により絶縁層 56に直径 0. 2 μ τη の開口を有するパターンを形成する。その際、開口を絶縁層 56の第 2電極 32上に位 置する部位に形成する。その後、レジストパターンの形成、白金の真空蒸着、および リフトオフを順次行レ、、平面パターンが絶縁層 56のパターンよりも小さい第 1電極 26 を白金で形成する。
[0052] 次に、金属デンドライトの形成方法について説明する。第 2電極 32および第 3電極 34を接地して第 1電極 26に— 0. 5V程度の電圧を印加する。第 1電極 26に 0. 5Vの 負電圧を印加することによって、絶縁層 56の開口部位の第 1電極 26表面から第 2電 極 32にかけて銅の金属デンドライト 82が成長し、両電極間が電気的に接続される。 その後、上述したように第 3電極 34に所定の電圧を印加することで、 3端子スィッチを
オフ状態とオン状態のいずれの状態にも遷移することが可能となる。
[0053] 本実施例の 3端子スィッチは、実施例 1と同様の効果を得るだけでな 第 3電極へ の電圧印加による金属デンドライトの切断'接続を行う前に、金属デンドライトを形成 しておくことが特徴である。予め金属デンドライトを形成せず、第 3電極に電圧を印加 して第 1電極と第 2電極間に金属デンドライトを形成しょうとすると、第 3電極と第 1電 極間、第 3電極と第 2電極間が接続される不具合が起こる場合がある。本実施例の構 成により、このような不具合を回避できる。また、絶縁層 56を設けることで第 1電極 26 力 Sイオン伝導層 44に接触する面積を最小限にし、 3端子スィッチのオフ状態におい て第 1電極 26および第 2電極 32間のリーク電流を低減できる。そのため、 3端子スィ ツチの消費電流がより小さくなる。本絶縁層は実施例 1においても適応可能である。 実施例 3
[0054] 本実施例は、イオン伝導度の異なるイオン伝導層を複数積層した積層イオン伝導 層を用レ、るものである。実施例 1および実施例 2のいずれにも積層イオン伝導層を適 用することが可能であるが、ここでは、実施例 1に適用した場合で説明する。なお、実 施例 1と同様な構成については同一の符号を付し、その詳細な説明を省略する。
[0055] 本実施例の 3端子スィッチについて説明する。図 7は本実施例の 3端子スィッチの 一構成例を示す断面模式図である。
[0056] 図 7に示すように、 3端子スィッチは、実施例 1で説明した 3端子スィッチのイオン伝 導層に積層イオン伝導層 48を用いている。本実施例の積層イオン伝導層 48は、第 1 イオン伝導層 46と第 2イオン伝導層 47の 2層を積層した構成である。下層となる第 1 イオン伝導層 46は膜厚 40nmの硫化銅で形成されている。上層となる第 2イオン伝 導層 47は膜厚 5nmの酸化タンタルで形成されてレ、る。積層イオン伝導層 48の形成 方法については、実施例 1で説明したイオン伝導層の形成の際、第 3電極 37上にレ 一ザ一アブレーシヨン法で第 1イオン伝導層 46となる硫化銅と第 2イオン伝導層 47と なる酸化タンタルを順に形成すればょレ、。
[0057] 本実施例の 3端子スィッチでは、膜厚が 40nmの硫化銅と膜厚 5nmの酸化タンタル の 2層を積層した積層イオン伝導層 48を用いることによって、スイッチング電圧は一 0 . 28Vと一 0. 5V間の値を得ることが可能となる。また、第 1イオン伝導層 46と第 2ィ
オン伝導層 47の膜厚比率を変えることで、スイッチング電圧として一 0. 28Vと一 0. 5 V間の任意の値を得ることが可能となる。本実施例では、第 1イオン伝導層 46の方が 第 2イオン伝導層 47よりも膜厚比率が大きいので、積層イオン伝導層 48によるスイツ チング電圧は 2つのスイッチング電圧の平均値((_0. 28V-0. 5V) X l/2)よりも 第 1イオン伝導層 46のスイッチング電圧(一 0. 28V)に近い方の値になる。なお、積 層するイオン伝導層は 2層に限らず、 3層以上であってもよい。
[0058] 続いて、本実施例の 3端子スィッチの別の構成例について説明する。図 8Aから図 8Dは本実施例の 3端子スィッチの別の構成例を示す断面模式図である。
[0059] 図 8Aに示す 3端子スィッチは、第 1イオン伝導層 46および第 2イオン伝導層 47が 順に積層された積層イオン伝導層の上に第 1電極 23と第 3電極 37が設けられ、第 1 イオン伝導層 46の下に第 2電極 33が設けられている。第 1電極 23および第 2電極 3 3は積層イオン伝導層を介して対向して配置されている。図 8Aに示す構造では、第 3電極 37から金属イオンが第 1イオン伝導層 46を介して第 1電極 23と第 2電極 33間 へ効率的に供給されるため、遷移に要する電圧は、第 1電極 23と第 3電極 37の距離 ではなぐ後述の理由により低移動度のイオン伝導体である第 2イオン伝導層 47の 膜厚で主に決まる。そのため、第 1イオン伝導層 46の膜厚や第 1イオン伝導層 46上 の第 3電極 37の位置に対する設計の自由度が増す。
[0060] 図 8Bに示す 3端子スィッチは、図 8Aに示した 3端子スィッチにおいて、第 1電極 23 と第 3電極 37とで挟まれる領域の第 2イオン伝導層 47を取り除いた構成である。図 8 Bに示す構造では、図 8Aに示した構造と同様、第 3電極 37から金属イオンを第 1ィ オン伝導層 46を介して第 1電極 23と第 2電極 33間へ効率的に供給することができる
[0061] 図 8Cに示す 3端子スィッチは、図 8Aに示した 3端子スィッチにおいて、第 1イオン 伝導層 46と第 2電極 33との間に第 2イオン伝導層 47を設けた構成である。第 1電極 23および第 2電極 33は、第 2イオン伝導層 47Z第 1イオン伝導層 46/第 2イオン伝 導層 47の 3層からなる積層イオン伝導層を介して対向して配置されている。図 8Cに 示す構造では、第 1電極 23と第 2電極 33の間に金属を析出して電気的に接続させ た後、オフ'オンの切り替え時に金属の析出および溶解を第 1イオン伝導層 46で行
わせることが可能となる。これは、第 1イオン伝導層 46が第 2イオン伝導層 47に比べ て高移動度のイオン伝導体であるためである。
[0062] 図 8Dに示す 3端子スィッチは、第 1電極 23および第 2電極 33が第 2イオン伝導層 4 7を介して対向して配置され、第 2イオン伝導層 47の側面の一部に食い込んで形成 された第 1イオン伝導層 46上に第 3電極 37が設けられている。図 8Dに示す構成で は、図 8Aに示した構造と同様、第 3電極 37から金属イオンを第 1イオン伝導層 46を 介して第 1電極 23と第 2電極 33間へ効率的に供給されるため、遷移に要する電圧は 、第 1電極 23と第 3電極 37の距離ではなぐ後述の理由により低移動度のイオン伝 導体である第 2イオン伝導層 47の膜厚で主に決まる。そのため、第 2イオン伝導層 4 7の側面に設けた第 1イオン伝導層 46の膜厚や第 1イオン伝導層 46上の第 3電極 3 7の位置に対する設計の自由度が増す。
[0063] 次に、図 8Aから図 8Dに示した 3端子スィッチの各構成の材料について説明する。
第 3電極 37は、イオン伝導層に金属イオンを供給可能な金属で構成されている。第 1電極 23は、イオン伝導層に金属イオンを供給しない金属で構成されている。これに 対して、第 2電極 33の材質は、金属イオンを供給できる金属であっても、金属イオン を供給できない金属であっても、いずれでもよい。なお、第 2電極 33が金属イオンを 供給できる金属材料の場合には、本実施例の 3端子スィッチに実施例 2で記載した のと同様な動作方法を用いる。第 2電極 33が金属イオンを供給しない金属材料の場 合には、本実施例の 3端子スィッチに実施例 1で説明したのと同様な動作方法を用 いる。
[0064] また、イオン伝導層に金属イオンを供給可能な金属としては、銅および銀が好適で ある。また、イオン伝導層に金属イオンを供給しない金属としては、白金、窒化チタン 、シリサイドが好適である。第 1イオン伝導層 46としては金属イオンの移動度が高いィ オン伝導体である硫化銅などが好適であり、第 2イオン伝導体 47としては移動度が 低いイオン伝導体である酸化タンタルが好適である。
[0065] 実施例 1および 2でそれぞれ説明したように、本実施例においても、第 1電極 23と 第 2電極 33との間の電気的なオン'オフ状態の遷移は、第 3電極 37に正または負の 電圧を印加することにより行うことができる。遷移に要する電圧は、上述したように、低
移動度のイオン伝導体である第 2イオン伝導層 47の膜厚で主に決まるため、第 1電 極 23と第 3電極 37間の間隔には強く依存しなレ、。なぜなら、第 1電極 23と第 3電極 3 7間にある高移動度のイオン伝導体である第 1イオン伝導層 46が遷移に必要な電圧 に及ぼす影響が少なレ、ためである。
[0066] ここで、本実施例の 3端子スィッチの製造方法に関して述べる。各イオン伝導層の 膜厚は、スパッタリング法などの従来の半導体製造方法を用いて、ナノメータオーダ 一で制御することが可能である。各イオン伝導層の膜厚をナノメータオーダーで制御 して形成することで、遷移に要する電圧を正確に制御できる。一方、第 1電極 23と第 3電極 37の間隔は、リソグラフィ一の技術水準を考慮すると、少なくとも 100ナノメータ 程度必要である。従来技術のリソグラフィ一の精度は 10ナノメータ程度であるため、 本実施例の構造では第 1電極 23と第 3電極 37の距離の精度が 10ナノメータしかな いとしても、その程度の誤差は遷移に要する電圧に影響を与えなレ、。よって、従来の 半導体製造方法を用いても容易に本実施例の 3端子スィッチを作製することが可能 である。
[0067] 上述したように、本実施例の 3端子スィッチでは、イオン伝導度が異なるイオン伝導 層を複数種類用いることによって、スイッチング特性を調整するための、イオン伝導体 の種類および膜厚ならびに電極の配置などの選択項目がより多くなる。また、選択項 目毎により細かい制御が可能である。そのため、素子構造の自由度が高ぐ設計の 自由度がより増すことになる。なお、本実施例を図 2に示した 2端子スィッチに適用し てもよい。
実施例 4
[0068] 本実施例は、実施例 1から実施例 3のいずれかの 3端子スィッチをプログラマブル口 ジックのスィッチに適用したものである。
[0069] 本実施例のプログラマブルロジックの構成について説明する。図 9はプログラマブ ルロジックの一構成例を示す模式図である。
[0070] 図 9に示すように、プログラマブルロジック 90は、 2次元配列状に配置された多数の ロジックセノレ 92と、ロジックセル間を接続するための配線、配線間の接続'非接続を 切り替えるための多数のスィッチ 94から構成される。 2端子スィッチの接続状態(接続
'非接続)を変えることにより、ロジックセル間の配線の構成、ロジックセルの機能等を 設定し、仕様に合わせた論理集積回路を得ることが可能となる。
[0071] スィッチ 94は、ドレイン電極 D、ソース電極 S、およびゲート電極 Gからなるトランジス タ素子である。上記実施例の 3端子スィッチをスィッチに適用することで、第 1電極が ドレイン電極 Dに相当し、第 2電極がソース電極 Sに相当し、第 3電極がゲート電極 G に相当する。そして、図 9に示すようにソース電極 Sがロジックセル 92に接続され、ド レイン電極 Dがプログラマブルロジック 90内の信号線 96に接続されている。
[0072] オン状態に設定された 3端子スィッチは、ソース電極 Sとドレイン電極 Dが電気的に 接続された状態を維持する。そして、ロジック信号が信号線 96を介してドレイン電極 Dに到達すると、ソース電極 Sを経由してロジックセル 92に入る。その反対に、オフ状 態に設定された 3端子スィッチは、ソース電極 Sとドレイン電極 Dが電気的に接続が切 れた状態を維持する。この場合、ロジック信号は、信号線 96を介してドレイン電極 D に到達しても、ソース電極 Sに接続されたロジックセル 92に入ることはできない。この ようにして、プログラマブルロジック 90では、ユーザによりロジックセル同士の接続状 態を設定できる。
[0073] 本発明の 3端子スィッチをプログラマブルロジックのスィッチに用いることで、スイツ チのスイッチング電圧を所望の値に設定することが可能となり、ゲート電極にスィッチ ング電圧よりも低い電圧のノイズが入力されてもスィッチが設定された状態を維持す る。そのため、設定されていないロジックセルがオン状態に遷移してしまったり、設定 されたロジックセルがオフ状態に遷移してしまったりすることを抑制し、プログラマブル ロジックが従来よりも安定して動作する。なお、図 2に示した 2端子スィッチをスィッチ に適用してもよい。
[0074] また、本実施例では、本発明のスイッチング素子をロジックセルへの接続 ·非接続を 切り替えるために用いたが、配線の切り替えやロジックセルの機能の切り替えのスイツ チに適用することも可能である。このようにして、電子信号により回路構成を変更し、 1 つのチップで多くの機能を提供できるプログラマブルロジックとしては、例えば、 FPG A (Field― Programmable Gate Array)や DRP (Dynamically Reconfigura ble Processor)力め o。
実施例 5
[0075] 本実施例は、実施例 1から実施例 3のいずれかの 3端子スィッチをメモリ素子に適 用したものである。
[0076] 本実施例のメモリ素子の構成について説明する。図 10はメモリ素子の一構成例を 示す模式図である。
[0077] 図 10に示すように、メモリ素子は、情報を保持するためのスイッチング素子 71と、ス イッチング素子 71の情報を読み出すためのトランジスタ素子 72とを有する。このスィ ツチング素子 71に上記実施例の 3端子スィッチを適用する。スイッチング素子 71はド レイン電極、ソース電極およびゲート電極からなるトランジスタの構成と同様であり、そ れぞれの電極が上記実施例の 3端子スィッチの第 1電極、第 2電極および第 3電極の それぞれに対応している。
[0078] トランジスタ素子 72は、ソース電極がビット線 73に接続され、ゲート電極がワード線 74に接続されている。スイッチング素子 71は、ソース電極がビット線 76に接続され、 ゲート電極がワード線 75に接続されている。そして、スイッチング素子 71のドレイン電 極はトランジスタ素子 72のドレイン電極に接続されている。
[0079] 次に、メモリ素子への情報の書き込み方法にっレ、て説明する。なお、保持する情報 "1 "ど' 0"のうち、スイッチング素子のオン状態を' T'とし、オフ状態を" 0"とする。また 、スイッチング素子のスイッチング電圧を Vtとし、トランジスタ素子 72の動作電圧を V Rとする。
[0080] メモリ素子に情報 "1 "を書き込む場合には、スイッチング素子 71のゲート電極に接 続されたワード線 75に電圧 Vtを印加し、ソース電極に接続されたビット線 76の電圧 を OVにする。そして、ビット線 73に電圧 (Vt/2)を印加する。スイッチング素子 71は 、オン状態になり、情報" 1 "が書き込まれる。
[0081] メモリセ素子に情報" 0"を書き込む場合には、スイッチング素子 71のゲート電極に 接続されたワード線 75の電圧を OVにして、ソース電極に接続されたビット線 76に電 圧 Vtを印加する。そして、ビット線 73に電圧 (Vt/2)を印加する。スイッチング素子 7 1は、オフ状態になり、情報" 0"が書き込まれる。
[0082] 次に、メモリ素子に保持された情報の読み出し方法について説明する。
[0083] ワード線 74に電圧 VRを印加してトランジスタ素子 72をオンさせ、ビット線 73とビット 線 76との間の抵抗値を求める。この抵抗値はトランジスタ素子 72のオン抵抗とスイツ チング素子 71との合成抵抗値となる。この合成抵抗値が測定できないほど大きい場 合にはスイッチング素子 71がオフ状態と判定でき、メモリ素子に保持された情報が" 0 "であることがわかる。一方、合成抵抗値が所定の値より小さい場合にはスイッチング 素子 71がオン状態と判定でき、メモリ素子に保持された情報力 1 "であることがわか る。
[0084] 本発明の 3端子スィッチをメモリ素子の情報保持のためのスイッチング素子に用い ることで、スイッチング素子のスイッチング電圧を所望の値に設定することが可能とな り、ゲート電極にスイッチング電圧よりも低い電圧のノイズが入力されてもスイッチング 素子が設定された状態を維持する。そのため、スイッチング素子が書き込まれた情報 と異なる情報に変化することを防ぎ、メモリ素子に記憶される情報の信頼性が向上す る。また、実施例 2に示した 2端子スィッチをメモリ素子に適用してもよい。
[0085] なお、本発明のスイッチング素子において、イオン伝導層に金属イオンを供給しな い電極(第 1電極と、一部の第 2電極)を構成する材料としては、白金だけではなぐ 高融点金属(Ta、 Ti、 W、 Mo)、シリサイド(チタンシリサイド、コバルトシリサイド、モリ ブデンシリサイド)などでもよい。また、イオン伝導層に金属イオンを供給する電極 (第 3電極と、一部の第 2電極)を構成する金属としては、銅だけではなぐ Ag、 Pbなどで もよレ、。さらに、イオン伝導層を構成するイオン伝導体としては、カルコゲナイドゃハロ ゲン化物と金属の化合物の他に、シリコンを含む絶縁物(酸化シリコン、窒化シリコン 、酸窒化シリコン)、ぺロブスカイト型酸化物(AB〇、 A: Mg、 Ca、 Sr、 Ba、 B :Ti)な
3
どでもよい。
[0086] また、本発明は上記実施例に限定されることなぐ発明の範囲内で種々の変形が可 能であり、それらも本発明の範囲内に含まれることはレ、うまでもなレ、。
Claims
[1] 酸化物を含むイオン伝導層と、
前記イオン伝導層に接して設けられ、外部から供給される金属の析出により接続さ れ、または、析出した金属の溶解により電気特性が変化する第 1電極および第 2電極 と、
前記イオン伝導層に接して設けられ、前記金属のイオンを供給可能な第 3電極と、 を有するスイッチング素子。
[2] 前記酸化物が、酸化タンタル、酸化タングステン、酸化モリブデン、酸化チタン、酸 化アルミニウム、および酸化シリコンのうちいずれ力 1つを含む請求項 1に記載のスィ ツチング素子。
[3] 金属イオンのイオン移動度が異なるイオン伝導層を複数積層した積層イオン伝導 層と、
前記積層イオン伝導層に接して設けられ、前記金属イオンの金属の析出により接 続され、または、析出した金属の溶解により電気特性が変化する第 1電極および第 2 電極と、
前記積層イオン伝導層に接して設けられ、前記金属イオンを供給可能な第 3電極と を有するスイッチング素子。
[4] 前記積層イオン伝導層に含まれるイオン伝導層が 2層であり、
前記 2層のイオン伝導層の膜厚の比率が前記第 3電極に印加されるスイッチング電 圧に対応している請求項 3記載のスイッチング素子。
[5] 第 1電極と、該第 1電極に接して形成されたイオン伝導層と、該イオン伝導層に接し て形成され、該イオン伝導層に金属イオンを供給可能な第 2電極とを有するスィッチ ング素子であって、
前記イオン伝導層は、前記金属イオンのイオン移動度が異なる層が複数積層され た積層イオン伝導層であり、
前記第 1電極は、前記第 2電極からの前記金属イオンの金属の析出により該第 2電 極と接続され、または、析出した金属の溶解により該第 2電極との電気特性が変化す
るスイッチング素子。
[6] 前記積層イオン伝導層に含まれる、前記イオン移動度が異なる層が 2層であり、 前記 2層の膜厚の比率が前記第 1電極に印加されるスイッチング電圧に対応してい る請求項 5記載のスイッチング素子。
[7] 析出した金属が溶解することで前記金属が切り離される請求項 1、 3および 5のいず れか 1項記載のスイッチング素子。
[8] 請求項 1から 6のいずれ力 4項記載のスイッチング素子をスィッチに用いた書き換え 可能な論理集積回路。
[9] 請求項 7記載のスイッチング素子をスィッチに用いた書き換え可能な論理集積回路
[10] 請求項 1から 6のいずれか 1項記載のスイッチング素子と、
前記スイッチング素子がオン状態およびオフ状態のいずれの状態であるかを読み 出すためのトランジスタ素子と、
を有するメモリ素子。
[11] 請求項 7記載のスイッチング素子と、
前記スイッチング素子がオン状態およびオフ状態のいずれの状態であるかを読み 出すためのトランジスタ素子と、
を有するメモリ素子。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006550776A JP5066918B2 (ja) | 2004-12-28 | 2005-12-27 | スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子 |
US11/813,065 US8203133B2 (en) | 2004-12-28 | 2005-12-27 | Switching element, reconfigurable logic integrated circuit and memory element |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004378701 | 2004-12-28 | ||
JP2004-378701 | 2004-12-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2006070773A1 true WO2006070773A1 (ja) | 2006-07-06 |
Family
ID=36614887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2005/023845 WO2006070773A1 (ja) | 2004-12-28 | 2005-12-27 | スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8203133B2 (ja) |
JP (1) | JP5066918B2 (ja) |
WO (1) | WO2006070773A1 (ja) |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008159760A (ja) * | 2006-12-22 | 2008-07-10 | Sharp Corp | 抵抗変化型不揮発性メモリ素子とその作製方法及び不揮発性半導体記憶装置 |
JP2008244090A (ja) * | 2007-03-27 | 2008-10-09 | Nec Corp | スイッチング素子およびスイッチング素子の製造方法 |
JP2009021431A (ja) * | 2007-07-12 | 2009-01-29 | Hitachi Ltd | 半導体装置 |
JP2009043873A (ja) * | 2007-08-08 | 2009-02-26 | Sony Corp | 記憶素子および記憶装置 |
WO2009051105A1 (ja) * | 2007-10-19 | 2009-04-23 | Nec Corporation | スイッチング素子、およびスイッチング素子の製造方法 |
WO2009078251A1 (ja) * | 2007-12-19 | 2009-06-25 | Nec Corporation | スイッチング素子およびその製造方法 |
JP2010141249A (ja) * | 2008-12-15 | 2010-06-24 | Nec Corp | 抵抗変化素子及びその動作方法 |
WO2010079829A1 (ja) * | 2009-01-09 | 2010-07-15 | 日本電気株式会社 | スイッチング素子及びその製造方法 |
JP2010245132A (ja) * | 2009-04-01 | 2010-10-28 | Nec Corp | スイッチング素子、スイッチング素子の動作方法、スイッチング素子の製造方法、書き換え可能な論理集積回路およびメモリ素子 |
WO2011071009A1 (ja) * | 2009-12-08 | 2011-06-16 | 日本電気株式会社 | 電気化学反応を利用した抵抗変化素子及びその製造方法 |
JPWO2009157479A1 (ja) * | 2008-06-26 | 2011-12-15 | 日本電気株式会社 | スイッチング素子およびスイッチング素子の製造方法 |
JP5135796B2 (ja) * | 2004-12-28 | 2013-02-06 | 日本電気株式会社 | スイッチング素子、および書き換え可能な論理集積回路 |
US8558211B2 (en) | 2006-03-30 | 2013-10-15 | Nec Corporation | Switching element and method for manufacturing switching element |
US9059082B2 (en) | 2010-06-16 | 2015-06-16 | Nec Corporation | Semiconductor device and operation method for same |
JP2015146373A (ja) * | 2014-02-03 | 2015-08-13 | 国立研究開発法人物質・材料研究機構 | ニューロン動作素子 |
JP2019195022A (ja) * | 2018-05-02 | 2019-11-07 | 富士通株式会社 | 抵抗変化素子及びその製造方法、記憶装置 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1986246B1 (en) * | 2006-02-09 | 2013-10-09 | NEC Corporation | Switching device, rewritable logic integrated circuit, and memory device |
US20100075856A1 (en) * | 2006-11-17 | 2010-03-25 | Basf Se | Method for increasing the dry biomass of plants |
KR100982552B1 (ko) * | 2008-04-08 | 2010-09-16 | 이화여자대학교 산학협력단 | 은 도핑된 텔룰라이드계 나노 물질의 제조 방법 및 이를이용한 메모리 소자 |
US9059028B2 (en) * | 2009-06-25 | 2015-06-16 | Nec Corporation | Semiconductor device and method for manufacturing same |
US9059402B2 (en) * | 2009-06-25 | 2015-06-16 | Nec Corporation | Resistance-variable element and method for manufacturing the same |
FR2971364B1 (fr) * | 2011-02-07 | 2013-02-15 | Centre Nat Rech Scient | Agencement optimise de particules de triazole |
US8737114B2 (en) | 2012-05-07 | 2014-05-27 | Micron Technology, Inc. | Switching device structures and methods |
FR2998708B1 (fr) * | 2012-11-27 | 2016-01-01 | Commissariat Energie Atomique | Dispositif electronique de type memoire |
US11127694B2 (en) | 2017-03-23 | 2021-09-21 | Arizona Board Of Regents On Behalf Of Arizona State University | Physical unclonable functions with copper-silicon oxide programmable metallization cells |
CN110224021A (zh) * | 2019-05-26 | 2019-09-10 | 天津大学 | 一种肖特基二极管及其制备方法 |
US11244722B2 (en) * | 2019-09-20 | 2022-02-08 | Arizona Board Of Regents On Behalf Of Arizona State University | Programmable interposers for electrically connecting integrated circuits |
US11935843B2 (en) | 2019-12-09 | 2024-03-19 | Arizona Board Of Regents On Behalf Of Arizona State University | Physical unclonable functions with silicon-rich dielectric devices |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000512058A (ja) * | 1996-05-30 | 2000-09-12 | アクソン テクノロジーズ コーポレイション | プログラマブルメタライゼーションセル構造およびその作製方法 |
JP2003092387A (ja) * | 2001-09-19 | 2003-03-28 | Akira Doi | イオン伝導体のイオン伝導を利用した記憶素子 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6487106B1 (en) * | 1999-01-12 | 2002-11-26 | Arizona Board Of Regents | Programmable microelectronic devices and method of forming and programming same |
WO2000048196A1 (en) | 1999-02-11 | 2000-08-17 | Arizona Board Of Regents | Programmable microelectronic devices and methods of forming and programming same |
WO2003079463A2 (en) * | 2002-03-15 | 2003-09-25 | Axon Technologies Corporation | Programmable structure, an array including the structure, and methods of forming the same |
US7186998B2 (en) * | 2003-03-10 | 2007-03-06 | Energy Conversion Devices, Inc. | Multi-terminal device having logic functional |
DE112004000060B4 (de) * | 2003-07-18 | 2011-01-27 | Nec Corp. | Schaltelemente |
JP4848633B2 (ja) | 2004-12-14 | 2011-12-28 | ソニー株式会社 | 記憶素子及び記憶装置 |
-
2005
- 2005-12-27 US US11/813,065 patent/US8203133B2/en active Active
- 2005-12-27 WO PCT/JP2005/023845 patent/WO2006070773A1/ja active Application Filing
- 2005-12-27 JP JP2006550776A patent/JP5066918B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000512058A (ja) * | 1996-05-30 | 2000-09-12 | アクソン テクノロジーズ コーポレイション | プログラマブルメタライゼーションセル構造およびその作製方法 |
JP2003092387A (ja) * | 2001-09-19 | 2003-03-28 | Akira Doi | イオン伝導体のイオン伝導を利用した記憶素子 |
Cited By (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5135796B2 (ja) * | 2004-12-28 | 2013-02-06 | 日本電気株式会社 | スイッチング素子、および書き換え可能な論理集積回路 |
JP5502320B2 (ja) * | 2006-03-30 | 2014-05-28 | 日本電気株式会社 | スイッチング素子およびスイッチング素子の製造方法 |
US8558211B2 (en) | 2006-03-30 | 2013-10-15 | Nec Corporation | Switching element and method for manufacturing switching element |
JP2008159760A (ja) * | 2006-12-22 | 2008-07-10 | Sharp Corp | 抵抗変化型不揮発性メモリ素子とその作製方法及び不揮発性半導体記憶装置 |
JP2008244090A (ja) * | 2007-03-27 | 2008-10-09 | Nec Corp | スイッチング素子およびスイッチング素子の製造方法 |
JP2009021431A (ja) * | 2007-07-12 | 2009-01-29 | Hitachi Ltd | 半導体装置 |
JP2009043873A (ja) * | 2007-08-08 | 2009-02-26 | Sony Corp | 記憶素子および記憶装置 |
JP5446869B2 (ja) * | 2007-10-19 | 2014-03-19 | 日本電気株式会社 | スイッチング素子、およびスイッチング素子の製造方法 |
US8237147B2 (en) | 2007-10-19 | 2012-08-07 | Nec Corporation | Switching element and manufacturing method thereof |
WO2009051105A1 (ja) * | 2007-10-19 | 2009-04-23 | Nec Corporation | スイッチング素子、およびスイッチング素子の製造方法 |
JP5458892B2 (ja) * | 2007-12-19 | 2014-04-02 | 日本電気株式会社 | スイッチング素子およびその製造方法 |
US8664651B2 (en) | 2007-12-19 | 2014-03-04 | Nec Corporation | Switching device and method of manufacturing the same |
WO2009078251A1 (ja) * | 2007-12-19 | 2009-06-25 | Nec Corporation | スイッチング素子およびその製造方法 |
JPWO2009157479A1 (ja) * | 2008-06-26 | 2011-12-15 | 日本電気株式会社 | スイッチング素子およびスイッチング素子の製造方法 |
JP2010141249A (ja) * | 2008-12-15 | 2010-06-24 | Nec Corp | 抵抗変化素子及びその動作方法 |
US8586958B2 (en) | 2009-01-09 | 2013-11-19 | Nec Corporation | Switching element and manufacturing method thereof |
WO2010079829A1 (ja) * | 2009-01-09 | 2010-07-15 | 日本電気株式会社 | スイッチング素子及びその製造方法 |
JP5454478B2 (ja) * | 2009-01-09 | 2014-03-26 | 日本電気株式会社 | スイッチング素子及びその製造方法 |
JP2010245132A (ja) * | 2009-04-01 | 2010-10-28 | Nec Corp | スイッチング素子、スイッチング素子の動作方法、スイッチング素子の製造方法、書き換え可能な論理集積回路およびメモリ素子 |
JP5621784B2 (ja) * | 2009-12-08 | 2014-11-12 | 日本電気株式会社 | 電気化学反応を利用した抵抗変化素子の製造方法 |
JP2014199959A (ja) * | 2009-12-08 | 2014-10-23 | 日本電気株式会社 | 電気化学反応を利用した抵抗変化素子、並びにその製造方法及び動作方法 |
US8878153B2 (en) | 2009-12-08 | 2014-11-04 | Nec Corporation | Variable resistance element having gradient of diffusion coefficient of ion conducting layer |
WO2011071009A1 (ja) * | 2009-12-08 | 2011-06-16 | 日本電気株式会社 | 電気化学反応を利用した抵抗変化素子及びその製造方法 |
US9059082B2 (en) | 2010-06-16 | 2015-06-16 | Nec Corporation | Semiconductor device and operation method for same |
JP5783174B2 (ja) * | 2010-06-16 | 2015-09-24 | 日本電気株式会社 | 半導体装置及びその動作方法 |
US9754998B2 (en) | 2010-06-16 | 2017-09-05 | Nec Corporation | Semiconductor device and operation method for same |
JP2015146373A (ja) * | 2014-02-03 | 2015-08-13 | 国立研究開発法人物質・材料研究機構 | ニューロン動作素子 |
JP2019195022A (ja) * | 2018-05-02 | 2019-11-07 | 富士通株式会社 | 抵抗変化素子及びその製造方法、記憶装置 |
JP7047579B2 (ja) | 2018-05-02 | 2022-04-05 | 富士通株式会社 | 抵抗変化素子及びその製造方法、記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
US20070285148A1 (en) | 2007-12-13 |
JPWO2006070773A1 (ja) | 2008-08-07 |
JP5066918B2 (ja) | 2012-11-07 |
US8203133B2 (en) | 2012-06-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5066918B2 (ja) | スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子 | |
JP4332881B2 (ja) | 固体電解質スイッチング素子及びそれを用いたfpga、メモリ素子、並びに固体電解質スイッチング素子の製造方法 | |
JP4575664B2 (ja) | 固体電解質を用いた電気素子 | |
JP5135798B2 (ja) | スイッチング素子、スイッチング素子の駆動方法、書き換え可能な論理集積回路、およびメモリ素子 | |
US20040235204A1 (en) | Programmable structure, an array including the structure, and methods of forming the same | |
JP2006319028A (ja) | スイッチング素子、書き換え可能な論理集積回路、およびメモリ素子 | |
EP2842163B1 (en) | Nonlinear memristors | |
JP5309615B2 (ja) | 抵抗変化型メモリおよびその作製方法 | |
WO2005008783A1 (ja) | スイッチング素子、スイッチング素子の駆動方法、書き換え可能な論理集積回路およびメモリ素子 | |
JP5135797B2 (ja) | スイッチング素子、スイッチング素子の製造方法、書き換え可能な論理集積回路、およびメモリ素子 | |
TW201316579A (zh) | 具有摻雜物來源之憶阻器結構 | |
US8446752B2 (en) | Programmable metallization cell switch and memory units containing the same | |
WO2006014249A2 (en) | Use of a chalcogen plasma to form chalcogenide switching materials for nanoscale electronic devices | |
US20090289371A1 (en) | Switching element and method of manufacturing the same | |
US20140183432A1 (en) | MoOx-Based Resistance Switching Materials | |
US8035096B2 (en) | Switching device, rewritable logic integrated circuit, and memory device | |
Zahoor et al. | Resistive random access memory: introduction to device mechanism, materials and application to neuromorphic computing | |
US20050156271A1 (en) | Data storage device | |
JP5135796B2 (ja) | スイッチング素子、および書き換え可能な論理集積回路 | |
Wu et al. | In situ electrical properties’ investigation and nanofabrication of Ag/Sb2Te3 assembled multilayers’ film | |
JP2012216724A (ja) | 抵抗記憶装置およびその書き込み方法 | |
Xia | Memristor device engineering and CMOS integration for reconfigurable logic applications | |
Tada et al. | Opportunities and Challenges of Atom Switch for Low-Power Programmable Logic |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application | ||
DPE1 | Request for preliminary examination filed after expiration of 19th month from priority date (pct application filed from 20040101) | ||
WWE | Wipo information: entry into national phase |
Ref document number: 2006550776 Country of ref document: JP |
|
WWE | Wipo information: entry into national phase |
Ref document number: 11813065 Country of ref document: US |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
WWP | Wipo information: published in national office |
Ref document number: 11813065 Country of ref document: US |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 05844854 Country of ref document: EP Kind code of ref document: A1 |