JP4332881B2 - 固体電解質スイッチング素子及びそれを用いたｆｐｇａ、メモリ素子、並びに固体電解質スイッチング素子の製造方法 - Google Patents

固体電解質スイッチング素子及びそれを用いたｆｐｇａ、メモリ素子、並びに固体電解質スイッチング素子の製造方法 Download PDF

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Description

本発明は、固体電解質スイッチング素子及びそれを用いたＦＰＧＡ、メモリ素子、並びに固体電解質スイッチング素子の製造方法に関する。
電源を切った状態でもオンまたはオフの状態を保持できる機能（不揮発性）を備えたスイッチング素子として、第１の従来のアンチフューズ素子、第２の従来のＥＥＰＲＯＭ（エレクトリカリー・イレーザブル・リード・オンリー・メモリ）、第３の従来の固体電解質の一種である混合導電体を利用したコンダクタンスの制御が可能な電子素子、第４の従来のＰＭＣ（プログラマブル・メタライゼイション・セル）、第５の従来のＰＣＲＡＭ（プログラマブル・コンダクタ・ランダム・アクセス・メモリ）、第６の従来のＰＣＭ（フェイズ・チェンジ・メモリ）などの素子がある。
第１の従来のアンチフューズ素子は、電気的にオンとオフ状態の２つの状態を持ち、電気的あるいは物理的方法を用いて、オフ状態からオン状態へ非可逆的に遷移できるスイッチング素子である。通常、アンチフューズ素子は２つの配線層間に形成され、それらの配線間に選択的に高電圧を印加することによりプログラム（オフ状態からオン状態への遷移）し、配線層間を電気的に接続する。そして、電源遮断後もこのオン状態は保たれる（特許文献１〜５参照）。
第２の従来のＥＥＰＲＯＭは、浮遊ゲート電極がトランジスタの制御ゲート電極とチャネル層の間に挟み込まれた構造となっている。浮遊ゲート電極において電荷の充電あるいは放電が起こることによって、トランジスタがオン状態またはオフ状態となる。この充電あるいは放電は、酸化膜を介したトンネル電流によって電子を浮遊ゲートに注入あるいは浮遊ゲート電極から電子を放出させて行う。浮遊ゲート電極は、周囲を絶縁膜で囲まれているため、蓄えられた電荷は電源遮断後も失われることがなく不揮発性が実現される（特許文献６及び７参照）。
アンチフューズ素子およびＥＥＰＲＯＭは、近年、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）に使用されている。ＦＰＧＡは、アプリケーションごとにハードウエア構成を変更できる素子である。論理回路ブロックなどをユーザーがスイッチング素子で結線できるようになっており、結線位置によって異なるハードウエア構成が出来上がる。このＦＰＧＡは、ＡＳＩＣ（アプリケーション・スペシファイド・インテグレーティッド・サーキット）に比べると、汎用品のため安価に製造でき、かつＴＡＴ（ターン・アラウンド・タイム）が短縮できるなど利点が多く、急速に市場規模が拡大している。
第３の従来の電子素子に関しては、銀イオン導電性固体電解質である硫化銀を利用したスイッチング素子がある（特許文献８参照）。
固体電解質は、イオンが固体中を自由に移動できる物質のことで、これまでに多くの陽イオンや陰イオンの伝導を示す材料が見出されている。また、固体電解質が金属を含む材料である場合には、電界を加えると金属イオンが固体中を移動して電流を運ぶ。さらに、固体電解質の一種である混合導電体は、イオン伝導に加えて電子の伝導も可能である。
図１８は、特許文献８に開示された電子素子の構造を示す図である。図において、半導体の基板６３上に、銀線の表面を硫化して硫化銀６１を形成し、対向電極となる白金線６２を接近して配置する。硫化銀６１と白金線６２の間の距離が微小であり、硫化銀６１に正、白金線６２に負の電圧を電源６７により加えると、硫化銀６１内の銀イオン６４が表面に銀原子として析出し、白金との間の空隙に銀の架橋６５ができ、ポイントコンタクトが形成される。この際、硫化銀６１と白金線６２の間の電流は、架橋６５が形成されていない場合にはほとんど流れないが、架橋６５が形成されると流れるようになる。架橋６５の形成と消失は、すなわちオンとオフは、約０．２Ｖ以内で生起し、マイクロ秒以下の高速で起こる。
第４の従来のＰＭＣに用いられる電子素子は、例えば、カルコゲナイドを用いた２端子スイッチである（特許文献９参照）。
図１９は上記第４の従来例の電子素子の構造を示す断面図である。ＰＭＣ７０は、基板７１上にイオン伝導層７２をカソード電極７３とアノード電極７４との間に配置することにより構成されている。カソード電極７３とアノード電極７４の間に電圧を印加すると、カソード電極７３からアノード電極７４に向かって、イオン伝導層７２の外周側面にデンドライト（針状結晶）７５が成長して、電流通路を形成しスイッチングが生起する。図では、デンドライト７５がイオン伝導層７２の表面を伝って成長する様子を示している。イオン伝導層７２は、Ａｓ２Ｓ３−Ａｇ（砒化三硫化物−銀）からなり、上記の硫化銀と同様な固体電解質材料である。この電子素子の抵抗変化は、例えば、オフ状態が２．６５ＭΩで、オン状態で２．１ＭΩである。
第５の従来例のＰＣＲＡＭに用いられる電子素子は、例えば、銀イオン導電性固体電解質であるゲルマ−セレン化銀を利用した２端子スイッチである（特許文献１０参照）。
図２０は上記従来例５の電子素子の構造を示す断面図である。ＰＣＲＡＭ８０は、半導体基板８７上に絶縁材料８１、導電材料８２、誘電材料８３を配置し、誘電材料８３の一部にリセス構造（溝構造）を配置することにより構成されている。リセス構造中にイオン導電材料８６と金属材料８４が配置され、電極８５が金属材料８４と誘電材料８３上に配置されている。イオン導電材料８６は、上記硫化銀と同様な固体電解質材料である。ここで、電極８５と導電材料８２の間に電圧を加えると、デンドライトと呼ばれる電流通路がイオン導電材料８６の表面に形成され、電極８５と導電材料８２が電気的に接続される。逆の電圧を加えるとデンドライトはなくなり、電極８５と導電材料８２が電気的に絶縁される。
第６の従来例のＰＣＭにおいては、カルコゲナイド半導体の結晶相とアモルファス相の相変化による伝導度変化を利用した電子素子を使用している。カルコゲナイド半導体の相変化は、カルコゲナイド半導体にパルス幅とパルス振幅を変化させた２種類のいずれかのパルスを印加して、カルコゲナイド半導体の加熱と冷却をすることで、カルコゲナイド半導体を結晶状態とアモルファス状態との２相に変化させている。この相変化は、加えた電圧の極性には依存せず、電圧パルスのパルス幅、振幅等に依存する（特許文献１１参照）。
米国特許５，０７０，３８４号 米国特許５，１７１，７１５号 米国特許５，３８７，８１２号 米国特許５，５４３，６５６号 特開平８−７８５３２号公報 米国特許４，２０３，１５８号 米国特許４，３６６，５５５号 特開２００２−７６３２５号公報 米国特許５，７６１，１１５号（Ｆｉｇ．１及びＦｉｇ．４Ｂ） 米国特許６，３４８，３６５ Ｂ１号（Ｆｉｇ．６） 米国特許公開公報 ＵＳ２００２／００８１８０４−Ａ１号
第１の従来のアンチフューズ素子は、ＦＰＧＡで主に用いられているスイッチングであり、オン時の抵抗が小さいため、信号遅延時間が短いことが特徴であるが、再プログラムができないという課題がある。従って、ＦＰＧＡをプログラムする際に、デバッグや、動作中にプログラムを切り替えたいなどの要請に応えることができない。
一方、第２の従来のＥＥＰＲＯＭは、再プログラムが可能であるものの、３端子素子であるために配線が複雑で、集積度は小さく、また、オン抵抗はＭＯＳトランジスタの抵抗で制限されるために数ｋΩと大きいという不利な点がある。また、第３の従来の電子素子では、混合導電体と対向電極の間に空隙を設けることが必要である。空隙の作製には工程が余分に必要であったり、歩留まりを落とす要因になっていた。
また、第４と第５の従来の電子素子では、電流路となるデンドライトが固体電解質の周囲の表面に生成されることから、長期の使用における高い信頼性があるのかどうかが不明であるという課題がある。
さらに第５の従来の電子素子では、イオン導電材料８６は誘電材料８３に形成されるリセス構造中に埋め込まれている。リセス構造中にイオン導電材料８６を埋め込むには、ＣＭＰ法（化学機械的研磨法）を用いて平坦化する必要がある。さらにドライエッチング法やウエットエッチング法のいずれかの方法を用いて、誘電材料７８の中に金属材料８４を埋め込むスペースを作製しなければならず、製造工程が複雑でコストが増大するという課題がある。
さらに、第６の従来の電子素子では、カルコゲナイド半導体を２つの波形の異なるパルスにより加熱して、実効的にその冷却時間を変化させて結晶相とアモルファス相にするため、パルス波形の制御が複雑になること及び抵抗変化が小さいという課題がある。
本発明の目的は、上記課題に鑑み、電源を遮断してもオンまたはオフ状態を保持することができ、オン状態での抵抗が低く、集積化することができ、さらにオンまたはオフ状態を再プログラムが可能なスイッチング素子及びそれを用いたＦＰＧＡ、メモリ素子、並びにその製造方法を提供することを目的とする。
本発明の固体電解質スイッチング素子は、表面を絶縁層で覆った基板と、基板上に配設した第１配線層と、第１配線層上に配設したイオン供給層と、イオン供給層上に配設した固体電解質層と、第１配線層、イオン供給層及び固体電解質層を覆って配設したビアホールを有する層間絶縁層と、層間絶縁層のビアホールを介して固体電解質層に接触するように配設した対向電極層と、対向電極層を覆うように配設した第２配線層と、から成り、固体電解質層とイオン供給層の組み合わせが、硫化クロムとクロム，硫化チタンとチタン，硫化タングステンとタングステン，硫化ニッケルとニッケル，硫化タンタルとタンタルのいずれか１つの組み合わせでなることを特徴とする。
本発明の他の構成の固体電解質スイッチング素子は、表面を絶縁層で覆った基板と、基板上に配設した第１配線層と、第１配線層上に配設した対向電極層と、第１配線層及び対向電極層を覆って配設したビアホールを有する層間絶縁層と、層間絶縁層のビアホールを介して対向電極層に接触するように配設した固体電解質層と、固体電解質層上に接触するように配設したイオン供給層と、イオン供給層を覆うように配設した第２配線層と、から成り、固体電解質層とイオン供給層の組み合わせが、硫化クロムとクロム，硫化チタンとチタン，硫化タングステンとタングステン，硫化ニッケルとニッケル，硫化タンタルとタンタルのいずれか１つの組み合わせでなることを特徴とする。
上記構成によれば、第１配線層または第２配線層は、固体電解質層の金属イオンと同じ金属であり、これらの配線層がイオン供給層の作用をして、イオン供給層が無くても固体電解質スイッチング素子として動作する。対向電極層を負として固体電解質層と対向電極層間に印加される電圧がしきい値電圧を超えると、第１電極層と第２電極層の間の電気抵抗が減少し、オン状態に遷移する。逆に、対向電極層を正としてイオン供給層と対向電極層間に印加される電圧がしきい値電圧を超えると、第１電極層と第２電極層の間の電気抵抗が増大し、オフ状態に遷移する。ここで、しきい値電圧以下の電圧を印加しても、また電源を取り去っても、上記のオン状態、オフ状態は保持される。オン状態の抵抗は、同等サイズのＭＯＳトランジスタのオン抵抗に比べて小さい。
上記構成の固体電解質スイッチング素子は、電圧印加前の初期状態においてオフ特性とすることができる。
また、本発明のＦＰＧＡは、上記した固体電解質スイッチング素子をＦＰＧＡのプログラム用スイッチング素子に用いたことを特徴とする。この構成によれば、固体電解質スイッチング素子が不揮発性メモリ機能を有し、オン状態及びオフ状態を書き換えるしきい値電圧をＦＰＧＡの信号電圧よりも大きくでき、かつ、オン抵抗が小さいので再プログラム可能な高速ＦＰＧＡを提供できる。
さらに、本発明の固体電解質スイッチング素子を用いたメモリ素子は、上記した固体電解質スイッチング素子とＭＯＳトランジスタとを備え、固体電解質スイッチング素子の第１配線層または第２配線層がＭＯＳトランジスタのドレインまたはソースに接続されていることを特徴とする。
また、本発明の固体電解質スイッチング素子を用いたメモリ素子は、上記した固体電解質スイッチング素子とＭＯＳトランジスタとを備え、固体電解質スイッチング素子の第１配線層がＭＯＳトランジスタのドレインに接続され、固体電解質スイッチング素子の第２配線層が接地線に接続され、ＭＯＳトランジスタのソースをアドレス線、ＭＯＳトランジスタのゲートをワード線としたことを特徴とする。
上記構成によれば、ワード線とアドレス線を選択して所望のメモリセルを選択し、ＭＯＳトランジスタをオンにしてアドレス線と接地線にしきい値電圧以上の電圧を印加して、固体電解質スイッチング素子にオン状態またはオフ状態を書き込むことができる。ワード線とアドレス線を選択して所望のメモリセルを選択し、ＭＯＳトランジスタをオンにしてアドレス線と接地線の間の抵抗をセンスすれば、固体電解質スイッチング素子のメモリ内容を読み出すことができる。従って、本発明によれば、高速読み出しと高速書き込みが可能な不揮発性メモリが提供される。
本発明の固体電解質スイッチング素子の製造方法は、基板上に第１配線層を形成する工程と、第１配線層上にイオン供給層を形成する工程と、イオン供給層上にビアホールを有する層間絶縁層を被覆する工程と、ビアホールを介して固体電解質層を形成する工程と、ビアホールを介して固体電解質層と接触するように対向電極層を形成する工程と、対向電極層を覆うように第２配線層を形成する工程とからなり、ビアホールを介して固体電解質層を形成する工程は、ビアホールを有する層間絶縁層をマスクとし、硫化ナトリウム水溶液中で第１配線層を陽極としてアノード分極により硫化する工程から成り、固体電解質層の膜厚を制御する際に、硫化工程中に第１配線層の伝導度を測定して制御し、固体電解質層とイオン供給層とを同時に形成することを特徴とする。
上記の構成によれば、低コストで、かつ、制御性良く固体電解質スイッチング素子と、この固体電解質スイッチング素子を用いたＦＰＧＡ、メモリ素子を製造することができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
初めに本発明の固体電解質スイッチング素子の第１の実施の形態を示す。
図１は、本発明に係る第１の実施の形態による固体電解質スイッチング素子の構成を示す断面図である。図に示すように、本発明の固体電解質スイッチング素子１０は、例えば、シリコン基板の表面を絶縁層で覆った基板１１上に、第１配線層１３が配置され、第１配線層１３上にイオン供給層１７が配置され、イオン供給層１７上に固体電解質層１６が配置され、固体電解質層１６上に層間絶縁層１２のビアホールを介して対向電極層１５が固体電解質層１６と接触するように配置されている。対向電極１５上には、第２配線層１４が対向電極１５を覆うように形成され、第２配線層と基板１１との間の空隙は層間絶縁層１２で埋め尽くされている。また、第１配線層１３はイオン供給層１７の引き出し電極となり、第２配線層１４は対向電極１５の引き出し電極となる。
ここで、固体電解質層１６の材料としては、イオン導電体またはイオンと電子の両方が伝導できる混合導電体を使用する。混合導電体としては例えば、硫化銅のような金属硫化物が好適である。イオン供給層１７は、固体電解質層１６に含まれる金属から成る材料で形成され、イオン供給層１７から固体電解質層１６に金属イオンが供給され、または固体電解質層１６からイオン供給層１７に金属イオンが供給される。
例えば、固体電解質層１６の材料として硫化銅を用いた場合には、固体電解質層１６の膜厚は２ｎｍから２００ｎｍ程度であれば良く、イオン供給層１７は銅で形成し、膜厚は２０ｎｍから５００ｎｍ程度であれば良い。第１配線層１３の膜厚は２０ｎｍから３００ｎｍ程度であればよい。
固体電解質層１６とイオン供給層１７の組み合わせは、上記の硫化金属である硫化銅と銅以外に、硫化クロムとクロム，硫化銀と銀，硫化チタンとチタン，硫化タングステンとタングステン，硫化ニッケルとニッケル，硫化タンタルとタンタルでもよい。
また、固体電解質層１６がイオン導電体材料の場合には、上記の金属硫化物以外に、硫化モリブデン、硫化亜鉛、ゲルマニウム−アンチモン−テルル化合物、砒素−テルル−ゲルマニウム−シリコン化合物のいずれかでよく、イオン供給層１７は銀または銅でよい。
対向電極層１５は、混合導電体物質と化学反応を起こさない物質で形成され、その材料としてチタンを用いることができる。チタンのほかには，白金，アルミニウム，銅，タングステン，バナジウム，ニオブ，タンタル，クロム，モリブデンやこれらの金属の窒化物、これらの金属のシリ化物でもよい。第１配線層１３および第２配線層１４は、銅を用いることができる。銅以外の材料としては、従来の集積回用の配線材料である、例えばアルミニウム、金などでもよい。第１配線層１３と第２配線層１４に電圧を印加すると、第１配線層１３、第２配線層１４、イオン供給層１７及び対向電極層１５は金属であるので抵抗は無視でき、印加電圧の殆どが固体電解質層１６に印加される。
次に、本発明に係る第２の実施の形態による固体電解質スイッチング素子の構成を説明する。
図２は本発明に係る第２の実施の形態による固体電解質スイッチング素子の構成を示す図である。図示する固体電解質スイッチング素子１０’は、図１に示した固体電解質スイッチング素子１０の第１配線層１３を、イオン供給層１７と同じ金属で形成した構造を有している。この場合には、第１配線層１３自体が固体電解質層１６へのイオン供給源となるため、イオン供給層１７を省き第１配線層１３上に固体電解質層１６を配設できる。他の構成は、図１と同じであるので、説明は省略する。ここで、固体電解質層１６が硫化銅であり、第１配線層１３が銅であればよい。また、固体電解質層１６が金属硫化物であり、第１配線層１３が金属硫化物に含まれる金属と同じ金属を含んでもよい。
次に、本発明に係る第３の実施の形態による固体電解質スイッチング素子の構成を説明する。
図３は本発明に係る第３の実施の形態による固体電解質スイッチング素子の構成を示す図である。図に示すように、本発明の固体電解質スイッチング素子２０は、第１配線層１３上に対向電極層１５を積層し、対向電極層１５上に固体電解質層１６を積層し、固体電解質層１６上にイオン供給層１７を積層し、イオン供給層１７上に第２配線層１４を積層して形成されている。この構造は、本発明の第１の実施の形態による固体電解質スイッチング素子１０において、イオン供給層１７と、固体電解質層１６と、対向電極層１５の順番に積層していたものを、逆の順番で積層した構成である。
また、固体電解質スイッチング素子２０は、例えば、シリコン基板の表面を絶縁層で覆った基板１１上に、第１配線層１３が配置され、第１配線層１３上に対向電極層１５が配置され、対向電極層１５上に層間絶縁層１２のビアホールを介して固体電解質層１６が配置され、固体電解質層１６上にイオン供給層１７が固体電解質層１６と接触するように配置されている。イオン供給層１７上には、イオン供給層１７を覆うように第２配線層１４が配置され、第２配線層と基板１１との間の空隙は層間絶縁層１２で埋め尽くされている。第１配線層１３は対向電極層１５の引き出し電極となり、第２配線層１４はイオン供給層１７の引き出し電極となる。
固体電解質層１６の材料としては、イオン導電体またはイオンと電子の両方が伝導できる混合導電体を使用する。混合導電体は例えば、硫化銅のような金属硫化物を使用する。イオン供給層１７は、固体電解質層１６に含まれる金属から成る材料で形成され、イオン供給層１７から固体電解質層１６に金属イオンが供給され、または、固体電解質層１６からイオン供給層１７に金属イオンが供給される。例えば、固体電解質層１６の材料として硫化銅を用いた場合には、固体電解質層１６の膜厚は２ｎｍから２００ｎｍ程度あれば良く、イオン供給層１７は銅で形成し、膜厚は２０ｎｍから５００ｎｍ程度あれば良い。第２配線層１４の膜厚は２０ｎｍから３００ｎｍ程度であればよい。固体電解質層１６とイオン供給層１７の組み合わせは、上記の硫化金属である硫化銅と銅以外に、硫化クロムとクロム，硫化銀と銀，硫化チタンとチタン，硫化タングステンとタングステン，硫化ニッケルとニッケル，硫化タンタルとタンタルでもよい。
また、固体電解質層１６がイオン導電体材料の場合には、上記の金属硫化物以外に、硫化モリブデン、硫化亜鉛、ゲルマニウム−アンチモン−テルル化合物、砒素−テルル−ゲルマニウム−シリコン化合物のいずれかでよく、イオン供給層１７は銀または銅でよい。
また、対向電極層１５は、混合導電体物質と化学反応を起こさない物質で形成される。対向電極層１５の材料としては、チタンを用いることができる。チタンのほかには、白金，アルミニウム，銅，タングステン，バナジウム，ニオブ，タンタル，クロム，モリブデンやこれらの金属の窒化物、これらの金属のシリ化物でもよい。
第１配線層１３および第２配線層１４は、銅を用いることができる。銅以外の材料としては、従来の集積回用の配線材料である、例えばアルミニウム、金などでもよい。第１配線層１３と第２配線層１４に電圧を印加すると、第１配線層１３、第２配線層１４、イオン供給層１７、対向電極層１５は金属であるので抵抗は無視でき、印加電圧の殆どが固体電解質層１６に印加される。
次に、本発明に係る第４の実施の形態による固体電解質スイッチング素子の構成を説明する。
図４は本発明に係る第４の実施の形態による固体電解質スイッチング素子の構成を示す図である。図示する固体電解質スイッチング素子２０’は、図３に示した固体電解質スイッチング素子２０の第２配線層１４を、イオン供給層１７と同じ金属で形成した構造を有している。この場合には、第２配線層１４自体が固体電解質層１６へのイオン供給源となるため、イオン供給層１７を省き、固体電解質層１６上に第２配線層１４を配設できる。他の構成は図３と同じであるので、説明は省略する。ここで、固体電解質層１６が硫化銅であり、第２配線層１４が銅であればよい。また、固体電解質層１６が金属硫化物であり、第２配線層１４が金属硫化物に含まれる金属と同じ金属を含んでもよい。
次に、上記構成の実施の形態１の固体電解質スイッチング素子の作用を説明する。
図５は、本発明の実施の形態１の固体電解質スイッチング素子１０の電流電圧特性を示す図である。測定に使用した試料の各層の材料、形状及び厚みを以下に示す。基板１１は５００μｍの厚さのＳｉ基板上に２００ｎｍの厚さのＳｉ酸化膜を形成したものを用い、第１配線層１３は５０ｎｍの厚さの金を用いる。イオン供給層１７は、６０ｎｍの厚さの銅を用いる。固体電解質層１６は２０ｎｍの厚さの硫化銅、対向電極層１５は１０ｎｍ厚さのチタン、第２配線層１４は５０ｎｍ厚さの白金を用いた。層間絶縁層１２中に直径０．０３から０．３μｍのビアホールを形成していて、固体電解質層１６と対向電極層１５との接触面積が規定されている。層間絶縁層は、クロロメチル化カリックスアレーンというポリマーを用いる。
図５において、横軸は第２配線層１４と第１配線層１３間に印加した電圧を第２配線層１４側を正として示し、縦軸は固体電解質層１６を流れる電流を示している。図に示すように、本発明の固体電解質スイッチング素子の電流電圧特性はヒステリシス特性を有している。この電流電圧特性は従来知られておらず、本発明者らが初めて見出したものである。（１）固体電解質スイッチング素子１０を作製した直後は、伝導度が７ｎＳ以下（測定限界以下）と非常に小さくオフ状態にある。すなわち、印加電圧が−０．２８Ｖから０．３Ｖの範囲では、オフ状態を維持している（図５の▲１▼と▲５▼）。
（２）印加電圧を、−０．２８Ｖを越えて印加すると、電流が急激に流れて、伝導度の大きい状態、すなわち、オン状態に移行する（図５の▲２▼）。印加電圧を約−０．１５Ｖから約０．０７Ｖまで上昇させる間は、電圧に比例して電流が増加し、伝導度が大きな状態、すなわち、オン状態を示す。オン抵抗は極めて小さく、この例では、約５０Ωである。すなわち、印加電圧−０．１５Ｖから約０．０７Ｖの範囲で電圧を変えても、オン状態は維持される（図５の▲３▼）。
（３）印加電圧を約０．０７Ｖを越えて印加すると、電流が急激に流れなくなり、伝導度が小さいオフ状態に復帰する（図５の▲４▼）。一旦オフ状態になると、電圧の有り無しに関わらず、オフ状態は維持される（図５の▲５▼）。
すなわち、本発明の固体電解質スイッチング素子１０は上記（１）、（２）、（３）で示したヒステリシス特性を有している。図に示す電気特性は、ビアホールの直径が０．０３μｍの電気素子を示している。０．３μｍまでのすべての電気素子において同様のヒステリシス特性が得られている。固体電解質スイッチング素子１０のオフ抵抗／オン抵抗の比は１０６以上ある。オン状態での伝導度は、素子の動作温度を下げるに従い、増加する傾向にあり、７７Ｋでは１０％程度増加する。
次に、上記構成の実施の形態１の固体電解質スイッチング素子の別の電流電圧特性を説明する。
図６は本発明の実施の形態１の固体電解質スイッチング素子の別の電流電圧特性を示す図である。測定に使用した試料の各層の材料、形状及び厚みを以下に示す。基板１１は５００μｍの厚さのＳｉ基板上に２００ｎｍの厚さのＳｉＯ２酸化膜を形成したものを用い、第１配線層１３は６０ｎｍの厚さの銅、固体電解質層１６は０．５μｍΦの円形面積を有する６０ｎｍの厚さの硫化銅、対向電極層１５は１０ｎｍ厚さのチタン、第２配線層１４は５０ｎｍ厚さの白金を用いた。
図６において、横軸は第２配線層１４と第１配線層１３間に印加した電圧を第２配線層１４側を正として示し、縦軸は固体電解質層１６を流れる電流を示している。図に示すように、本発明の固体電解質スイッチング素子の電流電圧特性はヒステリシス特性を有している。この電流電圧特性は図５と同様に、従来知られておらず、本発明者らが初めて見出したものである。
（４）印加電圧を約−０．５Ｖから約０．５Ｖまで上昇させる間は、電圧に比例して電流が増加し、伝導度が大きな状態、すなわち、オン状態を示す。オン抵抗は極めて小さく、この例では約８００Ωである。印加電圧の有り無しに関わらず、オン状態は維持される。すなわち、電圧−０．５Ｖから０．５Ｖの範囲で何度、電圧をオン、オフしても約８００Ωの抵抗値を維持する（図６の▲６▼）。
（５）印加電圧を約０．５Ｖを越えて印加すると電流が流れなくなり、伝導度が小さいオフ状態に移行する（図６の▲７▼）。一旦オフ状態になると、電圧の有り無しに関わらず、オフ状態は維持される。すなわち、電圧−０．５Ｖから約０．５Ｖの範囲で何度、電圧をオン、オフしても伝導度が小さいオフ状態を維持する（図６の▲８▼）。
（６）負方向に約−０．５Ｖを越えて電圧を印加すると電流が急激に流れて、約−１Ｖで抵抗が約８００Ωの伝導度の高い状態、すなわち、オン状態に復帰する（図６の▲９▼）。
すなわち、本発明の固体電解質スイッチング素子１０は上記（４）、（５）、（６）で示したヒステリシス特性を有している。
また、オン抵抗は、所望の特性が得られるように、各層の厚さ、面積などを設計することにより、容易に所望の抵抗値にすることができる。
上記の図６で説明した電流電圧特性は、次のように考えられる。
第２配線層１４側を正として約０．５Ｖ以上の電圧を加えると、固体電解質層１６中の金属イオンがイオン供給層１７側に移動し、対向電極層１５と固体電解質層１６の界面付近で金属イオンが欠乏した層が生じる。このイオン欠乏層は電気伝導度が小さいため、固体電解質スイッチング素子１０の電気伝導度は小さくなる（オフ状態）。一方、約−０．５Ｖ以下の電圧を印加すると、イオン供給層１７から銅イオンが供給され、銅イオンがもとの位置に移動して伝導度が回復する（オン状態）と考えられる。また、オン状態では、固体電解質層１６の電気伝導には電子による伝導も寄与するので、本発明の固体電解質スイッチング素子１０のオン抵抗は、極めて小さくなると推定される。
このように、本発明の固体電解質スイッチング素子１０によれば、オフ状態とオン状態の書換えが可能であり、また、電源を遮断してもオン状態あるいはオフ状態を保持できる。また、オン状態の抵抗はＭＯＳ型メモリのオン抵抗と比べて小さくできる。
なお、本発明の第１の実施の形態の固体電解質スイッチング素子１０の作用について、上記の図５及び図６に示す２例を説明したが、本発明の第２〜第４の実施の形態の固体電解質スイッチング素子（１０’，２０，２０’）においても同様な電流電圧特性が得られる。
図７は、図５の電流電圧特性を有する本発明の第１の実施形態にかかる固体電解質スイッチング素子１０のパルス電圧印加によるスイッチング波形を示す図である。図７（ａ）は固体電解質スイッチング素子１０へ印加される入力パルス電圧波形を示し、図７（ｂ）は固体電解質スイッチング素子１０のパルス電流波形を示している。図の縦軸がそれぞれのパルス波形の振幅を示し、横軸が時間（ｍｓ）である。
図７（ａ）の左端に示すように、固体電解質スイッチング素子１０は、約−０．１Ｖでパルス幅が１ｍｓの負電圧パルスを印加された状態においては、電流が流れないオフ状態である。
このオフ状態から、固体電解質スイッチング素子１０に第１のパルスとして、約−０．４Ｖで、パルス幅が１ｍｓの負電圧パルスを印加する（図７（ａ）のＡ）と、固体電解質スイッチング素子１０は、オフ状態からオン状態へと遷移する（図７（ｂ）のＡ’）。このオン状態であることは、例えば、約−０．１Ｖで、パルス幅が１ｍｓの負電圧パルスを印加（図７（ａ）のＢを参照）すると、電流パルスが得られることから判断できる（図７（ｂ）のＢ’）。
次に、固体電解質スイッチング素子１０に、第２の電圧パルスとして約０．４Ｖで、パルス幅が１ｍｓの正電圧パルスを印加する（図７（ａ）のＣ）と、固体電解質スイッチング素子１０は、オン状態からオフ状態へ遷移する（図７（ｂ）のＣ’）。このオフ状態であることは、例えば、約−０．１Ｖで、パルス幅が１ｍｓの負電圧パルスを印加（図７（ａ）のＤ）しても、電流パルスが得られることから判断できる（図７（ｂ）のＤ’）。パルス電圧源で設定した値と図示した素子に加わるパルス入力電圧とが異なるのは、測定装置に電流が流れる際に測定装置で電圧降下が生じるためである。
上記の固体電解質スイッチング素子１０のオン状態からオフ状態、あるいは、オフ状態からオン状態への遷移に要するスイッチング時間は、１００μｓ程度であり、印加するパルス電圧を増大させると、これらの遷移時間は短くなる傾向にある。
上記の図５で説明した電流電圧特性の発生機構として２つのモデルが考えられる。
第１の電流電圧特性の発生機構のモデルとして、オフである固体電解質スイッチング素子に上記第１の電圧パルスとして負のしきい値（−０．２８Ｖ）以下の電圧を印加すると、イオン供給層１７から固体電解質層１６へ金属イオンとしての銅イオンが供給され、伝導度が大きくなる（オン状態）と考えられる。また、オン状態では、固体電解質層１６の電気伝導には電子による伝導も寄与するので、本発明による固体電解質スイッチング素子１０のオン抵抗は、極めて小さくなると推定される。このモデルは、上記の図６で説明した電流電圧特性の機構と、しきい値電圧が異なる以外はほぼ同じものである。
次に、上記第２の電圧パルスとして正のしきい値（０．０７Ｖ）以上の電圧を加えると、固体電解質層１６中の金属イオンがイオン供給層１７側へ移動し、対向電極１５と固体電解質層１６の界面付近で金属イオンが欠乏した層が生じる。このイオン欠乏層は電気伝導度が小さいため、固体電解質スイッチング素子１０の電気伝導度は小さくなり、再度オフ状態へ遷移すると推定される。
第２の電流電圧特性の発生機構のモデルとして、固体電解質層１６中に電流路である金属フィラメントが生成されるという機構が推定される。
図８は、固体電解質スイッチング素子において、金属フィラメント１８が生成するモデルを説明するための断面図であり、図１に示した本発明の固体電解質スイッチング素子１０の第１配線層１３、イオン供給層１７、固体電解質層１６、対向電極層１５からなる動作層の中心部を拡大して示した図である。
固体電解質スイッチング素子１０の製造直後、すなわち電圧印加前の初期状態にあっては、金属フィラメント１８が形成されておらず伝導度は小さい。上記第１の電圧パルスとして負のしきい値（−０．２８Ｖ）を印加すると、固体電解質層１６の硫化銅内の銅イオンが、第１配線層１３と対向電極層１５間を移動することにより、銅による金属フィラメント１８が生成され、伝導度は大きくなる。逆に、上記第２の電圧パルスとして正のしきい値（０．０７Ｖ）以上の電圧を加えると、金属フィラメント１８は消滅し、オフ状態へ遷移する。
このように、第２の電流電圧特性の発生機構のモデルとして、固体電解質層１６内に、金属フィラメント１８が印加電圧の極性により生成と消滅するというモデルは、図５で説明した線形な電流電圧特性と伝導度の負の温度係数などを説明することができる。
上記第２の金属フィラメント１８の生成モデルについて、この金属フィラメント１８が生成するとした場合に、固体電解質スイッチング素子１０のどこに形成されているかについて、図９と図１０を用いて説明する。
図９は、図１に示す本発明の固体電解質スイッチング素子１０の電流通路を調べるために試作した固体電解質スイッチング素子構造２１を示すもので、図９（ａ）が平面図、図９（ｂ）が図９（ａ）のＸ−Ｘ線に沿う断面図を示している。なお、図９（ｂ）には、電流通路を調べるための回路も図示している。
図示するように、固体電解質スイッチング素子１０の電流通路を調べるために試作した固体電解質スイッチング素子構造２１は、固体電解質層１６の周囲に、対向電極層１５と絶縁されている新たな第２の対向電極１９を備えている。また、直流電圧源２３が対向電極層１５と接地２４間に接続され、第１の配線層１３と接地２４間及び第２の対向電極層１９と接地２４間には、それぞれ電流計２５，２６が接続されている。このとき電流計２５，２６を流れる電流を、それぞれ出力電流２５’、２６’とする。ここで、電流計２５，２６の内部抵抗が十分に小さく無視できるので、第１の配線層１３及び第２の対向電極層１９は等価的に接地されている。
最初に、固体電解質層１６の周囲にデンドライトなどによる電流通路２２、即ち、固体電解質層の外周部に針状結晶が生成する場合について考察する。
このときは、固体電解質スイッチング素子２１の対向電極層１５と第２の対向電極層１９間に電流が流れ、第１の配線層１３間には電流が流れないと予想される。
また、上記の金属フィラメントが形成されるモデルの場合について考察する。固体電解質層１６内部の銅イオンにより電流が流れるので、固体電解質層１６の周囲に電流通路２２が形成されずに、固体電解質スイッチング素子２１の第１の配線層１３と対向電極層１５に電流が流れ、第２の対向電極層１９には電流が流れないと推測される。
図１０は、図９の本発明の固体電解質スイッチング素子１０の電流通路を調べるために試作した固体電解質スイッチング素子２１の電流電圧特性を示すもので、図１０（ａ）は第１配線層１３と第２の対向電極層１９を接地して、対向電極層１５に加えた入力電圧に対する、第１配線層１３に流れる出力電流２５’であり、図１０（ｂ）は第１配線層１３と第２の対向電極層１９を接地して対向電極層１５に加えた入力電圧に対する第２の対向電極層１９に流れる出力電流２６’である。図１０（ａ）に示すように、第１配線層１３と対向電極層１５間の電圧に対する固体電解質層１６を流れる電流は、図５の本発明の固体電解質スイッチング素子１０と同様な電流電圧特性を示すことが分かる（図５及び図１０（ｂ）参照）。一方、図１０（ｂ）に示すように、対向電極層１５の周囲に設けた第２の対向電極層１９には、電流が流れないことが分かる（図１０（ｂ）参照）。
これから、本発明の固体電解質スイッチング素子１０においては、図９で示したように固体電解質層１６の周囲にデンドライトによる電流通路２２は発生しないで、固体電解質層１６内部の動作でスイッチング動作が行われていることが分かる。
また、本発明の固体電解質スイッチング素子１０においては、固体電解質層１６に用いている硫化銅薄膜は、カルコゲナイド半導体の一種であるが、オン状態とオフ状態の遷移が電圧の極性に依存しているので、カルコゲナイド半導体の相変化による電流電圧特性（特許文献１１参照）ではないと推測される。
以上のことから、本発明の固体電解質スイッチング素子１０の電流電圧特性が生成する領域は、固体電解質層の周囲に生起するデンドライトによるものではなく、固体電解質層１６の内部における上記第１及び第２の現象に起因するものと推測される。
次に、本発明の固体電解質スイッチング素子のオン抵抗またはオフ抵抗の制御方法について説明する。
図１１は、本発明の固体電解質スイッチング素子において、オン抵抗またはオフ抵抗を制御する電気回路の一例を示す図である。本発明の固体電解質スイッチング素子３２の一端は接地され、固体電解質スイッチング素子３２の他端は負荷抵抗２７を介して入力電圧源２８に接続されている。固体電解質スイッチング素子及び負荷抵抗２７の接続点と接地間の電圧が、固体電解質スイッチング素子の出力電圧２９である。ここで、固体電解質スイッチング素子３２は、第１〜第４の実施の形態のいずれかに記述されている固体電解質スイッチング素子である。
図１２は、本発明の固体電解質スイッチング素子の出力電圧を所定の値に制御するフィードバック制御方法を示すフローチャートである。
先ず、ステップＳＴ１において、固体電解質スイッチング素子に入力電圧の印加を開始して、ステップＳＴ２において、固体電解質スイッチング素子の出力電圧読取りを行い、ステップＳＴ３において、固体電解質スイッチング素子が所定の電圧に達したか否かの判定を行う。そして、ステップＳＴ３において、固体電解質スイッチング素子が所定の出力電圧に達していないと判定したときには、ステップＳＴ１に戻り、固体電解質スイッチング素子にさらに電圧を印加する。これに対して、ステップＳＴ３において、固体電解質スイッチング素子が所定の電圧に到達したと判定したときには、ステップＳＴ４において、固体電解質スイッチング素子への電圧印加を終了する。
このようにして、固体電解質スイッチング素子１０は、所定の出力電圧が得られるように入力電圧をフィードバック制御して印加する。
図１３は、図５の電流電圧特性を有する本発明の第１の実施形態に係る固体電解質スイッチング素子１０において、入力電圧のフィードバック制御波形と、そのときの出力電圧波形を示す図である。図１３（ａ）は固体電解質スイッチング素子１０へ印加される入力電圧波形を示し、図１３（ｂ）は固体電解質スイッチング素子１０の出力電圧波形を示している。図１３の横軸は時間（ｓｅｃ）である。
図１３（ａ）に示すように、固体電解質スイッチング素子１０には、５０ｍＶの正電圧Ｅ１、オフからオンさせる電圧Ｆ（以下、ターンオン電圧Ｆと呼ぶ）、５０ｍＶの正電圧Ｅ２、オンからオフさせる電圧Ｇ（以下、ターンオフ電圧Ｇと呼ぶ）の順に繰り返し印加されている。
ここで、ターンオン電圧Ｆ及びターンオフ電圧Ｇは、それぞれ、出力電圧をフィードバック制御することにより印加されている。固体電解質スイッチング素子１０のスイッチング測定回路は、ボード上に配線した電気回路により構成され、パーソナルコンピュータを用いてフィードバック制御された。
図１３（ａ）の左端に示すように、固体電解質スイッチング素子１０に入力電圧Ｅ１が印加された状態では、固体電解質スイッチング素子１０はオフ状態であるので、出力電圧は入力電圧とほぼ等しい５０ｍＶである（図１３（ｂ）のＨ参照）。
次にフィードバック制御されたターンオン電圧Ｆが印加されると固体電解質スイッチング素子１０はオン状態に遷移し、出力電圧は約０Ｖとなる（図１３（ｂ）のＩ参照）。固体電解質スイッチング素子１０がオン状態を持続していることは、ターンオン電圧Ｆの後に５０ｍＶ振幅の正電圧Ｅ２が入力している期間中は、出力電圧が０Ｖを保持していることで判定できる。このとき、入力電圧Ｅ２は負荷抵抗に印加されている。
次にフィードバック制御されたターンオフ電圧Ｇが印加されると固体電解質スイッチング素子１０はオフ状態に遷移する（図１３（ｂ）のＨ参照）。固体電解質スイッチング素子１０がオフ状態を持続していることは、ターンオフ電圧Ｇの後に５０ｍＶ振幅の正電圧Ｅ１が入力している期間中は、出力電圧が５０ｍＶを保持していることで判定できる。このとき、入力電圧Ｅ１の殆どは、固体電解質スイッチング素子に印加されている。
図１３は、ターンオンとターンオフを交互に７回程度繰り返しているが、いずれも、固体電解質スイッチング素子１０は、正常にターンオンとターンオフしていることが分かる。図示しないが、ターンオンとターンオフを長時間繰り返し測定することでの失敗、即ち、故障発生回数を調べたが、フィードバック制御によれば故障は生じなかった。
ここで、１回のフィードバック制御、即ち、シーケンスに要する時間は１００ｍｓ程度であった。フィードバック回路を専用の電気回路、あるいは固体電解質スイッチング素子及びフィードバック回路を共に集積化すれば、１回のシーケンスに要する時間は１００ｎｓ以下にすることができる。これにより、本発明の固体電解質スイッチング素子は、入力電圧をフィードバック制御して印加することにより、オン状態とオフ状態間の遷移とオン抵抗などの制御を精度良く行うことができる。
このように、本発明の固体電解質スイッチング素子１０によれば、オフ状態とオン状態の書換えが可能であり、また、電源を遮断してもオン状態あるいはオフ状態を保持することができる。また、オン状態の抵抗は同等サイズのＭＯＳ型メモリのオン抵抗と比べて小さくできる。
上記のイオン欠乏層または金属フィラメント１８の消滅状態は、第３の従来例にある電子素子において必要であった空隙に相当するものであり、空隙が不要となる。
また、本発明の固体電解質スイッチング素子は、構造が簡便で、原理上、原子サイズ・オーダーの大きさでも動作可能なため、従来の電気素子よりもはるかに高集積化が可能であると共に製造が容易である。
次に、本発明の固体電解質スイッチング素子を用いたＦＰＧＡに係る第５の実施の形態を示す。
図１４は、本発明に係る第５の実施の形態による固体電解質スイッチング素子を用いたＦＰＧＡ３０の概略を示す図である。ＦＰＧＡ３０の基本単位は、論理回路ブロック３１、論理回路ブロック３１間の配線３３〜３５、配線の接続を切り替える本発明の固体電解質スイッチング素子３２とからなっている。さらに、ＦＰＧＡ３０は、これらの基本単位を用いて所望の論理回路を構成できるように、複数の論理回路ブロック３１と複数の論理回路ブロック３１間の配線３３〜３５と、複数の配線の接続を切り替える本発明の固体電解質スイッチング素子３２とから構成されている。
論理ブロック３１及び周辺回路を形成した基板１１上に、第１〜第４の実施の形態のいずれかに記述されている固体電解質スイッチング素子３２及び配線３３〜３５を形成する。固体電解質スイッチング素子３２に接続している縦の配線（配線３３，３５）及び横の配線（配線３４）はそれぞれ、図１〜図４のいずれかに示した第１配線層１３及び第２配線層１４、または、第２配線層１４及び第１配線層１３に対応する。第１配線層と第２配線層を選択し、所望の固体電解質スイッチング素子をオン状態、または、オフ状態に設定することにより、所望の機能を有するＦＰＧＡを作製する。
本発明の固体電解質スイッチング素子３２は、第１配線層１３と第２配線層１４との間にしきい値電圧を印加することによって、オフ状態からオン状態、またはオン状態からオフ状態へ可逆的に遷移させることができるので、本発明のＦＰＧＡは、書き換え可能なＦＰＧＡである。また、再現性も十分であり、本発明のＦＰＧＡは１０６回の書き換えが可能であった。また、本発明の固体電解質スイッチング素子３２はオン抵抗が小さいので、信号遅延の小さいＦＰＧＡとすることができる。
次に、本発明の固体電解質スイッチング素子を用いたメモリ素子に係る第６の実施の形態を示す。
図１５は、本発明に係る第６の実施の形態による固体電解質スイッチング素子を用いたメモリ素子の示す模式図である。図において、本発明の固体電解質スイッチング素子を用いたメモリ素子５０は、セル選択用のＭＯＳトランジスタ４１、固体電解質スイッチング素子４２、ビット線４３、接地線４４、ワード線４５、とから構成されている。固体電解質スイッチング素子４２の一端である第１配線層４６は、ＭＯＳトランジスタ４１のドレインと接続されている。そして、固体電解質スイッチング素子４２の他端である第２配線層４７は、接地線４４と接続されている。勿論、この第１配線層と第２配線層とを入れ替えても良い。
固体電解質スイッチング素子を用いたメモリ素子５０に記憶させる場合には、ワード線４５に電圧を印加してＭＯＳトランジスタ４１をオン状態にし、ビット線４３と接地線４４を選択して、ビット線４３と接地線４４間に電圧を印加して固体電解質スイッチング素子４２にしきい値電圧を印加する。しきい値電圧は、上記図５の例では、約＋０．０７Ｖ及び−０．２８Ｖである。例えば、ビット線４３と接地線４４間にＭＯＳトランジスタのオン電圧にさらに＋０．０７Ｖを加えた電圧を印加すれば固体電解質スイッチング素子４２がオフ状態となり、オフ状態が記憶される。ビット線４３と接地線４４間の固体電解質スイッチング素子４２に−０．２８Ｖ以上を印加すれば固体電解質スイッチング素子４２がオン状態となり、オン状態が記憶される。
固体電解質スイッチング素子を用いたメモリ素子５０の記憶状態を読み出すには、ワード線４５に電圧を印加してＭＯＳトランジスタ４１をオン状態にし、ビット線４３と接地線４４間の抵抗を検出する。固体電解質スイッチング素子４２がオフ状態にあれば高抵抗を示し、固体電解質スイッチング素子４２がオン状態にあれば低抵抗を示す。このようにして、固体電解質スイッチング素子を用いたメモリ素子５０のメモリ状態を読み出すことができる。また、固体電解質スイッチング素子４２の状態は電源電圧が無くとも保持されるので、本発明の固体電解質スイッチング素子を用いたメモリ素子５０は、不揮発性メモリとして使用することができる。
次に、本発明の固体電解質スイッチング素子の製造方法の第７の実施の形態を図１６を参照して説明する。
図１６は、前記第１の実施の形態に係る固体電解質スイッチング素子１０を製造する場合の工程を順次示す図であり、素子の断面模式図を用いて示している。図１６（ａ）に示すように、最初にシリコン基板を酸化して基板１１を作製し、基板１１上に膜厚２００ｎｍの銅薄膜を真空蒸着法あるいはスパッタ法によって形成する。
次に、第１配線層１３の領域以外が開口したレジストマスクを用いて、ウエットエッチング法あるいは反応性イオンエッチング法によって、第１配線層１３以外の余分な銅薄膜をエッチングして、第１配線層１３の形状に加工する。
次に、図１６（ｂ）に示すように、層間絶縁層１２を形成する。例えば、層間絶縁層１２として、シリコン酸窒化膜（ＳｉＯＮ）をスパッタ法で形成する。層間絶縁層１２の形成の後に、ビアホール５１領域が開口されたレジストパターンをマスクとして、ドライエッチングあるいはウエットエッチングにより、ビアホール５１を形成する。
ここで、層間絶縁層１２の材料は、信号遅延時間を小さくするために、及び寄生容量低減のために、低誘電率膜が好ましい。層間絶縁層１２の材料としては、シリコン酸窒化膜のほかに、ＳｉＯ２膜，絶縁性ポリマー材料などでよい。絶縁性ポリマー材料としては、クロロメチル化カリックスアレーン（ｐ−クロロメチルメトキシカリックス［６］アレーン）などが好適に使用できる。また、層間絶縁層１２は、その形成温度が低い工程が望まれる。この層間絶縁層１２の厚さは５０〜５００ｎｍ程度あればよい。
次に、ビアホール５１に露出した銅を硫化させる。銅の硫化は、硫化物を含んだ水溶液中でアノード分極により行う。硫化ナトリウムを０．０５モル／リットル含む水溶液に、銅薄膜を陽極としてアノード分極を行う。加える電圧は０．５Ｖ程度であり、硫化量は電流を制御して調整する。銅薄膜の表面層が所望の厚さ硫化されたところで硫化を止める。例えば、銅薄膜の表面層２ｎｍから２０ｎｍ程度硫化したところで反応を止める。硫化されて硫化銅になった部分は固体電解質層１６となり、硫化されずに残った銅の部分は第１配線層１３となる。なお、この硫化中に、銅薄膜の伝導度を測定することによって硫化の程度を知ることができるので、銅薄膜の硫化膜厚を制御して形成することができる。本例では、第１配線層１３の材料が固体電解質を構成する金属である銅を用いたのでイオン供給層１７の作製を省くことができる。
なお、固体電解質層１６の厚みは、混合導電体である硫化銅において、おおよそ２ｎｍから２００ｎｍ程度であればよい。第１配線層１３に銅を用いた場合の膜厚はおおよそ２０ｎｍから３００ｎｍ程度あればよい。第１配線層１３が銅以外であれば、イオン供給層１７は銅を材料として、膜厚はおおよそ２ｎｍから５０ｎｍ程度あればよい。第２配線層１４の膜厚は、おおよそ２０ｎｍから３００ｎｍ程度の銅を用いてもよい。
次に、図１６（ｃ）に示すように、対向電極層１５をチタンにより形成する。本例では、チタンを真空蒸着法によって堆積した。対向電極層１５の厚さは、５ｎｍから３０ｎｍとした。
最後に、図１６（ｄ）に示すように、第２配線層となる銅を、層間絶縁層１２にスパッタ法によって積層する。次に第２配線層１４の領域以外が開口されたレジストマスクを用いてドライエッチング法により、第２配線層１４を形成する。本例においては、第２配線層１４の膜厚は、おおよそ２０ｎｍから３００ｎｍ程度の銅を用いる。第１配線層１３および第２配線層１４は、上記の銅以外に、従来用いられる配線材料でもよく、例えばアルミニウム、金、白金などでよい。
以上のようにして、本発明の固体電解質スイッチング素子を製造できるが、固体電解質層１６としては、混合導電体の硫化銅が適している。硫化銅は２２０℃において、硫化第二銅から安定な硫化第一銅に変化する。硫化第一銅の融点は１１３０℃であり、熱安定性がよい。本発明者らにより、３００℃で１時間加熱しても特性変化がないことが確かめられている。
次に、本発明の固体電解質スイッチング素子の製造方法の第８の実施の形態を図１７を参照して説明する。
図１７は、前記第３の実施の形態に係る固体電解質スイッチング素子２０を製造する場合の工程を順次示す図であり、素子の断面模式図を用いて示している。図１７（ａ）に示すように、最初にシリコン基板を酸化して基板１１を作製し、基板１１上に第１配線層１３となる膜厚２００ｎｍの銅薄膜を真空蒸着法あるいはスパッタ法によって形成する。次に、対向電極層１５をチタンの真空蒸着法によって形成する。第１配線層１３の領域以外に開口を有するレジストパターンをマスクとして、ウエットエッチング法あるいは反応性イオンエッチング法によってエッチングをして、銅薄膜とチタンを第１配線層１３の形状に加工する。
次に、図１７（ｂ）に示すように、層間絶縁層１２を形成するために、シリコン酸窒化膜をスパッタ法で形成する。シリコン酸窒化膜の形成後、ビアホール領域５１が開口されたレジストパターンをマスクとして、ドライエッチングあるいはウエットエッチングによりビアホール５１を形成する。
次いで、図１７（ｃ）に示すように、固体電解質層１６を形成する。最初に、膜厚２００ｎｍの銅薄膜を真空蒸着法あるいはスパッタ法によって形成する。続いて、硫化物を含んだ水溶液中でアノード分極によりこの銅薄膜を完全に硫化させる。さらに、固体電解質層１６の領域以外が開口されたレジストマスクを用いて反応性イオンエッチング法により不要な硫化銅をエッチングし、固体電解質層１６を形成する。
最後に、図１７（ｄ）に示すように、銅をスパッタ法によって積層し、第２配線層１４の領域以外が開口されたレジストマスクを用いて反応性イオンエッチング法により第２配線層以外の銅をエッチングして、第２配線層１４を形成する。第１配線層１４が銅であるため、イオン供給層１７の作製は省いた。
なお、図５及び図６で示した本発明の固体電解質スイッチング素子の特性は、上記第７及び第８の実施の形態に係る本発明の固体電解質スイッチング素子の製造方法で説明した固体電解質層１６の膜厚によって固体電解質スイッチング素子の初期伝導度が決まる傾向にあった。固体電解質層１６の膜厚が厚い場合には、固体電解質スイッチング素子の初期伝導度は小さくオフ状態となり易かった。一方、固体電解質層１６の膜厚が薄い場合には、図６で示した本発明の固体電解質スイッチング素子の特性のように、固体電解質スイッチング素子の初期伝導度は大きくオン状態の場合が多かった。
本発明の固体電解質スイッチング素子の初期状態がオフ状態またはオン状態となる膜厚の詳細や、そのときの固体電解質層１６の表面状態などを調べてきたが、現在のところ詳細は不明である。
また、上記第７及び第８の実施の形態の本発明の固体電解質スイッチング素子の製造方法で説明した、銅を硫化して硫化銅を得る硫化方法は、アノード分極法以外の次の方法によって行うことができる。硫化の第２の方法は、銅薄膜が形成された基板１１を硫黄粉末とともにるつぼに入れ、窒素雰囲気のベーク炉において１３０℃に加熱する。このときも、硫化中に銅薄膜の伝導度を測定することによって、硫化の程度を知ることができ、銅薄膜の硫化を制御よく行うことができる。銅薄膜の表面層が所定の厚さ硫化されたところで、硫化を止める。
硫化の第３の方法は、窒素で希釈した硫化水素中で、基板を１２０℃から３００℃に加熱して行う。この場合も、銅薄膜の抵抗を測定することで、制御よく硫化を行うことができる。また、銅薄膜を硫化して硫化銅を形成するのでなく、硫化銅を従来技術であるスパッタ法やレーザーアブレーション法で堆積させてもよい。
第７の実施の形態において、スパッタ法やレーザーアブレーション法で硫化銅を堆積させる場合には、第１配線層１３を形成した後、かつ、層間絶縁膜１２を形成する前に、硫化銅を堆積して加工する。
ここで、上記の硫化銅と銅以外に、固体電解質層１６となる金属硫化物とイオン供給層１７の組み合わせは、硫化クロムとクロム，硫化銀と銀，硫化チタンとチタン，硫化タングステンとタングステン，硫化ニッケルとニッケル，硫化タンタルとタンタルでもよい。
また、固体電解質層１６は、上記の金属硫化物以外の材料として、硫化モリブデン、硫化亜鉛、ゲルマニウム−アンチモン−テルル化合物、砒素−テルル−ゲルマニウム−シリコン化合物のいずれかでよい。また、イオン供給層１７は、銅以外には銀などが使用できる。
固体電解質層１６とイオン供給層の組み合わせにおいて、硫化モリブデンと銅、ゲルマニウム−アンチモン−テルル化合物と銀の組み合わせでは、それぞれ、図５および図６と同様の電流電圧特性が観測された。
このように、本発明の第７及び第８の実施の形態の固体電解質スイッチング素子の製造方法によれば、固体電解質スイッチング素子が、金属膜の堆積や硫化及び金属のエッチング、並びに酸化膜や窒化膜の堆積とそのエッチングといった、周知の集積回路の製造技術を使用することによって、精度良く、また、再現性良く製造することができる。従って、低コストで固体電解質スイッチング素子を容易に製作することができる。
また、固体電解質スイッチング素子がオフ状態からオン状態へ遷移するオン電圧、およびオン状態からオフ状態へ遷移するオフ電圧、すなわち、しきい値電圧は、製造時に固体電解質層と対向電極層との間に印加する電圧の大きさを調整することにより制御することができる。例えば、図５に示した実施例の場合には、第２配線層１４と第１配線層１３間に印加した電圧を第２配線層１４側を正として示した場合には、１０秒間、負のしきい値電圧である−１Ｖの電圧を印加することで、オフ状態からオン状態へ遷移するしきい値電圧が−０．４Ｖとなる。さらに大きな印加電圧を印加すれば、さらに大きなしきい値電圧が得られる。図６に示した実施例の場合は、印加電圧±１Ｖでしきい値電圧が±０．６Ｖとなる。さらに大きな印加電圧を印加すればさらに大きなしきい値電圧が得られる。
本発明は上記実施例に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。例えば、上記実施の形態では、シリコンを基板に使用した例を説明したが、基板はこれに限らず、化合物半導体などに適用し得ることは勿論である。
以上の説明から理解されるように、本発明によれば、所定の印加電圧によってオン状態またはオフ状態が任意に設定でき、不揮発であり、かつ、オン状態の抵抗が低いスイッチング素子を提供することができる。また、本発明のスイッチング素子は構造が簡便で微細であるため、従来のスイッチング素子よりもはるかに微細化が可能である。
さらに、本発明のスイッチング素子を、ＦＰＧＡのスイッチング素子に使用すれば、再プログラム可能、かつ、動作速度の速いＦＰＧＡを提供し得る。
また、本発明のスイッチング素子をメモリ素子の記憶媒体に使用すれば、書き込みと読み出し速度の速い不揮発性メモリ素子を提供することができる。さらに、本発明のスイッチング素子は構造が簡便で微細であるため、高集積高速なメモリ集積回路を提供することが可能である。
さらに、本発明の製造方法によれば、従来の集積回路の技術を適用して精度良く、再現性良く製造することができ、従って、固体電解質スイッチング素子、及びそれを用いたＦＰＧＡやメモリ等の集積回路を低コストで提供し得る。
本発明は、以下の詳細な発明及び本発明の幾つかの実施の形態を示す添付図面に基づいて、より良く理解されるものとなろう。なお、添付図面に示す種々の実施例は本発明を特定または限定することを意図するものではなく、単に本発明の説明及び理解を容易とするためだけのものである。
図１は、本発明の第１の実施形態にかかる固体電解質スイッチング素子の構成を示す一部断面図である。
図２は，本発明の第２の実施形態にかかる固体電解質スイッチング素子の構成を示す一部断面図である。
図３は、本発明の第３の実施形態にかかる固体電解質スイッチング素子の構成を示す一部断面図である。
図４は、本発明の第４の実施形態にかかる固体電解質スイッチング素子の構成を示す一部断面図である。
図５は、本発明の第１の実施形態の固体電解質スイッチング素子の電流電圧特性を示す図である。
図６は、本発明の第１の実施形態の固体電解質スイッチング素子の別の電流電圧特性を示す図である。
図７は，図５の電流電圧特性を有する本発明の第１の実施形態にかかる固体電解質スイッチング素子のパルス電圧印加によるスイッチング波形を示すもので、（ａ）は固体電解質スイッチング素子へ印加される入力パルス電圧波形を、（ｂ）は固体電解質スイッチング素子のパルス電流波形を示している。
図８は、固体電解質スイッチング素子において、金属フィラメントが生成するモデルを説明するための断面図である。
図９は、本発明の第１の実施形態の固体電解質スイッチング素子の電流通路を調べるために試作した固体電解質スイッチング素子構造を示し、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線に沿う断面図である。
図１０は，図９の固体電解質スイッチング素子の電流電圧特性を示すもので、（ａ）は第１配線層と第２の対向電極層を接地して、対向電極層に加えた入力電圧に対する第１配線層に流れる出力電流であり、（ｂ）は第１配線層と第２の対向電極層を接地して対向電極層に加えた入力電圧に対する、第２の対向電極層に流れる出力電流である。
図１１は，本発明の固体電解質スイッチング素子において、オン抵抗またはオフ抵抗を制御する電気回路の一例を示す図である。
図１２は、本発明の固体電解質スイッチング素子の出力電圧を所定の値に制御するフィードバック制御方法を示すフローチャートである。
図１３は、図５の電流電圧特性を有する固体電解質スイッチング素子において、入力電圧のフィードバック制御波形と、そのときの出力電圧波形を示す図であり、（ａ）は固体電解質スイッチング素子へ印加される入力電圧波形を示し、（ｂ）は固体電解質スイッチング素子の出力電圧波形を示している。
図１４は、第５の実施形態にかかる固体電解質スイッチング素子を用いたＦＰＧＡのブロック図である。
図１５は、第６の実施形態にかかる固体電解質スイッチング素子とＭＯＳトランジスタを用いたメモリ素子の回路図である。
図１６は、第７の実施形態にかかる固体電解質スイッチング素子の製造工程を順次示す断面図である。
図１７は、第８の実施形態にかかる固体電解質スイッチング素子の製造工程を順次示す断面図である。
図１８は、従来例３の電子素子の概略図である。
図１９は、従来例４の電子素子の構造を示す断面図である。
図２０は、従来例５の電子素子の構造を示す断面図である。

Claims (7)

  1. 表面を絶縁層で覆った基板と、この基板上に配設した第１配線層と、この第１配線層上に配設したイオン供給層と、このイオン供給層上に配設した固体電解質層と、上記第１配線層、上記イオン供給層及び上記固体電解質層を覆って配設したビアホールを有する層間絶縁層と、この層間絶縁層のビアホールを介して上記固体電解質層に接触するように配設した対向電極層と、この対向電極層を覆うように配設した第２配線層と、から成り、
    上記固体電解質層と上記イオン供給層の組み合わせが、硫化クロムとクロム，硫化チタンとチタン，硫化タングステンとタングステン，硫化ニッケルとニッケル，硫化タンタルとタンタルのいずれか１つの組み合わせであることを特徴とする、固体電解質スイッチング素子。
  2. 表面を絶縁層で覆った基板と、この基板上に配設した第１配線層と、この第１配線層上に配設した対向電極層と、上記第１配線層及び上記対向電極層を覆って配設したビアホールを有する層間絶縁層と、この層間絶縁層のビアホールを介して上記対向電極層に接触するように配設した固体電解質層と、この固体電解質層上に接触するように配設したイオン供給層と、このイオン供給層を覆うように配設した第２配線層と、から成り、
    上記固体電解質層と上記イオン供給層の組み合わせが、硫化クロムとクロム，硫化チタンとチタン，硫化タングステンとタングステン，硫化ニッケルとニッケル，硫化タンタルとタンタルのいずれか１つの組み合わせであることを特徴とする、固体電解質スイッチング素子。
  3. 前記固体電解質スイッチング素子が、電圧印加前の初期状態においてオフ特性であることを特徴とする、請求項１又は２に記載の固体電解質スイッチング素子。
  4. 請求項１〜３の何れかに記載の固体電解質スイッチング素子をＦＰＧＡのプログラム用スイッチング素子に用いたことを特徴とする、固体電解質スイッチング素子を用いたＦＰＧＡ。
  5. 請求項１〜３のいずれかに記載の固体電解質スイッチング素子とＭＯＳトランジスタとを備え、上記固体電解質スイッチング素子の上記第１配線層または上記第２配線層が上記ＭＯＳトランジスタのドレインまたはソースに接続されていることを特徴とする、固体電解質スイッチング素子を用いたメモリ素子。
  6. 請求項１〜３のいずれかに記載の固体電解質スイッチング素子とＭＯＳトランジスタとを備え、前記固体電解質スイッチング素子の第１配線層が前記ＭＯＳトランジスタのドレインに接続され、上記固体電解質スイッチング素子の第２配線層が接地線に接続され、上記ＭＯＳトランジスタのソースをアドレス線、上記ＭＯＳトランジスタのゲートをワード線としたことを特徴とする、固体電解質スイッチング素子を用いたメモリ素子。
  7. 基板上に第１配線層を形成する工程と、この第１配線層上にイオン供給層を形成する工程と、このイオン供給層上にビアホールを有する層間絶縁層を被覆する工程と、このビアホールを介して固体電解質層を形成する工程と、上記ビアホールを介して上記固体電解質層と接触するように対向電極層を形成する工程と、上記対向電極層を覆うように第２配線層を形成する工程とからなり、
    上記ビアホールを介して固体電解質層を形成する工程は、上記ビアホールを有する層間絶縁層をマスクとし、硫化ナトリウム水溶液中で上記第１配線層を陽極としてアノード分極により硫化する工程から成り、
    上記固体電解質層の膜厚を制御する際に、上記硫化工程中に上記第１配線層の伝導度を測定して制御し、上記固体電解質層と上記イオン供給層とを同時に形成することを特徴とする、固体電解質スイッチング素子の製造方法。
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