KR102262756B1 - 3차원 반도체 집적 회로 - Google Patents

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신채연
백성표
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Abstract

본 발명은 원자 스위칭 소자를 이용하여 CMOS 회로 블록을 선택적으로 구동시킬 수 있는 3차원 반도체 집적 회로에 관한 것으로, 복수의 제1 CMOS 회로 블록을 포함하는 제1 CMOS 회로층, 상기 제1 CMOS 회로층 상부에 배치된 절연층, 상기 절연층을 관통하는 비아홀들 내부에 배치되고, 상기 제1 CMOS 회로 블록들에 각각 전기적으로 연결된 복수의 원자 스위칭 소자들, 상기 절연층 상부에 배치되고, 상기 원자 스위칭 소자들과 전기적으로 연결되며, 상기 원자 스위칭 소자들을 선택적으로 온오프시키는 구동회로를 포함하는 구동 회로층 및 상기 구동 회로층 상부에 배치되고, 상기 원자 스위칭 소자들과 연결되는 제2 CMOS 회로를 포함한다.

Description

3차원 반도체 집적 회로{3D semiconductor integrated circuit}
본 발명은 원자 스위칭 소자를 이용하여 CMOS 회로 블록을 선택적으로 구동시킬 수 있는 3차원 반도체 집적 회로에 관한 것이다.
반도체 소자의 미세화에 의해 각 회로를 연결해주는 배선이 얇아지고, 서로 가까워짐에 따라 회로의 저항과 정전 용량이 증가하게 된다. 이로 인해 기존의 2차원 평면 구조 반도체에서는 RC 지연과 전력 소모가 증가하는 문제가 발생하고 있다.
이를 해결하기 위해, 3차원 수직 배선 구조의 멀티리식 3D(TSV)를 통해 배선의 길이를 줄여, RC 지연을 줄이고자 하는 시도가 있으나, 이는 마이크로미터 스케일의 비아 크기로 인해서, 비아 밀도 및 집적도에 제약이 따른다.
한편, 모놀리식 3D 집적 기술은 수직 배선을 위한 비아 크기를 포토리소그래피 스케일로 줄일 수 있는 기술이나, 여전히 회로 간 상시 연결되어 있는 배선을 통해 불필요한 대기 전력이 소모되며, 비아 인터커넥션이 차지하는 면적으로 인해 소자 및 회로 구현을 위한 공간이 제한되는 단점이 있어, 개선의 여지가 필요하다.
본 발명의 일 목적은 원자 스위칭 소자를 이용하여 CMOS 회로 블록을 선택적으로 구동시킬 수 있는 3차원 반도체 집적 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 3차원 반도체 집적 회로를 포함하는 파워게이팅 반도체 소자 또는 뉴로모픽 반도체 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 3차원 반도체 집적 회로의 비아 내부에 원자 스위칭 소자를 집적하는 방법을 제공하는 것이다.
본 발명의 실시예에 따른 3차원 반도체 집적 회로는, 복수의 제1 CMOS 회로 블록을 포함하는 제1 CMOS 회로층; 상기 제1 CMOS 회로층 상부에 배치된 절연층; 상기 절연층을 관통하는 비아홀들 내부에 배치되고, 상기 제1 CMOS 회로 블록들에 각각 전기적으로 연결된 복수의 원자 스위칭 소자들; 상기 절연층 상부에 배치되고, 상기 원자 스위칭 소자들과 전기적으로 연결되며, 상기 원자 스위칭 소자들을 선택적으로 온오프시키는 구동회로를 포함하는 구동 회로층; 및 상기 구동 회로층 상부에 배치되고, 상기 원자 스위칭 소자들과 연결되는 제2 CMOS 회로;를 포함한다.
일 실시예로, 상기 구동회로는, 상기 원자 스위칭 소자를 온오프시키기 위한 전압을 생성하는 구동전압 생성부; 및 상기 원자 스위칭 소자들 중 적어도 하나를 선택적으로 상기 구동전압 생성부에 전기적으로 연결시키는 선택부;를 포함할 수 있다.
또한, 상기 구동회로는, 상기 적어도 하나의 원자 스위칭 소자를 선택하기 위한 선택정보를 외부에서 수신하여 상기 선택부에 제공하는 선택정보 입력부;를 더 포함할 수 있다.
일 실시예로, 상기 원자 스위칭 소자는, 제1 금속으로 형성된 비활성 전극; 상기 비활성 전극과 대향하도록 배치되고, 상기 제1 금속보다 이온화 에너지가 낮은 제2 금속으로 형성된 활성 전극; 및 상기 비활성 전극과 상기 활성 전극 사이에 배치된 고체 전해질층;을 포함할 수 있다.
이때, 상기 고체 전해질층은 비아홀 내면에 박막 형태로 증착된 구조를 갖는 것이 바람직하다.
또한, 상기 제1 금속은 백금(Pt), 팔라듐(Pd), 티타늄나이트라이드(TiN) 및 텅스텐(W)으로 이루어진 그룹에서 선택된 하나 이상을 포함할 수 있고, 상기 제2 금속은 구리(Cu), 은(Ag) 및 알루미늄(Al)으로 이루어진 그룹에서 선택된 하나 이상을 포함할 수 있다.
그리고, 상기 고체 전해질층은 오산화탄탈륨(Ta2O5), 산화알루미늄(Al2O3) 및 산화하프늄(HfO2)으로 이루어진 그룹에서 선택된 하나 이상을 포함할 수 있다.
한편, 본 발명의 다른 실시 형태로 상기 3차원 반도체 집적 회로를 포함하는 파워게이팅 반도체 소자를 들 수 있다.
또한, 본 발명의 또 다른 실시 형태로 상기 3차원 반도체 집적 회로를 포함하는 뉴로모픽 반도체 소자를 들 수 있다.
본 발명의 다른 실시예인 3차원 반도체 집적 회로의 비아 내부에 원자 스위칭 소자를 집적하는 방법은, 제1 CMOS 회로 블록 상에 제1 금속으로 이루어진 비활성 전극을 형성하는 단계; 비활성 전극이 형성된 제1 CMOS 회로 블록 상부 및 양측에 절연층을 형성하는 단계; 상기 절연층에 관통홀을 형성하는 단계; 상기 관통홀의 내면에 고체 전해질층을 박막 형태로 증착하는 단계; 및 상기 고체 전해질층 상에 상기 제1 금속보다 이온화 에너지가 낮은 제2 금속으로 이루어진 활성 전극을 형성하는 단계;를 포함할 수 있다.
이때, 상기 관통홀은 포토리소그래피 공정을 통해 형성되는 것이 바람직하다.
본 발명의 3차원 반도체 집적 회로에 따르면, 원자 스위칭 소자들을 선택적으로 온오프시키는 구동 회로층을 포함하기에, 선택된 원자 스위칭 소자와 연결된 CMOS 회로 블록만을 구동시키고, 이외의 회로 블록들은 구동되지 않도록 제어할 수 있어, 회로 대기 시의 소모 전력을 감소시킬 수 있다.
또한, 본 발명에 따르면, 선택된 원자 스위칭 소자와 연결된 CMOS 회로 블록과 상부 CMOS 회로 간에 신호가 전달될 수 있고, 원자 스위칭 소자를 외부 전원의 선택적 스위칭을 통한 파워게이팅 소자로도 활용하여, 대기 전력을 감소시킬 수 있다.
아울러, 본 발명의 3차원 반도체 집적 회로는, 비아홀들 내부에 복수의 원자 스위칭 소자들이 배치되고, 특히 고체 전해질층이 비아홀 내면에 박막 형태로 증착된 구조를 가짐에 따라, 추가적인 실리콘 면적을 차지하지 않으면서도 기능성 소자의 집적이 가능하고, 전도성 필라멘트의 크기가 균일하게 제어되어 원자 스위칭 소자의 동작 특성을 향상시킬 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 집적 회로를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 구동 회로층을 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 집적 회로를 설명하기 위한 단면도이다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 3차원 반도체 집적 회로를 설명하기 위한 단면도이다.
도 6은 본 발명의 실시예에 따른 원자 스위칭 소자를 설명하기 위한 단면도이다.
도 7은 본 발명의 실시예에 따른 3차원 반도체 집적 회로의 비아 내부에 원자 스위칭 소자를 집적하는 방법을 개략적으로 도시한 도면이다.
도 8은 본 발명의 실시예 1에 따른 Ring oscillator의 외부 전원(Vdd 및 Vss)과 연결된 비아 인터커넥션에 원자 스위칭 소자가 집적된 회로도를 나타낸 도면이다.
도 9는 본 발명의 실시예 2에 따른 N-MOSFET의 Vdd 비아 인터커넥션에 원자 스위칭 소자가 집적된 회로도를 나타낸 도면이다.
도 10은 실시예 1의 비아 집적형 원자 스위칭 단위 cell 소자의 전류-전압 커브를 나타낸 그래프이다.
도 11은 실시예 2의 원자 스위칭 소자의 on/off에 따른 FET 트랜스퍼 커브를 나타낸 그래프이다.
도 12는 실시예 1 및 비교예의 원자 스위칭 소자의 PSPICE 시뮬레이션 결과를 각각 도시한 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 집적 회로를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 집적 회로는 제1 CMOS 회로층(110), 절연층(120), 복수의 원자 스위칭 소자들(130), 구동 회로층(140) 및 제2 CMOS 회로(150)를 포함한다.
제1 CMOS 회로층(110)은 복수의 제1 CMOS 회로 블록(111)을 포함할 수 있고, 상부에는 절연층(120)이 배치된다. 이러한 제1 CMOS 회로 블록들(111)은 각각 원자 스위칭 소자들(130)과 전기적으로 연결된다.
절연층(120)은 제1 CMOS 회로층(110)의 상부에 배치되고, 구동 회로층(140)의 하부에 배치되며, 상기 절연층(120)에는 절연층(120)을 관통하는 비아홀들(121)이 형성되어 있다.
원자 스위칭 소자(130)는 절연층(120)을 관통하는 비아홀들(121) 내부에 배치되며, 제1 CMOS 회로 블록들(110)에 각각 전기적으로 연결되어 있으며, 따라서, 구동 회로층(140)이 온 시킨 원자 스위칭 소자(130)와 연결된 제1 CMOS 회로 블록(110)만이 선택적으로 구동되게 된다.
구동 회로층(140)은 절연층(120) 상부에 배치되고, 제2 CMOS 회로(150) 하부에 배치되며, 상기 원자 스위칭 소자들(130)과 전기적으로 연결되어, 상기 원자 스위칭 소자들(130)을 선택적으로 온오프시키는 구동회로를 포함한다.
제2 CMOS 회로(150)는 구동 회로층(140) 상부에 배치되고, 원자 스위칭 소자들(130)과 연결된다. 이때, 제2 CMOS 회로(150)는 단일 회로블록인 것이 바람직하다.
구체적으로, 제2 CMOS 회로(150)는 선택된 원자 스위칭 소자(130)와 연결된 제1 CMOS 회로 블록(111)과 전기적으로 연결되어, 상호 간에 신호를 전달할 수 있다.
일 실시예로, 도 2를 참조하면, 상기 구동회로는 구동전압 생성부(141), 선택부(142) 및 선택정보 입력부(143)를 포함할 수 있다.
구동전압 생성부(141)는 원자 스위칭 소자(130)를 온오프시키기 위한 전압을 생성하는 것으로, 예를 들어, 펄스 제너레이터 등일 수 있으나, 이에 제한되는 것은 아니다.
이때, 구동전압 생성부(141)의 전원은 도 2에 표기된 외부 전원(Vdd, Vss)에 의해 공급되며, 구동전압 생성부(141)는 펄스 진폭을 설정하는 Pulse_Vdd, 생성된 전압을 온/오프 상태로 전환하는 MUX_x, 펄스 지속 시간을 설정하는 Pulse_Select에 의해 제어될 수 있다(도 1 참조).
선택부(142)는 상기 원자 스위칭 소자들(130) 중 적어도 하나를 선택적으로 구동전압 생성부(141)에 전기적으로 연결시키며, 이때, 선택정보는 후술할 선택정보 입력부(143)로부터 수신받을 수 있다.
따라서, 선택된 원자 스위칭 소자(130)만이 온 상태로 변화되게 되며, 온 상태의 원자 스위칭 소자(130)와 연결된 회로 블록(111)은 구동되고, 이외의 회로 블록(111)들은 구동되지 않게 되어, 회로 대기 시의 누설 전류를 감소시킬 수 있다.
즉, 도 1 및 도 2에 도시된 바와 같이, 선택부(142)가 선택정보 입력부(143)의 선택 정보를 수신하여, 선택된 원자 스위칭 소자(130)만을 구동전압 생성부(141)에 전기적으로 연결시켜 온시키면, 연결된 회로 블록(111)만이 구동되게 된다. 반면, 오프 상태의 원자 스위칭 소자(130)와 연결된 회로 블록(111)들의 경우, 구동에 필요한 신호가 차단되어 구동되지 않게 된다.
따라서, 선택된 원자 스위칭 소자(130)와 연결된 회로 블록(111)과 제2 CMOS 회로(150) 간에 신호가 전달될 수 있다.
또한, 도 3에 도시된 바와 같이, 모든 원자 스위칭 소자(130)를 오프시키는 경우, 모든 회로 블록(111)이 구동에 필요한 신호가 차단되어, 제1 CMOS 회로층(110)이 구동되지 않게 되며, 제2 CMOS 회로(150)의 신호 또한 차단되게 된다.
다시 도 2를 참조하면, 선택정보 입력부(143)는 상기 적어도 하나의 원자 스위칭 소자(130)를 선택하기 위한 선택정보를 외부에서 수신하여 선택부(142)에 제공하는 역할을 하며, 상기 선택정보는 외부 회로를 포함하는 패드(도 1 참조)에서 입력된 신호일 수 있다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 3차원 반도체 집적 회로를 설명하기 위한 단면도이다.
도 4 및 5를 참조하면, 본 발명의 다른 실시예인 3차원 반도체 집적 회로는 제1 CMOS 회로층(110), 절연층(120), 복수의 원자 스위칭 소자들(130), 구동 회로층(140) 및 제2 CMOS 회로(150)를 포함할 수 있다. 여기서, 상술한 바와 동일한 구성 요소는 설명을 생략하고, 다른 부분만을 설명하도록 한다.
상기 제1 CMOS 회로층(110)은 복수의 제1 CMOS 회로 블록(111) 외에 전원 단자(112)를 더 포함하고, 원자 스위칭 소자(130)는 상기 제1 CMOS 회로 블록들(111)에 각각 전기적으로 연결된 복수의 제1 원자 스위칭 소자(130a) 외에, 상기 전원 단자(112) 및 외부 전원(Vdd, Vss)과 각각 전기적으로 연결된 제2 원자 스위칭 소자(130b)를 더 포함할 수 있다.
상기 제2 원자 스위칭 소자(130b)는 절연층(120)을 관통하는 비아홀들(121) 내부에 배치되며, 전원 단자(112) 및 외부 전원(Vdd, Vss)에 각각 전기적으로 연결되어 있다.
따라서, 도 4에 도시된 바와 같이, 구동 회로층(140)이 제2 원자 스위칭 소자(130b)를 온 시키는 경우, 외부 전원(Vdd, Vss)과 전원 단자(112)가 전기적으로 연결되어, 제1 CMOS 회로층(110)에 전원을 공급할 수 있다.
반면, 도 5에 도시된 바와 같이, 구동 회로층(140)이 제2 원자 스위칭 소자(130b)를 오프 시키는 경우, 외부 전원(Vdd, Vss)이 차단되어 제1 CMOS 회로층(110)에 전압을 인가할 수 없다.
이때, 구동 회로층(140)의 선택부(142)는 선택정보 입력부(143)로부터 제2 원자 스위칭 소자(130b)의 온오프 정보를 수신하여, 제2 원자 스위칭 소자(130b)를 선택적으로 구동 전압 생성부(141)와 전기적 연결시켜 제1 CMOS 회로층(110)의 전원 공급을 조절할 수 있다.
따라서, 상기 제2 원자 스위칭 소자(130b)를 외부 전원(Vdd, Vss)의 선택적 스위칭을 통한 파워게이팅 소자로 활용하여, 대기 전력을 감소시킬 수 있게 된다.
상술한 바와 같이, 다양한 실시예에 적용 가능한 원자 스위칭 소자(130)는 비활성 전극(131), 활성 전극(132) 및 고체 전해질층(133)을 포함할 수 있다(도 6 참조).
상기 비활성 전극(131)과 상기 활성 전극(132)은 서로 이격된 상태에서 대향하도록 배치될 수 있고, 상기 고체 전해질층(133)은 상기 비활성 전극(131)과 상기 활성 전극(132) 사이에 배치될 수 있다.
이와 같은 구조를 갖는 경우, 상기 비활성 전극(131)과 상기 활성 전극(132)에 작동 전압이 인가되어 이들 사이에 전계가 형성되면, 상기 활성 전극(132)의 금속이 이온화되어 상기 고체 전해질층(133) 내부로 이동한 후 환원되어 고체 전해질층(133) 내부에 전류가 흐를 수 있는 전도성 필라멘트를 형성할 수 있다. 그리고 상기 전도성 필라멘트는 상기 활성 전극(132)과 상기 비활성 전극(131)에 리셋 전압이 인가되는 경우에 소멸될 수 있다.
이때, 상기 고체 전해질층(133)은 비아홀(121) 내면에 박막 형태로 증착된 구조를 갖는 것이 바람직하며, 이러한 구조로 인해 전도성 필라멘트의 크기가 균일하게 제어되어 원자 스위칭 소자(130)의 동작 특성을 향상시킬 수 있다.
한편, 낮은 작동 전압에서도 상기 고체 전해질층(133) 내부로 금속 이온을 공급할 수 있도록, 상기 활성 전극(132)은 이온화 에너지가 낮고 전기 전도성이 우수한 금속 물질로 형성될 수 있다. 예를 들면, 상기 활성 전극(132)은 구리(Cu), 은(Ag), 알루미늄(Al) 등으로 형성될 수 있다.
상기 비활성 전극(131)은 상기 활성 전극(132)을 형성하는 금속보다 이온화 에너지가 높고, 전기 전도성이 우수한 금속 물질로 형성될 수 있다. 예를 들면, 상기 비활성 전극(132)은 백금(Pt), 팔라듐(Pd), 티타늄나이트라이드(TiN), 텅스텐(W) 등으로 형성될 수 있다.
상기 고체 전해질층(133)은 2 이상의 원자가를 갖는 금속의 산화물로 형성될 수 있다. 일 실시예로, 상기 고체 전해질층(133)은 예를 들어, 오산화탄탈륨(Ta2O5), 산화알루미늄(Al2O3), 산화하프늄(HfO2) 등으로 형성될 수 있다.
본 발명에 따르면, 원자 스위칭 소자들(130)을 선택적으로 온오프시키는 구동 회로층(140)을 포함하기에, 선택된 원자 스위칭 소자(130)와 연결된 제1 CMOS 회로 블록(111)만을 구동시키고, 이외의 제1 CMOS 회로 블록(111)은 구동되지 않도록 제어할 수 있어, 회로 대기 시의 소모 전력을 감소시킬 수 있다.
또한, 본 발명에 따르면, 선택된 원자 스위칭 소자(130)와 연결된 제1 CMOS 회로 블록(111)과 제2 CMOS 회로(150) 간에 신호가 전달될 수 있으며, 제2 원자 스위칭 소자(130b)를 외부 전원(Vdd, Vss)의 선택적 스위칭을 통한 파워게이팅 소자로도 활용하여, 대기 전력을 감소시킬 수 있다.
아울러, 본 발명의 3차원 반도체 집적 회로는, 비아홀들(121) 내부에 복수의 원자 스위칭 소자들(130)이 배치되고, 특히 고체 전해질층(143)이 비아(131) 내면에 박막 형태로 증착된 구조를 가짐에 따라, 추가적인 실리콘 면적을 차지하지 않으면서도 기능성 소자의 집적이 가능하고, 전도성 필라멘트의 크기가 균일하게 제어되어 원자 스위칭 소자(130)의 동작 특성을 향상시킬 수 있는 장점이 있다.
또한, 본 발명은 다른 실시 형태로, 상기 3차원 반도체 집적 회로를 포함하는 뉴로모픽 반도체 소자를 들 수 있다. 일 실시예로, 상기 3차원 반도체 집적 회로를 포함하는 뉴로모픽 반도체 소자를 활용하여, 뉴로모픽 시스템을 구현할 수 있으며, 원자 스위칭 소자(130)의 디지털 스위칭 특성(즉, 특정 동작전압 값에서 급격히 전류가 증가하여 off 상태에서 on 상태로 변함)은 뉴로모픽 뉴런의 firing 동작을 모사할 수 있고, 아날로그 스위칭 특성(즉, 전압이 증가함에 따라 연속적으로 소자의 컨덕턴스가 증가함)은 뉴로모픽 시냅스 소자의 동작을 모사할 수 있다.
한편, 도 7을 참조하면, 본 발명은 다른 실시예로 3차원 반도체 집적 회로의 비아 내부에 원자 스위칭 소자를 집적하는 방법을 포함한다.
상기 방법은, 제1 CMOS 회로 블록 상에 제1 금속으로 이루어진 비활성 전극을 형성하는 단계; 비활성 전극이 형성된 제1 CMS 회로 블록 상부 및 양측에 절연층을 형성하는 단계; 상기 절연층에 관통홀을 형성하는 단계; 상기 관통홀의 내면에 고체 전해질층을 박막 형태로 증착하는 단계; 및 상기 고체 전해질층 상에 상기 제1 금속보다 이온화 에너지가 낮은 제2 금속으로 이루어진 활성 전극을 형성하는 단계;를 포함할 수 있다.
먼저, 제1 CMOS 회로 블록 상에 제1 금속으로 이루어진 비활성 전극을 형성하는 단계를 진행한다.
이때, 비활성 전극은 E-beam, 스퍼터링, 원자층(ALD) 등의 증착법을 통해 형성될 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 비활성 전극이 형성된 제1 CMOS 회로 블록 상부 및 양측에 절연층을 형성하는 단계를 진행하고, 상기 절연층에 관통홀을 형성하는 단계를 순차적으로 수행할 수 있다.
여기서, 상기 관통홀은 포토리소그래피 공정을 통해 형성되는 것이 바람직하나, 이에 제한되는 것은 아니며, 이러한 관통홀은 비아를 형성할 수 있다.
이후, 상기 관통홀(즉, 비아홀)의 내면에 고체 전해질층을 박막 형태로 증착하는 단계를 수행한다. 이후, 고체 전해질층 상에 제1 금속보다 이온화 에너지가 낮은 제2 금속으로 이루어진 활성 전극을 형성하는 단계를 통해, 3차원 반도체 집적 회로의 비아 내부에 원자 스위칭 소자를 집적할 수 있다.
이때, 상기 고체 전해질층 및 활성 전극 또한 E-beam, 스퍼터링, 원자층(ALD) 등의 증착법을 통해 형성될 수 있으나, 이에 제한되는 것은 아니다.
상기와 같은 방법을 통해 비아 내부에 원자 스위칭 소자를 집적하는 경우, 추가적인 실리콘 면적을 차지하지 않으면서도 기능성 소자를 집적할 수 있는 장점이 있다.
이하 본 발명의 실시예에 대해 상술한다. 다만, 하기 실시예는 본 발명의 일부 실시 형태에 불과한 것으로서, 본 발명이 하기의 실시예에 한정되는 것으로 해석되어서는 아니된다.
실시예
CMOS 회로 블록 상에 포토레지스터 패턴을 형성한 후 Ti/Pt 비활성 전극을 스퍼트링 증착한 후, 리프트 오프(lift-off) 하였다.
이어서, 비활성 전극이 형성된 CMOS 회로 블록 상부 및 양측에 pe-teos 절연층을 형성하고, 포토리소그래피 및 에칭을 통해 비아를 형성한 후, Al2O3 고체 전해질층 및 활성 전극의 포토레지스터 패턴을 형성하고, 비아 내면에 고체 전해질층을 박막 형태로 ALD 증착시키고, 구리 활성 전극을 스퍼터링 증착시켜 비아 내부에 원자 스위칭 소자를 집적하였다.
실시예 1
회로의 전력 소모 평가를 위해, 21 stage Ring oscillator와 각 외부 전원(Vdd, Vss)과 연결된 비아 인터커넥션 상부에 상기 실시예와 동일한 방법으로 원자 스위칭 소자를 집적하였다(도 8 참조).
실시예 2
모놀리식 3차원 하부(제1 채널층)에 형성된 N-MOSFET의 Vdd 비아 인터커넥션에 상기 실시예와 동일한 방법으로 원자 스위칭 소자를 집적하였다(도 9 참조).
실험예 1
실시예 1에 따른 비아 집적형 원자 스위칭 단위 cell 소자의 전류-전압 스위칭 커브를 측정하고, 그 결과를 도 10에 도시하였다.
도 10을 참조하면, 약 0.4V에서 전류의 급격한 상승이 나타나, 스위치 온 동작인 것을 확인할 수 있으며, 음전압에서 급격히 전류가 하강하는 스위치 오프 동작을 확인할 수 있다.
또한, 오프에서 온 동작시 각 전류값의 비인 온/오프 전류비는, 104(10-4/10-8)로 측정되었다.
실험예 2
실시예 2의 원자 스위칭 소자의 On 시, 하부 N-MOSFET에 가해지는 게이트 전압에 따라 변화하는 트랜스퍼 커브의 스위칭 특성을 도 11에 나타냈다.
도 11에 나타나듯이, 원자 스위칭 소자의 off시, Vth 이후에도 N-MOSFET의 Off 상태가 유지되는 것을 알 수 있다.
실험예 3
비교예로 원자 스위칭 소자가 집적되지 않은 21 stage Ring oscillator를 준비하였다.
이후, 실시예 1 및 비교예의 전력 소모를 측정하였다. 이때, 전력은 파워 서플라이의 각 전압 레벨당 I(rms) 값을 측정하고, 하기 식을 통해 계산하였다.
[식 1]
P = I(rms)*Vdd
그 결과, 원자 스위칭 소자가 집적되지 않은 비교예의 경우, 4.3 x 10-2 W, 원자 스위칭 소자가 집적된 실시예 1의 스위칭 소자가 off 되는 경우, 1.6 x 10-3 W의 전력 소모가 측정되었다.
따라서, 본 발명의 실시예에 따른 회로의 경우, 비교예에 비해 전력 소모가 현저히 감소된 것을 알 수 있다.
실험예 4
실시예 1 및 비교예에 따른 회로를 PSPICE 시뮬레이션으로 수행하고, 그 결과를 도 12에 나타냈다.
도 12를 참조하면, 비교예의 경우 3 x 10 -4 W 의 전력 소모가 계산되었고, 실시예 1의 경우 원자 스위칭 소자가 off 되는 경우, 2.34 x 10-8 W의 전력 소모가 계산된 것을 알 수 있다.
위의 결과로 보아, 본 발명의 실시예에 따른 회로의 경우, 비교예에 비해 전력 소모가 현저히 감소되는 것을 확인할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 : 제1 CMOS 회로층 111 : 제1 CMOS 회로 블록
112 : 전원 단자 120 : 절연층
121 : 비아홀 130 : 원자 스위칭 소자들
130a : 제1 원자 스위칭 소자 130b : 제2 원자 스위칭 소자
131 : 비활성 전극 132 : 활성 전극
133 : 고체 전해질층 140 : 구동 회로층
141 : 구동전압 생성부 142 : 선택부
143 : 선택정보 입력부 150 : 제2 CMOS 회로
Vdd, Vss : 외부 전원 PAD : 패드

Claims (12)

  1. 복수의 제1 CMOS 회로 블록 및 상기 복수의 제1 CMOS 회로 블록 모두와 전기적으로 연결된 전원 단자를 포함하는 제1 CMOS 회로층;
    상기 제1 CMOS 회로층 상부에 적층되고, 구동회로를 포함하는 구동 회로층;
    상기 제1 CMOS 회로층과 상기 구동 회로층 사이에 적층된 절연층;
    상기 구동 회로층 상부에 배치되고, 단일 회로블록인 제2 CMOS 회로;
    상기 절연층을 관통하는 제1 비아홀들 내부에 배치되고, 비활성 전극이 상기 제1 CMOS 회로 블록들에 각각 전기적으로 연결되고 활성전극이 상기 제2 CMOS 회로에 연결된 복수의 제1 원자 스위칭 소자들; 및
    상기 절연층을 관통하는 제2 비아홀들 내부에 배치되고, 비활성 전극이 상기 전원 단자에 연결되고 활성전극이 외부 전원과 전기적으로 연결된 제2 원자 스위칭 소자;를 포함하고,
    상기 구동회로는, 상기 외부전원에 연결되어 상기 제1 및 제2 원자 스위칭 소자를 온오프시키기 위한 전압을 생성하는 구동전압 생성부; 상기 제1 및 제2 원자 스위칭 소자들의 활성전극들 및 상기 구동전압 생성부에 전기적으로 연결되고, 상기 제1 원자 스위칭 소자들 중 선택된 적어도 하나 및 상기 제2 원자 스위칭 소자를 상기 구동전압 생성부에 전기적으로 연결시키는 선택부; 및 상기 적어도 하나의 원자 스위칭 소자를 선택하기 위한 선택정보를 외부에서 수신하여 상기 선택부에 제공하는 선택정보 입력부;를 포함하고,
    상기 구동 회로층이 제1 원자 스위칭 소자들 중 적어도 하나를 선택적으로 온 시키는 경우, 선택된 제1 원자 스위칭 소자와 연결된 제1 CMOS 회로 블록과 제2 CMOS 회로 간에 신호가 전달되며,
    상기 구동 회로층이 제2 원자 스위칭 소자를 온 시키는 경우, 외부 전원과 전원 단자가 전기적으로 연결되어 상기 제1 CMOS 회로블록들에 전원이 공급되는 것을 특징으로 하는,
    3차원 반도체 집적 회로.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 및 제2 원자 스위칭 소자는,
    제1 금속으로 형성된 비활성 전극;
    상기 비활성 전극과 대향하도록 배치되고, 상기 제1 금속보다 이온화 에너지가 낮은 제2 금속으로 형성된 활성 전극; 및
    상기 비활성 전극과 상기 활성 전극 사이에 배치된 고체 전해질층;을 포함하는 것을 특징으로 하는,
    3차원 반도체 집적 회로.
  5. 제4항에 있어서,
    상기 고체 전해질층은 비아홀 내면에 박막 형태로 증착된 구조를 갖는 것을 특징으로 하는,
    3차원 반도체 집적 회로.
  6. 제4항에 있어서,
    상기 제1 금속은 백금(Pt), 팔라듐(Pd), 티타늄나이트라이드(TiN) 및 텅스텐(W)으로 이루어진 그룹에서 선택된 하나 이상을 포함하는 것을 특징으로 하는,
    3차원 반도체 집적 회로.
  7. 제4항에 있어서,
    상기 제2 금속은 구리(Cu), 은(Ag) 및 알루미늄(Al)으로 이루어진 그룹에서 선택된 하나 이상을 포함하는 것을 특징으로 하는,
    3차원 반도체 집적 회로.
  8. 제4항에 있어서,
    상기 고체 전해질층은 오산화탄탈륨(Ta2O5), 산화알루미늄(Al2O3) 및 산화하프늄(HfO2)으로 이루어진 그룹에서 선택된 하나 이상을 포함하는 것을 특징으로 하는,
    3차원 반도체 집적 회로.
  9. 제1항, 제4항 내지 제8항 중 어느 한 항에 따른 3차원 반도체 집적 회로를 포함하는,
    파워게이팅 반도체 소자.
  10. 제1항, 제4항 내지 제8항 중 어느 한 항에 따른 3차원 반도체 집적 회로를 포함하는,
    뉴로모픽 반도체 소자.
  11. 삭제
  12. 삭제
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