JP2006303460A - 固体電解質メモリー素子およびこのようなメモリー素子の製造方法 - Google Patents

固体電解質メモリー素子およびこのようなメモリー素子の製造方法 Download PDF

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Abstract

【課題】スイッチング速度を早くすることのできる改善された固体電解質メモリー素子および固体電解質メモリー素子の製造方法を提供する。
【解決手段】不溶性カソード電極２１０、溶出性アノード電極２４０、および、上記不溶性カソード電極２１０と溶出性アノード電極２４０との間の欠陥部位を有する固体電解質層２３０を備える固体電解質メモリー素子の製造方法において、上記固体電解質マトリックスに所望の欠陥部位を形成する工程を含んでいる。
【選択図】図２Ｇ

Description

発明の詳細な説明
〔発明の背景〕
１．発明の属する技術分野
本発明は、不溶性カソード電極、溶出性アノード電極、および、不溶性カソード電極と溶出性アノード電極との間の固体電解質層を備えた固体電解質メモリー素子、および、このようなメモリー素子の製造方法に関するものである。
２．関連技術の説明
半導体メモリー技術の開発は、基本的に、最小加工寸法を小さくしながら半導体メモリーの性能を上げるという要求によって促進される。しかしながら、ストレージキャパシタに基づく半導体メモリー構想を更に小型化することは、特に多量の電荷のせいで困難である。この多量の電荷は、ストレージキャパシタに書き込むため、および、ストレージキャパシタから読み込むために必要なものであり、電流の需要を増やすこととなる。したがって、書き込みおよび読み込み動作のための電荷の量が著しく少ないことを特徴とする新しいセル構想についての考察が増えている。抵抗メモリー素子を備えた半導体メモリーは、このような見込みのあるスイッチングアーキテクチャである。抵抗メモリー素子は、２つの異なる伝導状態によって特徴付けられている。２つの異なる伝導状態には、それぞれ１つのメモリー状態（すなわち、「論理０」または「論理１」）が割り当てられている。抵抗メモリー素子のメモリー状態を検出するために、一般的には、読み込み電圧を印加したときに抵抗メモリー素子を介して流れる電流を評価する。
抵抗メモリー素子を有するメモリー構想の一例は、いわゆるＣＢＲＡＭ（導電架橋ＲＡＭ）セルである。ＣＢＲＡＭセルでは、抵抗メモリー素子は、不溶性カソード電極と、溶出性アノード電極と、イオン伝導性（ionically conductive）キャリア材料とを備えている。この場合、イオン伝導性キャリア材料は、一般的に、カルコゲン化合物または酸化物を含む固体電解質である。イオン伝導体の室温でのイオン移動度を高めるために、このようなガラス質の固体電解質に、金属原子または金属イオンを組み込むことができる。上記抵抗素子のための溶出性アノード電極として、銀または銅を使用し、不溶性カソード電極に対しては、タングステン、窒化チタン、または、ドープされたポリシリコンを使用することが好ましい。
ＣＢＲＡＭセルの機能は、バイポーラ電圧パルスを印加することにより制御しながら、金属イオンをイオン導電性固体電解質材料に注入拡散（indiffused）することができ、または、金属イオンを固体電解質材料から取り除くことができる、という効果を利用するものである。したがって、ＣＢＲＡＭセルは、高抵抗状態と低抵抗状態との間を自在に（back and forth）切り替えることができる。異なる抵抗値には、１つの論理状態がそれぞれ割り当てられている。この場合、様々な方法で固体電解質層に導入される金属イオンは、一般的に、溶出性アノード電極から生じるものである。書き込み動作の間、すなわち、正の書き込み電圧が印加されて、金属イオンが固体電解質材料に注入拡散されるときには、アノード材料は、酸化されて、固体電解質中に溶ける。この場合、イオン拡散を、電圧を印加する期間、電圧の強度および極性によって制御することができる。充分な数の金属イオンが固体電解質材料に注入拡散されるとすぐに、低抵抗金属架橋または半導体架橋が、アノード電極とカソード電極との間に生じる。その結果、ＣＢＲＡＭセルの電気抵抗は大幅に低減される。
消去動作中に、負の消去電圧を印加することにより、固体電解質材料に注入拡散された金属イオンは、アノード電極に引き寄せられる。金属イオンは、還元後、上記アノード電極に再び堆積する。このことにより、アノード電極とカソード電極との間の低抵抗金属架橋または半導体架橋が中断され、その結果、ＣＢＲＡＭセルの抵抗が大きく増大する。したがって、書き込み動作および消去動作により、ＣＢＲＡＭセルを、それぞれ１つの論理状態を表している低抵抗状態と高抵抗状態との間を自在に切り替えることができる。ＣＢＲＡＭセルの読み出しの一般的な手順は以下の通りである。すなわち、容量をＣＢＲＡＭセルを介して充電または放電し、次に、所定の時間が経過した後、容量の電位を評価して、ＣＢＲＡＭセルの論理状態を決定する。
メモリーセル開発の１つの目的は、書き込み動作および消去動作のためのスイッチング速度を上げることである。シリコンＣＭＯＳ技術を用いて製造される従来のＤＲＡＭセルおよびＳＲＡＭセルでは、プログラミング中に達成されるスイッチング速度は２５ｎ秒未満である。これに対し、ＣＢＲＡＭセルでは、大量生産に適した方法を使用して固体電解質層を製造する場合、ほんの僅かしかスイッチング速度が低くならない。なぜなら、シリコン技術において普通使用される層製造方法（特に、スパッタリング方法、ＣＶＤ方法、ＡＬＤ方法など）は、高密度層構造を製造し、この高密度層構造が、外部の電場の影響を受けた迅速なイオン移動を防止するからである。したがって、スパッタリングにより層を形成する間に、典型的には、少なくとも一部が非晶質ではあるが、それにもかかわらず高密度マトリックスを有している層が製造される。ＣＢＲＡＭセルでは、固体電解質層を形成するためにスパッタリングプロセスを使用する場合、書き込み動作中のスイッチング速度は約１００ｎ秒にしかならず、消去動作中のスイッチング速度は１００μ秒にしかならない。スパッタリング方法の代わりに、ＣＶＤ方法またはＡＬＤ方法を使用する場合も同様である。上記方法で使用される温度は高い（ＣＶＤ方法では２００℃〜８００℃、および、ＡＬＤ方法では２００℃〜５００℃）ので、ナノ結晶の高密度層が形成される。ナノ結晶の高密度層ではイオン移動度が低いので、ＣＢＲＡＭセルのプログラミング動作および消去動作中に、原則的に金属イオンの迅速な拡散が妨げられてしまう。
したがって、より迅速なスイッチングを可能にするために、多孔性固体電解質層の製造方法が提案された。２００２年のＩＥＥＥのＳｉナノエレクトロニクスワークショップのM.N.Kozicki他「Can Solid State Electrochemistry Eliminate the Memory Scaling Quandary?」に、固体電解質として熱蒸着されたカルコゲン層と、さらに蒸着されたイオンドナー材料とを備え、スイッチング速度が約２５ｎ秒のＣＢＲＡＭセルを製造するための１つの方法が記載されている。しかしながら、M.N.Kozicki
他によって使用された固体電解質層の熱蒸着方法は、大量生産には適していない。なぜなら、熱蒸着法は、半導体基板が大きい（例えば、２００ｍｍまたは３００ｍｍシリコンウエハ）場合、再現性が低く、層の均一性が低いからである。
書き込み動作および消去動作中のパルス振幅を増大することによって、ＣＢＲＡＭセルのスイッチング速度を上げることができるが、印加される電場強度は、セルにおける高い電流密度となってはならない。高い電流密度は、ＣＢＲＡＭセルに対して有害である。高電流場を繰り返し印加することは、固体電解質材料の劣化をさらに強めることとなる。
さらに、イオン移動度が低い場合は、特に、消去動作中は、長いパルス間隔で電場を印加する必要がある。これは、金属イオンがアノード電極へ返送されることにより、金属イオンによってアノード電極とカソード電極との間に形成された電気接続の分解能を完全なものとするためである。しかしながら、消去パルスが長い場合は、ＣＢＲＡＭセルが非対称に動作することとなる、または、消去時にデータ速度を充分に高くするために超並列ＣＢＲＡＭセルを含むメモリーセルアレイを動作させる必要が出てくる。
したがって、大量生産の条件下で、スイッチング速度を高くすることのできる、改善された固体電解質メモリー素子および固体電解質メモリー素子の製造方法を提供する必要がある。
〔発明の概要〕
本発明の形態は、固体電解質メモリー素子の製造方法、および、固体電解質メモリー素子を提供する。
本発明の第１形態では、固体電解質メモリー素子の製造方法は、第１電極を設ける工程と、上記第１電極に、固体電解質層を被覆し、固体電解質マトリックスに所望の欠陥を形成する工程と、上記固体電解質層上に、第２電極を形成する工程とを含んでいる。
本発明の第２形態では、固体電解質メモリー素子の製造方法は、第１電極を設ける工程と、上記第１電極に、固体電解質層を被覆し、少なくとも部分的に結晶性の固体電解質材料に所望の欠陥を形成する工程と、上記固体電極層上に、第２電極を形成する工程とを含んでいる。
本発明の第３形態では、固体電解質メモリー素子は、不溶性カソード電極、溶出性アノード電極、および、上記不活性アノード電極と溶出性アノード電極との間の固体電解質層を備え、上記固体電解質層は、欠陥部位を有する固体電解質マトリックスを備えている。
本発明の第４形態では、固体電解質メモリー素子は、不溶性カソード電極、溶出性アノード電極、および、上記不溶性カソード電極と溶出性アノード電極との間の固体電解質層を備え、上記固体電解質層は、欠陥部位を有する少なくとも部分的に結晶性の固体電解質マトリックスを備えている。
〔図面の簡単な説明〕
本発明を、添付の図を参照してより詳しく説明する。
図１は、本発明の固体電解質メモリー素子を有するＣＢＲＡＭセルの構造の一例を回路符号表記法（circuit symbol notation）で概略的に示す図である。
図２は、本発明の固体電解質メモリー素子を製造するための一実施形態を概略的に示す図である。
〔好ましい実施形態の説明〕
図１に、駆動トランジスタ１と固体電解質メモリー素子２とを備えたＣＢＲＡＭ（導電架橋ＲＡＭ）セルを回路符号表記法で概略的に示す。駆動トランジスタ１と固体電解質メモリー素子２とは、この場合、ビット線３と接地端子４との間に直列に接続されている。選択トランジスタ１の制御端子１１は、ワード線５に接続されている。これは、選択トランジスタ１をワード線５の起動信号によって開閉するためである。この場合、固体電解質メモリー素子は、溶出性アノード電極２１と不溶性カソード電極２２とを備え、溶出性アノード電極２１と不溶性カソード電極２２との間に、イオン伝導性固体電解質材料からなるストレージ層２３が設けられている抵抗メモリー素子である。このような抵抗メモリー素子は、ＰＭＣ（プログラム可能なメタライゼーションセル）としても知られている。
正の電圧を溶出性アノード電極２１と不溶性カソード電極２２との間に印加することにより、溶出性アノード電極において電気化学的な酸化プロセスが生じる。すなわち、金属アノード材料は、酸化されて、固体電解質層２３中に溶ける。この場合、固体電解質層２３におけるアノード材料のイオン拡散を、電圧を印加する期間および印加される電圧の振幅によって制御することができる。アノード電極から充分な数の金属イオンが固体電解質材料に注入拡散された後すぐに、金属架橋または半導体架橋が、アノード電極２１とカソード電極２２との間に生じ、その結果、メモリー素子２の電気抵抗が大幅に低減される。
この導電路は、負の電圧をアノード電極２１とカソード電極２２との間に印加することによって、再び切れる。アノード電極２１から固体電解質に放出されたイオンは、アノード電極２１へ移動し、還元の後、アノード電極２１に堆積する。その結果、メモリー素子の抵抗が大幅に増大する。このように、アノード電極２１とカソード電極２２との間に電気パルスを交互に印加することにより、固体電解質メモリーセルを高抵抗状態と低抵抗状態との間で自在に切り替えることができる。異なる抵抗値に１つの論理状態をそれぞれ割り当てることができる。
ＣＢＲＡＭセルの駆動トランジスタ１は、一般的に、抵抗素子２をビット線３に接続することのできる電界効果トランジスタである。この場合、駆動トランジスタ１は、固体電解質メモリー素子２をプログラムするため、および、固体電解質メモリー素子２に書き込みを行うために割り当てられているワード線５を介して対応する電圧を印加することにより、スイッチオンおよびスイッチオフされる。この場合、ＣＢＲＡＭセルは、固体電解質メモリー素子２の抵抗を測定することによって読み込まれる。一般的に、この電気抵抗値は、固体電解質メモリー素子の論理状態、したがって、ＣＢＲＡＭセルの論理状態を評価するために、基準量と比較される。
抵抗性抵抗メモリー素子において使用するための固体電解質材料として、セレン、硫黄、テルルなどといった第６典型族元素を有するカルコゲン化合物、この場合は、特にメモリーセル製造の分野ではシリコンによって簡単に処理できる半導体特性を有する化合物が主に使用される。好ましいカルコゲン化合物は、この場合、ＧｅｓＳｅ１−ｘ，ＧｅｘＳ１−ｘ，ＣｕＳおよびＣｕＳｅである。しかしながら、カルコゲン化合物のほかに、ＷＯｘなどの酸化化合物も、多くの場合、固体電解質材料として使用される。上記溶出性アノード電極のための材料として、銀または銅を使用することが好ましい。カソード電極は、一般的に、タングステン、窒化チタン、または、ドープされたポリシリコンを含んでいる。
従来のＤＲＡＭセルおよびＳＲＡＭセル構想と比較して、ＣＢＲＡＭセルは、書き込み動作および消去動作を実施するための電荷の量が著しく少なくなっていることを特徴とする。さらに、ＣＢＲＡＭセル、および、この場合は特に固体電解質メモリー素子を、非常に小さな寸法にすることができる。このことにより、メモリーセルの小型化の度合いを高めることができる。
ＣＢＲＡＭセル、および、固体電解質メモリー素子では、従来のＤＲＡＭセルまたはＳＲＡＭセルに匹敵する、書き込みおよび消去のためのスイッチング速度を達成することが困難である。このことは、特にスパッタリング、ＣＶＤ方法、ＡＬＤ方法などのシリコン技術で知られている層製造方法によって製造された固体電解質層に当てはまる。大量生産に適したこれらの既知の層製造方法は、層構造を高密度にしてしまう。それゆえ、固体電解質マトリックスにおけるイオン移動度が大幅に下がり、固体電解質メモリーセルのプログラム時のスイッチング時間が長くなってしまう。固体電解質マトリックスにおける金属イオンの移動度は、書き込み中または消去中に、固体電解質層を介して、アノード電極とカソード電極との間の伝導接続を確立したり、切ったり（removing）するための重要なパラメータである。書き込みプロセスおよび消去プロセス中に高い電場を印加することによってスイッチング動作が加速される可能性はあるが、高い電場は、固体電解質材料を劣化させ、それゆえ、セルの破壊につながる。
固体電解質マトリックスにおける金属イオンの移動度を高くし、かつ、シリコン技術で公知で、大量生産に適した層製造方法を使用できるようにするために、少なくとも部分的に結晶性の固体電解質マトリックスに所望の欠陥を形成することによって、固体電解質層を形成する。ＣＢＲＡＭセル製造の分野においては、固体電解質層製造中のこの特別なプロセス実施によって、大量生産に適した、スパッタリングプロセス、ＣＶＤ方法、ＡＬＤ方法などの既知の製造方法で、密集し欠陥の少ない固体電解質マトリックスが製造される。さらに、この製造された固体電解質マトリックスは、空格子点または転位などの欠陥部位をさらに含んでいる。その結果、イオン移動度は著しく上がり、ＣＢＲＡＭセルに書き込むため、および、ＣＢＲＡＭセルを消去するためのスイッチング速度をナノ秒域にすることができる。
図２に、本発明の固体電解質メモリー素子を形成するためのプロセス順序の一例を示す。この場合、個々の図は、異なる連続するプロセス工程を行った後の構造の断面を示す。図２Ａに示すように、開始点は、半導体ウエハー、好ましくはシリコンウエハ２００である。ＣＢＲＡＭセルを有する集積回路を形成する場合に必要とされる様々な部品は、半導体ウエハー２００に既に設けられていることもある。
次に、第１電極層２１０（例えば、カソード電極）を、図２Ｂに示すように、半導体ウエハー２００上に形成する。この層は、一般的に、適切なメタライゼーション（例えば、タングステン、窒化チタン、または、ドープされたポリシリコン）を堆積することによって製造される。
第１電極層２１０上に、誘電層２２０（例えば、二酸化シリコン、または、窒化シリコン）を、既知の層製造方法によって形成する。この場合、誘電層の層厚は、５０ｎｍと１００ｎｍとの間であることが好ましい。このプロセス工程の後の構造の断面を、図２Ｃに示す。
次に、固体電解質ブロックを形成するための領域を、フォトリソグラフィー技術によって誘電層２２０上に規定し、規定された領域の誘電層を第１電極層２１０までエッチバックする。
その後、図２Ｄに示すように、誘電層２２０のエッチングされて空間となった領域（etched-free region）に、固体電解質材料２３０を導入する。固体電解質材料は、カルコゲン化合物または酸化化合物であることが好ましく、この場合、大量生産に適し、シリコン技術で公知の層製造方法（ＣＶＤ方法、ＡＬＤ方法、スパッタリングプロセスなど）の１つによって製造されることが好ましい。
もしくは、第１電極層、固体電解質層、および、第２電極層を順次堆積し、後続のエッチングプロセスでパターン化してもよい。すなわち、誘電体を堆積し、エッチングしなくてもよい。これは、この文章では、好ましい変化形態である。図２Ａから図２Ｇに、製品としてはむしろありえない概略的な試験構造だけを示す。
ＣＶＤ方法は、選択ガスを、表面温度が２００℃と８００℃との間である、加熱された半導体ウエハー上に導く、という原則に基づいている。次に、プロセスガスは、熱い表面上で反応し、所望の層が反応生成物として堆積する。ＡＬＤ堆積方法では、半導体ウエハーの表面温度が２００℃と５００℃との間になると、固体電解質材料が、エッチングされて空間となったトレンチに、単原子層として成長する。ＣＶＤ方法またはＡＬＤ方法で製造された固体電解質層は、一般的に、イオン移動度が低く、非常に密集して詰まったマトリックスを有するナノ結晶である。このことは、スパッタリング技術で製造された固体電解質層にも当てはまる。この層では、層構造は一般的には非晶質であるが、同じく非常に密集して詰まっており、その結果、イオン移動度が低くなる。
したがって、本発明では、イオン移動度を高めるために、固体電解質マトリックスに欠陥（すなわち、空格子点および転位）を形成するための固体電解質層２３０の後処理を行う。このことは、固体電解質層２３０の粒子照射、および、この場合は特にイオン照射によって行われることが好ましい。この場合の有利なイオン照射量は、１０１４／ｃｍ２を上回っており、より好ましくは１０１５／ｃｍ２を上回っている。この場合、使用されるイオンは、ホウ素、砒素、酸素、リンなどのアクティブイオン、または、窒素、希ガス（例えば、ヘリウム、ネオン、アルゴン、キセノンまたはクリプトン）などのその他のパッシブイオンであってもよい。高エネルギー粒子、特にイオンの照射により、固体電解質材料に衝突カスケードが生じる。固体電解質材料は、数ピコ秒以内で再びアニールする。このことにより、空格子点および転位の高い欠陥密度を有する固体電解質マトリックスが残り、その結果、１０−３ｃｍ３／Ｖｓの高いイオン移動度を達成することができる。（空格子点の）欠陥密度は、典型的には１０−８である。このことは、１０８番目の格子部位（lattice site）がふさがっていないことを意味している。これらの密度を、照射中に、１０−３まで上昇させることができる。このことを、例えば陽電子消滅分光法によって実証することができる。イオン照射、または、例えばニューロン照射の結果として生じるような空格子点集合を、透過型電子顕微鏡（ＴＥＭ）によって実証することができる。
この場合は、イオン照射のエネルギー域は、１ｋｅＶと１５０ｋｅＶとの間であることが好ましい。１ｋｅＶ未満のエネルギーでは、マトリックスに充分に強い欠陥形成カスケードが生じない。これに対し、１５０ｋｅＶを上回るエネルギーでは、イオンの浸透度が大きすぎる。その結果、下側の電極層または半導体基板に損傷の生じる可能性がある。この場合、欠陥形成プロセスを、加熱またはレーザー照射による同時熱処理によってサポートしてもよい。この場合、熱処理を、イオン照射の間に直接行ってもよいし、イオン照射の後に行ってもよい。温度範囲は、３５０℃と６５０℃との間であることが好ましい。パターンを加熱すること、または、ＲＴＡ法またはエキシマーレーザーアニーリングにより瞬間的にパルシングすることによって、このような温度値を達成できる。さらに熱処理を行うことにより、固体電解質マトリックスにおける欠陥形成をサポートする。
実際の固体電解質層を製造した後に欠陥形成プロセスを行う代わりに、層形成と同時に欠陥形成プロセスを行ってもよい。この目的のためには、イオンビームによって補助された堆積プロセスが特に適している。この堆積プロセスでは、固体電解質材料堆積中に、イオン移動度を高くする欠陥が固体電解質マトリックスに生成される。この場合、イオン照射、使用されるイオン、照射量および使用されるエネルギー値に関する、in situ欠陥製造中のプロセス実現は、イオン照射による固体電解質層の後処理のためのプロセス実現に基づいて設計されていてもよい。
固体電解質マトリックスに所望の欠陥形成を有する固体電解質層２３０を形成した後、次に、固体電解質２３０は、図２Ｅに示すように、誘電層２２０内に、少しエッチバックされる。その後、図２Ｆに示すように、固体電解質層上に、薄い金属層２４０（好ましくは、銅または銀）を形成する。エネルギー励起プロセス（例えば、フォト拡散および／またはサーマル加熱）によって、金属イオンを、金属層２４０から固体電解質２３０へと駆動し、固体電解質層、すなわち、ＣＢＲＡＭセルの電気抵抗を設定する。
金属イオンを、欠陥形成により多孔質になっている固体電解質層２３０へ駆動する代わりに、金属イオンを、早くも固体電解質材料堆積と同時に導入し、固体電解質メモリー素子の抵抗を設定してもよい。全てのイオンが固体電解質層に注入拡散されなかった場合は、形成される金属層２４０を、固体電解質メモリー素子の第２電極層として使用してもよい。もしくは、他の金属層を、第２電極（好ましくは、溶出性アノード電極）として形成することも考えられる。この場合は、同じく銀または銅を層材料として使用することが好ましい。最後に、図２Ｇに示すように、金属接触層２５０を、第２アノード電極上に形成する。
したがって、本発明は、大量生産に適した、すなわち、高い再現性と広い範囲にわたる良好な層均一性とを有している方法、例えばシリコン平坦化技術で知られている層製造方法（スパッタリング、ＣＶＤ堆積、ＡＬＤ堆積など）によって製造できるＣＢＲＡＭセルを提供する。さらに、同時に、固体電解質層を製造するプロセス中に所望の欠陥を形成することにより、マトリックス中の欠陥密度が高くなり、それゆえ、層の多孔性が高くなる。このことにより、固体電解質材料中のイオン移動度が高くなり、それゆえ、ＣＢＲＡＭセルのスイッチング速度が高くなる。
一実施形態では、固体電解質マトリックスにおける欠陥形成を、被覆作業中に、さらなる欠陥形成プロセスによって、または、実際の堆積作業後に、さらなる欠陥形成プロセスによって行う。この手順では、高い層品質とともに際立ったイオン移動度値を有する固体電解質層を、シリコン技術で知られているプロセスを実施するときに簡単に製造することができる。
さらに、固体電解質マトリックスの欠陥形成プロセスは、粒子照射によって、好ましくはイオン照射によって行うことができる。高エネルギーイオンの照射は、固体電解質マトリックスにおいて衝突カスケードを生成する。この固体電解質マトリックスは、数ピコ秒以内でアニールする。しかしながら、固体電解質材料の欠陥密度が高くなり、その結果、低い電気パルス高に対して短いスイッチング時間を有する固体電解質材料、すなわち、ＣＢＲＡＭセル中のイオンの移動度の値が最大となる。固体電解質層がイオン誘発欠陥を有するＣＢＲＡＭセルでは、書き込み動作および消去動作のためのスイッチング速度をナノ秒域にすることができる。この場合、有利なイオン照射量は、１０１４／ｃｍ２を上回るものであり、より好ましくは、１０１５／ｃｍ２を上回るものであり、ホウ素、砒素、リンなどのアクティブイオン、または、窒素、酸素、希ガスなどのパッシブイオンを使用することができる。この場合、イオンの浸透度を制限すると共に、衝突カスケードプロセスを達成するために有利なエネルギー値は、１ｋｅＶと１５０ｋｅＶとの間である。多孔性が最大である、すなわち、イオン移動度が最大である固体電解質層を、このような最適化されたイオン照射によって得ることができる。
さらに、欠陥形成プロセスは、熱またはレーザー処理工程によって補助されてもよい。その結果、欠陥密度の高い、イオン移動度の改善された、欠陥密度の高い固体電解質マトリックス中に非晶質構造またはナノ結晶構造を得ることができる。
さらに、金属イオンを駆動して固体電解質層に入れることは、固体電解質マトリックス中に所望の欠陥形成を有する固体電解質層によって第１電極を被覆した後に行ってもよい。この手順では、欠陥密度、金属イオンの溶解度、および、固体電解質層のマイクロ構造は、非常に正確に、かつ、再現可能なように確立できる。
大量生産に適した固体電解質層を有するＣＢＲＡＭの製造を達成するために、固体電解質層を、スパッタリングプロセス、ＣＶＤプロセス、または、ＡＬＤプロセスによって第１電極上に形成してもよい。シリコン技術で知られているこれらの被覆方法を使用することにより、標準的なメモリー技術で知られている、検査され、試験された方法を、ＣＢＲＡＭセルの製造にも使用することが可能となる。
本発明の固体電解質メモリー素子を有するＣＢＲＡＭセルの構造の一例を回路符号表記法で概略的に示す図である。 本発明の固体電解質メモリー素子を製造するための一実施形態を概略的に示す図である。 本発明の固体電解質メモリー素子を製造するための一実施形態を概略的に示す図である。 本発明の固体電解質メモリー素子を製造するための一実施形態を概略的に示す図である。 本発明の固体電解質メモリー素子を製造するための一実施形態を概略的に示す図である。 本発明の固体電解質メモリー素子を製造するための一実施形態を概略的に示す図である。 本発明の固体電解質メモリー素子を製造するための一実施形態を概略的に示す図である。 本発明の固体電解質メモリー素子を製造するための一実施形態を概略的に示す図である。

Claims (52)

  1. 第１電極を設ける工程と、
    上記第１電極に、固体電解質層を被覆し、固体電解質マトリックスに所望の欠陥を形成する工程と、
    上記固体電解質層上に、第２電極を形成する工程とを含む、固体電解質メモリー素子の製造方法。
  2. 上記被覆作業中に、上記固体電解質マトリックスにおける上記所望の欠陥形成を、さらなる欠陥形成プロセスによって行う、請求項１に記載の方法。
  3. 上記被覆作業後に、上記固体電解質マトリックスにおける上記所望の欠陥形成を、さらなる欠陥形成プロセスによって行う、請求項１に記載の方法。
  4. 上記固体電解質マトリックスにおける上記所望の欠陥形成を、粒子照射によって行う、請求項１に記載の方法。
  5. 上記固体電解質マトリックスにおける上記所望の欠陥形成を、イオン照射によって行う、請求項１に記載の方法。
  6. 上記イオン照射を、１０１４／ｃｍ２を上回る、好ましくは１０１５／ｃｍ２を上回る照射量で行う、請求項５に記載の方法。
  7. 上記イオン照射を、１０１５／ｃｍ２を上回る照射量で行う、請求項５に記載の方法。
  8. 上記イオン照射に、ホウ素、砒素、酸素、リンなどのアクティブイオン、または、窒素、希ガスなどのパッシブイオンを使用する、請求項５に記載の方法。
  9. 上記イオン照射に、窒素、希ガスなどのパッシブイオンを使用する、請求項５に記載の方法。
  10. 上記イオン照射を、１ｋｅＶと１５０ｋｅＶとの間のエネルギー値で行う、請求項５に記載の方法。
  11. 上記粒子照射により、好ましくは少なくとも部分的に結晶性の固体電解質層において、１０−８を上回る空格子点集合を生成する、請求項４に記載の方法。
  12. 上記粒子照射により、固体電解質層において、直径が少なくとも１ｎｍの空格子点集合を有する多孔性マイクロ構造を生成する、請求項４に記載の方法。
  13. 上記第１電極に、固体電解質層を被覆し、固体電解質マトリックスに所望の欠陥を形成した後に、さらに熱処理工程を行う、請求項１に記載の方法。
  14. 上記第１電極に、固体電解質層を被覆し、固体電解質マトリックスに所望の欠陥を形成する間に、さらに熱処理工程を行う、請求項１に記載の方法。
  15. 上記第１電極に、固体電解質層を被覆し、固体電解質マトリックスに所望の欠陥を形成した後に、さらにレーザー処理工程を行う、請求項１に記載の方法。
  16. 上記第１電極に、固体電解質層を被覆し、固体電解質マトリックスに所望の欠陥を形成する間に、さらにレーザー処理工程を行う、請求項１に記載の方法。
  17. 上記第１電極に、固体電解質層を被覆し、固体電解質マトリックスに所望の欠陥を形成した後に、金属イオンを駆動して上記固体電解質層に入れる、請求項１に記載の方法。
  18. 上記第１電極に、固体電解質層を被覆するために、スパッタリングプロセスを使用する、請求項１に記載の方法。
  19. 上記第１電極に、固体電解質層を被覆するために、ＣＶＤプロセスを使用する、請求項１に記載の方法。
  20. 上記第１電極に、固体電解質層を被覆するために、ＡＬＤプロセスを使用する、請求項１に記載の方法。
  21. 第１電極を設ける工程と、
    上記第１電極に、固体電解質層を被覆し、少なくとも部分的に結晶性の固体電解質材料に所望の欠陥を形成する工程と、
    上記固体電解質層上に、第２電極を形成する工程とを含む、固体電解質メモリー素子の製造方法。
  22. 上記被覆作業中に、上記固体電解質材料における上記所望の欠陥形成を、欠陥形成プロセスによって行う、請求項２１に記載の方法。
  23. 上記被覆作業後に、上記固体電解質材料における上記所望の欠陥形成を、欠陥形成プロセスによって行う、請求項２１に記載の方法。
  24. 上記固体電解質材料における上記所望の欠陥形成を、粒子照射によって行う、請求項２１に記載の方法。
  25. 上記固体電解質材料における上記所望の欠陥形成を、イオン照射によって行う、請求項２１に記載の方法。
  26. イオン照射を、１０１４／ｃｍ２を上回る照射量で行う、請求項２５に記載の方法。
  27. 上記イオン照射を、１０１５／ｃｍ２を上回る照射量で行う、請求項２５に記載の方法。
  28. 上記イオン照射に、ホウ素、砒素、酸素、リンなどのアクティブイオンを使用する、請求項２５に記載の方法。
  29. 上記イオン照射に、窒素、希ガスなどのパッシブイオンを使用する、請求項２５に記載の方法。
  30. 上記イオン照射を、１ｋｅＶと１５０ｋｅＶとの間のエネルギー値で行う、請求項２５に記載の方法。
  31. 上記粒子照射により、少なくとも部分的に結晶性の固体電解質材料において、１０−８を上回る空格子点集合を生成する、請求項２４に記載の方法。
  32. 上記粒子照射により、固体電解質材料において、直径が少なくとも１ｎｍの空格子点集合を有する多孔性マイクロ構造を生成する、請求項２４に記載の方法。
  33. 上記第１電極に、固体電解質層を被覆し、固体電解質材料に所望の欠陥を形成した後に、さらに熱処理工程を行う、請求項２１に記載の方法。
  34. 上記第１電極に、固体電解質層を被覆し、固体電解質材料に所望の欠陥を形成する間に、さらに熱処理工程を行う、請求項２１に記載の方法。
  35. 上記第１電極に、固体電解質層を被覆し、固体電解質材料に所望の欠陥を形成した後に、さらにレーザー処理工程を行う、請求項２１に記載の方法。
  36. 上記第１電極に、固体電解質層を被覆し、固体電解質材料に所望の欠陥を形成する間に、さらにレーザー処理工程を行う、請求項２１に記載の方法。
  37. 上記第１電極に、固体電解質層を被覆し、固体電解質材料に所望の欠陥を形成した後に、金属イオンを駆動して上記固体電解質層に入れる、請求項２１に記載の方法。
  38. 上記第１電極に、固体電解質層を被覆するために、スパッタリングプロセスを使用する、請求項２１に記載の方法。
  39. 上記第１電極に、固体電解質層を被覆するために、ＣＶＤプロセスを使用する、請求項２１に記載の方法。
  40. 上記第１電極に、固体電解質層を被覆するために、ＡＬＤプロセスを使用する、請求項２１に記載の方法。
  41. 不溶性カソード電極、
    溶出性アノード電極、および、
    不溶性カソード電極と溶出性アノード電極との間の固体電解質層を備え、
    上記固体電解質層は、欠陥部位を有する固体電解質マトリックスを備えている、固体電解質メモリー素子。
  42. 上記固体電極層は、カルコゲン含有化合物を含む、請求項４１に記載の固体電解質メモリー素子。
  43. 上記固体電解質層は、酸化物を含む、請求項４１に記載の固体電解質メモリー素子。
  44. 上記溶出性アノード電極は、Ｃｕを含む、請求項４１に記載の固体電解質メモリー素子。
  45. 上記溶出性アノード電極は、Ａｇを含む、請求項４１に記載の固体電解質メモリー素子。
  46. 上記固体電解質層における空格子点集合は、１０−８を上回る、請求項４１に記載の固体電解質メモリー素子。
  47. 不溶性カソード電極、
    溶出性アノード電極、および、
    上記不溶性カソード電極と溶出性アノード電極との間の固体電解質層を備え、
    上記固体電解質層は、少なくとも部分的に結晶性の、欠陥部位を有する固体電解質マトリックスを備えている、固体電解質メモリー素子。
  48. 上記少なくとも部分的に結晶性の固体電解質層は、カルコゲン含有化合物を含む、請求項４７に記載野固体電解質メモリー素子。
  49. 上記少なくとも部分的に結晶性の固体電解質層は、酸化物を含む請求項４７に記載の固体電解質メモリー素子。
  50. 上記溶出性アノード電極は、Ｃｕを含む、請求項４７に記載の固体電解質メモリー素子。
  51. 上記溶出性アノード電極は、Ａｇを含む、請求項４７に記載の固体電解質メモリー素子。
  52. 上記固体電解質層における上記空格子点集合は、１０−８を上回る、請求項４７に記載の固体電解質メモリー素子。
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