JPS59136966A - 電子マトリクスアレイの製法 - Google Patents
電子マトリクスアレイの製法Info
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- JPS59136966A JPS59136966A JP59006237A JP623784A JPS59136966A JP S59136966 A JPS59136966 A JP S59136966A JP 59006237 A JP59006237 A JP 59006237A JP 623784 A JP623784 A JP 623784A JP S59136966 A JPS59136966 A JP S59136966A
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- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
木イト明は主として電子マトリクスアレイ及びその製法
、及びこれらのアレイの並列プレプログラミング又ハフ
イールドプログラミングを行なう方法に係る。本発明は
、さらに、改良されたプレプログラムドリードオンリー
メモリ（ＲＯ，Ｍ）７”バイス、電子的に」替可能なプ
ログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）デ
バイス、プログラマブルリードオンリーメモリ（Ｆ Ｒ
ＯＭ ）デバイス、フィールドプログラマブル・ロジッ
クアレイ及び平面パネルディスプレイ等の分布ダイオー
ド・マトリクスアレイを用いると分ｔＨｔｉとアトレジ
／グとが容易に行なわれるデバイスに関する。本発明は
、これらの構造を、必要外側合効率良く容易にプレプロ
グラム又はフィールドプログラムし得ると共に、従来技
術によるアレイと比べて実質的に高い充填Ｗ１′度と、
少ない処理ステップと、かつ小さなリソグラフィ制御誤
差とで作ることを可能にするものである。本発明によっ
て、これらの構造を並列プログラムすることができ、ま
た、従来よシもずっと大きい基板に作ることができるの
でデータ記憶、論理演算又は平面パネルディスプレイの
面積を実質的に増大させることができるという点が非常
に正夢である。本発明によるダイオードマトリクスは、
大面積基板にデΔ？ジットされたシリコンの如きアモル
ファス合金から作られる。この点に関しては、米国特許
第４，２１７，３７４号スタンフォードＲ，オプシンス
キーとマサヅグ・イズ「結晶半導体と同等々アモルファ
ス半導体（Ａｍｏｒｐｈｏｕｓ Ｓｅｍ１ｅｏｖｄｕｃ
ｔｏｒｓ Ｅｑｕｌｖａｌｅｎｔ ｔ。
、及びこれらのアレイの並列プレプログラミング又ハフ
イールドプログラミングを行なう方法に係る。本発明は
、さらに、改良されたプレプログラムドリードオンリー
メモリ（ＲＯ，Ｍ）７”バイス、電子的に」替可能なプ
ログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）デ
バイス、プログラマブルリードオンリーメモリ（Ｆ Ｒ
ＯＭ ）デバイス、フィールドプログラマブル・ロジッ
クアレイ及び平面パネルディスプレイ等の分布ダイオー
ド・マトリクスアレイを用いると分ｔＨｔｉとアトレジ
／グとが容易に行なわれるデバイスに関する。本発明は
、これらの構造を、必要外側合効率良く容易にプレプロ
グラム又はフィールドプログラムし得ると共に、従来技
術によるアレイと比べて実質的に高い充填Ｗ１′度と、
少ない処理ステップと、かつ小さなリソグラフィ制御誤
差とで作ることを可能にするものである。本発明によっ
て、これらの構造を並列プログラムすることができ、ま
た、従来よシもずっと大きい基板に作ることができるの
でデータ記憶、論理演算又は平面パネルディスプレイの
面積を実質的に増大させることができるという点が非常
に正夢である。本発明によるダイオードマトリクスは、
大面積基板にデΔ？ジットされたシリコンの如きアモル
ファス合金から作られる。この点に関しては、米国特許
第４，２１７，３７４号スタンフォードＲ，オプシンス
キーとマサヅグ・イズ「結晶半導体と同等々アモルファ
ス半導体（Ａｍｏｒｐｈｏｕｓ Ｓｅｍ１ｅｏｖｄｕｃ
ｔｏｒｓ Ｅｑｕｌｖａｌｅｎｔ ｔ。
Ｃｒｙｓｔａｌｌｉｎｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
ｓ） Ｊ及び同じ表題の米国特許第４，２２６．８９８
号Ｒ，オプシンスキーとアラン・マダン、における開示
を参照することができる。これらの特許は、本発明方法
で利用し得る合金及びその製法を開示している。
ｓ） Ｊ及び同じ表題の米国特許第４，２２６．８９８
号Ｒ，オプシンスキーとアラン・マダン、における開示
を参照することができる。これらの特許は、本発明方法
で利用し得る合金及びその製法を開示している。
シリコンは、巨大な結晶半導体産業の基盤であυ、現在
生産されているほぼ全ての商柴用年枦回路に用いられて
いる材料である。結晶半導体技術は商柴的水準に達する
と現在の巨大な半導体デバイス製造産業の基礎になった
。これは、科学者が実質的に欠陥のないケ゛ルマニウム
結晶及び特にシリコン結晶を成長させ、次にそれを、ｐ
型及びｎ型伝導ｆＩ緘をもつ外因性物質に変換すること
ができるようになったことによる。これは、この結晶質
材料にｐｐｍオーダのドナー（、）又はアクセプタ（ｐ
）全拡散させることによって行われた。これらのドー・
ヤント物質は実質的に純粋な結晶質羽料に置換形不純物
として導入されてその宜気伝導度を高め、そのｆ、樽形
をｐ型あるいはｎ型となるようにコントロールする。
生産されているほぼ全ての商柴用年枦回路に用いられて
いる材料である。結晶半導体技術は商柴的水準に達する
と現在の巨大な半導体デバイス製造産業の基礎になった
。これは、科学者が実質的に欠陥のないケ゛ルマニウム
結晶及び特にシリコン結晶を成長させ、次にそれを、ｐ
型及びｎ型伝導ｆＩ緘をもつ外因性物質に変換すること
ができるようになったことによる。これは、この結晶質
材料にｐｐｍオーダのドナー（、）又はアクセプタ（ｐ
）全拡散させることによって行われた。これらのドー・
ヤント物質は実質的に純粋な結晶質羽料に置換形不純物
として導入されてその宜気伝導度を高め、そのｆ、樽形
をｐ型あるいはｎ型となるようにコントロールする。
ｐ−ｎ接合結晶を作る半導体製造工程は、きわめて複り
１（−な、時間のかかる、高価な手順と、高い処理ｉ＠
度を必要とする。そのため、整が１．その他の電流制往
１デバイスに用いられるこれらの結晶質材料は、非常に
注意深く制御された条件の下で、細部のシリコン又はケ
゛ルマニウム単結晶を成長させ、ｐ−ｎル１合が必要と
される場合はこの単結晶にきわめて少計の臨界餡のドー
パントをドープすることによって生産され谷。この結晶
成長工程では比較的小さい結晶ウェーハが作られ、そこ
に年積回路が形成される。
１（−な、時間のかかる、高価な手順と、高い処理ｉ＠
度を必要とする。そのため、整が１．その他の電流制往
１デバイスに用いられるこれらの結晶質材料は、非常に
注意深く制御された条件の下で、細部のシリコン又はケ
゛ルマニウム単結晶を成長させ、ｐ−ｎル１合が必要と
される場合はこの単結晶にきわめて少計の臨界餡のドー
パントをドープすることによって生産され谷。この結晶
成長工程では比較的小さい結晶ウェーハが作られ、そこ
に年積回路が形成される。
従来の結晶集積回路技術に於ては、結晶ウェーハの面積
が小さいので、これらのウェーハ上に形成することが可
能な集積回路のサイズが限られている。大きい面積を必
要とする用途、たとえばディスプレイ技術における用途
では、所要又は所望の大きさの面積の結晶ウェーハを製
造できない。
が小さいので、これらのウェーハ上に形成することが可
能な集積回路のサイズが限られている。大きい面積を必
要とする用途、たとえばディスプレイ技術における用途
では、所要又は所望の大きさの面積の結晶ウェーハを製
造できない。
デバイスは、少くとも部分的には、ｐ−又はｎ型ドーノ
ントを基板に拡散させて作られる。さらに、各デバイス
は基板に拡散される分離チャンネルの間で作られ、メタ
ライゼーションの各レベルで水平方向で離間した導体に
よって相互接続される。
ントを基板に拡散させて作られる。さらに、各デバイス
は基板に拡散される分離チャンネルの間で作られ、メタ
ライゼーションの各レベルで水平方向で離間した導体に
よって相互接続される。
したがって拡散接合部の下に導体をつけることができな
いので、シリコン・ウェーハ表面での充填密度（ウェー
ハ表面の単位面積車シのデバイスの数）は、限られてし
まう。必要なリソグラフィ一工程が多いのでコストが上
り、収率は低下する。
いので、シリコン・ウェーハ表面での充填密度（ウェー
ハ表面の単位面積車シのデバイスの数）は、限られてし
まう。必要なリソグラフィ一工程が多いのでコストが上
り、収率は低下する。
さらに、セルのサイズは各デバイスのコストと指数関数
的に関係しているので、充填密度はきわめて重要である
。
的に関係しているので、充填密度はきわめて重要である
。
要するに、結晶シリコンの整流器及び集積回路＋１η造
は、結晶ウェーハ上で水平方向に設けられること、多触
の処理及び位置合せステップを順次行なうこと、及び多
１）の羽村と高い処理温度とを使用することを必要とし
、比較的小さい面積のウェーハにしか作ることができず
、生産に時間と費用がかかるものである。アモルファス
シリコンによるデバイスは、結晶シリコンの上記の欠点
をなくすことができる。アモルファスシリコンハ、結晶
シリコンよシも容易に、低い温度で、かつ大きい面積で
作ることができる。
は、結晶ウェーハ上で水平方向に設けられること、多触
の処理及び位置合せステップを順次行なうこと、及び多
１）の羽村と高い処理温度とを使用することを必要とし
、比較的小さい面積のウェーハにしか作ることができず
、生産に時間と費用がかかるものである。アモルファス
シリコンによるデバイスは、結晶シリコンの上記の欠点
をなくすことができる。アモルファスシリコンハ、結晶
シリコンよシも容易に、低い温度で、かつ大きい面積で
作ることができる。
そのため、アモルファス半導体合金又は膜を容易にデポ
ジットして、比較的大きい面積（望むなら、デバ？ジシ
ョン装豹′のサイズのみによって限定される）の脱ヲ作
り、それにドープしてｐ−型及びｎ−型物質を作り、結
晶半導体で作られたものに比べてコスト及び／又は動作
の面で侵れているｐ −ｎ伝合館流器やデバイスを作る
というプロセスの開発に相当な努力が払われてきた。長
年の間、この努力は実質的な成果を上げられなかった。
ジットして、比較的大きい面積（望むなら、デバ？ジシ
ョン装豹′のサイズのみによって限定される）の脱ヲ作
り、それにドープしてｐ−型及びｎ−型物質を作り、結
晶半導体で作られたものに比べてコスト及び／又は動作
の面で侵れているｐ −ｎ伝合館流器やデバイスを作る
というプロセスの開発に相当な努力が払われてきた。長
年の間、この努力は実質的な成果を上げられなかった。
アモルファス・シリコン又はダルマニウム（第１Ｖ族元
累）膜は、通常、四重配位であシ（ｆｏｕｒ ｆｏｌｄ
ｃｏｏｒｄｉｎａｔｅｄ） 、ミクロディトやダング
リングプントその他の欠陥があって、そのエネルギー・
ギャップには局在憔位が高密度で存在することが分った
。アモルファスシリコン半導体膜のエネルギー・ギャッ
プに高密度の局在漁位が存在する結Ｗ１この膜にドープ
その他の仕方で手を加えて伝導帯又は価電子帯の近くに
フェルミ漁位を移動させることがうまくゆかず、ｐ−ｎ
接合整流器その仲の電流制御デ・ぐイスを作るという目
的に適さ々かった。
累）膜は、通常、四重配位であシ（ｆｏｕｒ ｆｏｌｄ
ｃｏｏｒｄｉｎａｔｅｄ） 、ミクロディトやダング
リングプントその他の欠陥があって、そのエネルギー・
ギャップには局在憔位が高密度で存在することが分った
。アモルファスシリコン半導体膜のエネルギー・ギャッ
プに高密度の局在漁位が存在する結Ｗ１この膜にドープ
その他の仕方で手を加えて伝導帯又は価電子帯の近くに
フェルミ漁位を移動させることがうまくゆかず、ｐ−ｎ
接合整流器その仲の電流制御デ・ぐイスを作るという目
的に適さ々かった。
アモルファス・シリコン又はダルマニウムに関連した上
Ｂｅの峠点をなくそうとして、Ｗ、Ｅ・ スペアとＰ、
Ｇ、ルコンパー、ダンディー大学カーネギ−物理学研
究所、ダンディ−、スコツトランド。
Ｂｅの峠点をなくそうとして、Ｗ、Ｅ・ スペアとＰ、
Ｇ、ルコンパー、ダンディー大学カーネギ−物理学研
究所、ダンディ−、スコツトランド。
は、「アモルファス・シリコンの置換ドーピング（８ｕ
ｂｓｔｉｔｕｔｉｏｎａｌ Ｄｏｐｌｎｇ ｏｆ Ａｍ
ｏｒｐｈｏ＋」ｓ ５ｉｌｉｃｏｎ）Ｊに関していくつ
かの研究を行って、５ｏｌｉｄ ＳｔａｔｅＣｏｍｍｕ
ｎｉｃａｔｌｏｎ＋ Ｖｏｌ １’Ｌ ｐｐ １１９３
−１１９６＋１９７５゜に論文として報告した。この研
究は、アモルファス・シリコン又はゲルマニウムのエネ
ルギー −キャップの局在準位を減らして真性結晶シリ
コン又はゲルマニウムにもっと近いものにし、結晶質利
刺にドープする場合同枳適笛ガドーパントで＃換的にド
ープして外因性のｐ型又はｎ型伝導形のものにすること
を目的としていた。
ｂｓｔｉｔｕｔｉｏｎａｌ Ｄｏｐｌｎｇ ｏｆ Ａｍ
ｏｒｐｈｏ＋」ｓ ５ｉｌｉｃｏｎ）Ｊに関していくつ
かの研究を行って、５ｏｌｉｄ ＳｔａｔｅＣｏｍｍｕ
ｎｉｃａｔｌｏｎ＋ Ｖｏｌ １’Ｌ ｐｐ １１９３
−１１９６＋１９７５゜に論文として報告した。この研
究は、アモルファス・シリコン又はゲルマニウムのエネ
ルギー −キャップの局在準位を減らして真性結晶シリ
コン又はゲルマニウムにもっと近いものにし、結晶質利
刺にドープする場合同枳適笛ガドーパントで＃換的にド
ープして外因性のｐ型又はｎ型伝導形のものにすること
を目的としていた。
局在準位の減少は、シラン（ＳＩＨ４）ガスを反応チー
−ブに通し、そこでガスｆｃｒ、ｆ、グロー放ｉｔで分
解して基板温度約５００−６００°Ｋ（２２７−３２７
℃）で基板にデポジットさせるというアモルファスシリ
コン膜のグロー放電デポジションによって達成された。
−ブに通し、そこでガスｆｃｒ、ｆ、グロー放ｉｔで分
解して基板温度約５００−６００°Ｋ（２２７−３２７
℃）で基板にデポジットさせるというアモルファスシリ
コン膜のグロー放電デポジションによって達成された。
こうして基板にデポジットされた物質は、シリコンと水
素から成る７ｉ［アモルファスｒ４１．ｆＪであった。
素から成る７ｉ［アモルファスｒ４１．ｆＪであった。
ドープされたアモルファス物質を作るには、ｎ型伝導形
の場合はホスフィン（ＰＨ，）ガス、ｐ型缶樽形の場合
はジー？ラン（Ｂ２Ｈ６）ガスをシラン・ガスに混ぜて
、同じ操作条件でグロー放電反応チー−ブに通した。用
いたドーノ？ントの気体濃度は、約５Ｘ１０−６から１
０−２容易部の間であった。こうしてデポジットされた
物質は、置拗的な燐又はホウ素ドーパントを含むと考え
られ、外因性のｎ型又はｐ型缶樽形である ゛こ
とが示された。
の場合はホスフィン（ＰＨ，）ガス、ｐ型缶樽形の場合
はジー？ラン（Ｂ２Ｈ６）ガスをシラン・ガスに混ぜて
、同じ操作条件でグロー放電反応チー−ブに通した。用
いたドーノ？ントの気体濃度は、約５Ｘ１０−６から１
０−２容易部の間であった。こうしてデポジットされた
物質は、置拗的な燐又はホウ素ドーパントを含むと考え
られ、外因性のｎ型又はｐ型缶樽形である ゛こ
とが示された。
これらの研究者には当時分っていなかったが、他の人た
ちの研究によって現在では、シランの中の水素はある最
適の温度でグロー放電デポジションのときにシリコンの
ダングリングボンドの多くと結合して、エネルギー・ギ
ャップの局在準位の密度を実質的に減少させ、アモルフ
ァス材料の電子的性質を、対応する結晶質材料に近いも
のにするという目的に役立っていることが分っている。
ちの研究によって現在では、シランの中の水素はある最
適の温度でグロー放電デポジションのときにシリコンの
ダングリングボンドの多くと結合して、エネルギー・ギ
ャップの局在準位の密度を実質的に減少させ、アモルフ
ァス材料の電子的性質を、対応する結晶質材料に近いも
のにするという目的に役立っていることが分っている。
エネルギー・ギャップの局在準位密度を著しく減少させ
、優れた電子的性質をもつ大幅に改良さレタアモルファ
ス・シリコン合金のグロー放電による製法は、米国特許
第４，２２６，８９８号、「結晶半導体と同等なアモル
ファス半導体 （Ａｍｏｒｐｈｏｕｓ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ＋
ｓ Ｅｑｕｌｖａｌｅｎｔ Ｔ。
、優れた電子的性質をもつ大幅に改良さレタアモルファ
ス・シリコン合金のグロー放電による製法は、米国特許
第４，２２６，８９８号、「結晶半導体と同等なアモル
ファス半導体 （Ａｍｏｒｐｈｏｕｓ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ＋
ｓ Ｅｑｕｌｖａｌｅｎｔ Ｔ。
Ｃｒｙｓｔａｌｌ（ｎｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
ｓ） Ｊスタンフォード■も、オプシンスキーとアラン
・マダンｒ ＩｇＦ許日１９８０年１０月７日、に詳し
く記述されており、また類９１デＩノションによる製法
は同じ表題の米国特γ■第４，２１７，３７４号、スタ
ンフォードＲ。
ｓ） Ｊスタンフォード■も、オプシンスキーとアラン
・マダンｒ ＩｇＦ許日１９８０年１０月７日、に詳し
く記述されており、また類９１デＩノションによる製法
は同じ表題の米国特γ■第４，２１７，３７４号、スタ
ンフォードＲ。
オプシンスキーとマザラグ・イズ、特許日１９８０年８
月１２日、に詳しく記述されている。これらの特許で（
」８示されている方法では、アモルファス半導体合金中
の局在準位密度を実質的に減少させるために弗素が導入
される。弗素原子はサイズが小さくて容易にアモルファ
ス・ボディに導入できるので、活性化した弗素はアモル
ファス・ボディに容易に拡散してその中のアモルファス
シリコンと結合して局在準位密度を実質的に減少させる
。
月１２日、に詳しく記述されている。これらの特許で（
」８示されている方法では、アモルファス半導体合金中
の局在準位密度を実質的に減少させるために弗素が導入
される。弗素原子はサイズが小さくて容易にアモルファ
ス・ボディに導入できるので、活性化した弗素はアモル
ファス・ボディに容易に拡散してその中のアモルファス
シリコンと結合して局在準位密度を実質的に減少させる
。
弗素は、シリコンのダングリングボンドと結合して、弾
力的な結合角の部分的にイオン性と考えられる安定な結
合を作り、その結果水素その仙の補償又は変形作用物質
に比べてより安定かつ効率的な補償又は変形が得られる
。弗素があることで、水素にはいくつかの結合の選択が
可能になるので、水素をもっと望ましい仕方で利用する
ととによって弗素はシリコン及び水素と好ましい形で結
合する。弗素がないと、水素は物質中で望ましい仕方で
結合できず、バンド・ギャップに余分左欠陥準位を生じ
たシ、物質自体に欠陥を生じたシする。
力的な結合角の部分的にイオン性と考えられる安定な結
合を作り、その結果水素その仙の補償又は変形作用物質
に比べてより安定かつ効率的な補償又は変形が得られる
。弗素があることで、水素にはいくつかの結合の選択が
可能になるので、水素をもっと望ましい仕方で利用する
ととによって弗素はシリコン及び水素と好ましい形で結
合する。弗素がないと、水素は物質中で望ましい仕方で
結合できず、バンド・ギャップに余分左欠陥準位を生じ
たシ、物質自体に欠陥を生じたシする。
したがって、弗素は単独で用いても水素といっしょに用
いても、その高い反応性、化学納会の特異性、及び高い
電気陰性度により、水素よ）も効率的な補償又は変形元
素であると考えられる。
いても、その高い反応性、化学納会の特異性、及び高い
電気陰性度により、水素よ）も効率的な補償又は変形元
素であると考えられる。
以下余白
たとえｄ：、補償は、弗素単独でも水素との組合せであ
っても、この元素を非常に少−Ｄ（ブことえはｌ原子パ
ーセントの細分の１か）加えて達成できる。しかし、ん
゛も望ましい形で用いられるときの弗累及Ｏ・水素の上
ｔはこのような小さなパーセンテージよりずっと多く、
シリコン−水素−弗素合金を形成するほどのｔ（である
。合金を作るほどの弗素及Ｏ’７Ｊ＼素の知というのは
、たとえはｌ乃至５・ぐ−セントリ上という範囲である
。こうして作られる合金は、グングリングボンドその他
の欠陥準位の単なる中和によるものと比べて、エネルギ
ーギヤラグの欠陥準位の密度が但く々ると考えられでい
る。
っても、この元素を非常に少−Ｄ（ブことえはｌ原子パ
ーセントの細分の１か）加えて達成できる。しかし、ん
゛も望ましい形で用いられるときの弗累及Ｏ・水素の上
ｔはこのような小さなパーセンテージよりずっと多く、
シリコン−水素−弗素合金を形成するほどのｔ（である
。合金を作るほどの弗素及Ｏ’７Ｊ＼素の知というのは
、たとえはｌ乃至５・ぐ−セントリ上という範囲である
。こうして作られる合金は、グングリングボンドその他
の欠陥準位の単なる中和によるものと比べて、エネルギ
ーギヤラグの欠陥準位の密度が但く々ると考えられでい
る。
こね１でに、グイメートなどのｋ１５ｉｉ’、タイプ０
のデバイスに用いるいろいろな牛導体材相が、結晶牛嗜
体もアモルファス半導体も含めて、提案されている。以
下で詳しく説明するように、本発明の分布ダイオードプ
レイは、シリコンを含むアモルファス合金から作られる
。本発明の分布ダイオードプレイー１、本発明のＲＯＭ
、 ＥＥＰＲＯＭ及びＦＲＯＭデバイスにも、壕だ本
発明のフィールドプログラマブルアレイや平面パネルデ
ィスプレイにも使用できる。
のデバイスに用いるいろいろな牛導体材相が、結晶牛嗜
体もアモルファス半導体も含めて、提案されている。以
下で詳しく説明するように、本発明の分布ダイオードプ
レイは、シリコンを含むアモルファス合金から作られる
。本発明の分布ダイオードプレイー１、本発明のＲＯＭ
、 ＥＥＰＲＯＭ及びＦＲＯＭデバイスにも、壕だ本
発明のフィールドプログラマブルアレイや平面パネルデ
ィスプレイにも使用できる。
これまでにいろいろなメモリ・システムが提案されてお
シ、それらはいくつかのタイプに分けられる。１つのタ
イプはシリアル（直列）タイプで、メモリ・システムの
中の情報が直列順序で取出されるものである。このタイ
プでは、メモリ内の特定の情報ビットを読出す読出時間
は、それがメモリの中のどこにあるかに依存する。その
ためメモリから情報を取出すのに長い読出時間がかかる
。
シ、それらはいくつかのタイプに分けられる。１つのタ
イプはシリアル（直列）タイプで、メモリ・システムの
中の情報が直列順序で取出されるものである。このタイ
プでは、メモリ内の特定の情報ビットを読出す読出時間
は、それがメモリの中のどこにあるかに依存する。その
ためメモリから情報を取出すのに長い読出時間がかかる
。
このタイプのメモリ・システムとしては、磁気チー７’
や磁気ディスクがアリ、いわゆるフロッピーディスクや
磁気“パズルメモリ”デバイスもこれに含まれる。“バ
ブル″タイツのメモリに於ける情報貯蔵は、メモリ・シ
ステムのザイズとコストを小さくし高い記録密度を与え
る、すなわち、情報ビットを貯える隣接メモリ領域−１
の距離が小さくなる゛、が、この種の”バブル”システ
ムは、情報の直列読出ししかできず、貯えた悄°報の高
速読出し、ランダム・アクセスかでき々い。
や磁気ディスクがアリ、いわゆるフロッピーディスクや
磁気“パズルメモリ”デバイスもこれに含まれる。“バ
ブル″タイツのメモリに於ける情報貯蔵は、メモリ・シ
ステムのザイズとコストを小さくし高い記録密度を与え
る、すなわち、情報ビットを貯える隣接メモリ領域−１
の距離が小さくなる゛、が、この種の”バブル”システ
ムは、情報の直列読出ししかできず、貯えた悄°報の高
速読出し、ランダム・アクセスかでき々い。
また、これまで、短時間データ貯す、は、Ｘ及びＹ Ｑ
ｌｌ ｉ体の交点にトランジスタ又はキャパシタを宮む
ランタム・アクセス・メモＩＪ （１？ＡＭ ） ｆ’
バイスによって杓われでいる。この朽１のメモリ・デバ
イスは２つの動作状態のどちらかにセットできる。
ｌｌ ｉ体の交点にトランジスタ又はキャパシタを宮む
ランタム・アクセス・メモＩＪ （１？ＡＭ ） ｆ’
バイスによって杓われでいる。この朽１のメモリ・デバ
イスは２つの動作状態のどちらかにセットできる。
このメモリ・デバイスｄ２、かなシ茜い記釘託度を与え
る、ｊなわち、メモリ・ロケーション間の距離を小さく
することかできる。大きな欠点は、この」−リ・のメモ
リー１、ｉじ憶したデータをｋｔｊ’ｔするためには絶
えず重圧をかりてい々ければならないので、持久的でな
いということである。この（・ｊ・の短詩１１４」デー
タ貯）鹸デバイスケ」１、しはしは非持久筒速読出及び
上述メモリ・システムと呼はれる。
る、ｊなわち、メモリ・ロケーション間の距離を小さく
することかできる。大きな欠点は、この」−リ・のメモ
リー１、ｉじ憶したデータをｋｔｊ’ｔするためには絶
えず重圧をかりてい々ければならないので、持久的でな
いということである。この（・ｊ・の短詩１１４」デー
タ貯）鹸デバイスケ」１、しはしは非持久筒速読出及び
上述メモリ・システムと呼はれる。
高速ｍ１出持久メモリ・システｇｉｘ装置葭（ＲＯＭ
）て、これは半導体基板に作られたトランジスタと整流
器とを用い、情報ビットを貯えるのにＸ−Ｙアレイの中
の恒久的に開かれた接点や恒久的に閉じられた接点を用
いる。この脚の反溝システムは、普通、製造時にマスプ
ログラムされ、速い酷し高時間と比較的高い充填又は記
録密度を有し、持久的である。しかし、この鉋のＲＯＭ
システムの明らかな欠点は、貯えるデータは変更できず
、工場に於て組込まなけれはならないということである
。したがって、Ｐ、０Ｍデバイスは、データ・プロセッ
サの基本操作グログラムその他変更されない情報の貯蔵
に関連した用途で注文に合せて製造される。
）て、これは半導体基板に作られたトランジスタと整流
器とを用い、情報ビットを貯えるのにＸ−Ｙアレイの中
の恒久的に開かれた接点や恒久的に閉じられた接点を用
いる。この脚の反溝システムは、普通、製造時にマスプ
ログラムされ、速い酷し高時間と比較的高い充填又は記
録密度を有し、持久的である。しかし、この鉋のＲＯＭ
システムの明らかな欠点は、貯えるデータは変更できず
、工場に於て組込まなけれはならないということである
。したがって、Ｐ、０Ｍデバイスは、データ・プロセッ
サの基本操作グログラムその他変更されない情報の貯蔵
に関連した用途で注文に合せて製造される。
使用されるもう１つのメモリ・システムはプログラマブ
ル固定記憶装置（ｐＲＯＭ ）システムで、これはユー
ザーが１回プログラムすることができ、その状態にずっ
ととどまるものである。ＦＲＯＭシステムは、いったん
プログラムされると同じ′＃態のＲＯＭシステムと全く
同一に動作する。
ル固定記憶装置（ｐＲＯＭ ）システムで、これはユー
ザーが１回プログラムすることができ、その状態にずっ
ととどまるものである。ＦＲＯＭシステムは、いったん
プログラムされると同じ′＃態のＲＯＭシステムと全く
同一に動作する。
最もよく用いられるＦＲＯＭシステムは、導体のＸ−Ｙ
マトリクスの各交点にヒユーズリンクを組込んでいる。
マトリクスの各交点にヒユーズリンクを組込んでいる。
情報の記憶（ロジックｌ又はロジック０）は、与えられ
た所定のノ’？ターンでこのヒユーズ′・リンクをとは
して実現される。このヒユーズ・リンクは、クロスオー
バ導体間に雉直にではなく即結晶基板上で横に伸びてい
る。しだがってこのヒユーズ・リンクは必然的に大きい
面積を必要とする。ヒーーズ・リンクを使用する典型的
メモリ・セル又は領域のｍ］和は、約１乃至１．６ｍ１
１２である。
た所定のノ’？ターンでこのヒユーズ′・リンクをとは
して実現される。このヒユーズ・リンクは、クロスオー
バ導体間に雉直にではなく即結晶基板上で横に伸びてい
る。しだがってこのヒユーズ・リンクは必然的に大きい
面積を必要とする。ヒーーズ・リンクを使用する典型的
メモリ・セル又は領域のｍ］和は、約１乃至１．６ｍ１
１２である。
グログラミングのだめにヒユーズ・リンクをとはすのに
必要な電流は、ヒーーズ・リンクを完全にとはす必披が
あること、及びヒーーズ・リンクの材料の導電率が高い
こと、によシ非常に大きくなる。普通、この屯６ｉｉ、
は５０ミリアンペアで、必要な電力はほぼ２５０乃至４
００ミリワツトである。また、基板にデポジットされた
イ１１１い導体部分は、それを完全にかつプログラムで
きるようにとはすためにＩＪ’−籾密な寸法であること
が歎求される。
必要な電流は、ヒーーズ・リンクを完全にとはす必披が
あること、及びヒーーズ・リンクの材料の導電率が高い
こと、によシ非常に大きくなる。普通、この屯６ｉｉ、
は５０ミリアンペアで、必要な電力はほぼ２５０乃至４
００ミリワツトである。また、基板にデポジットされた
イ１１１い導体部分は、それを完全にかつプログラムで
きるようにとはすためにＩＪ’−籾密な寸法であること
が歎求される。
この点で、このヒユーズ・リンクを製放１するためのフ
ォｌ−ＩＪングラフィ及びエツチング技術は、非常にＭ
くしい許容誤差でこのヒーーズ・リンクを作ることが太
求される。
ォｌ−ＩＪングラフィ及びエツチング技術は、非常にＭ
くしい許容誤差でこのヒーーズ・リンクを作ることが太
求される。
ヒユーズ・リンク型のＦＲＯＭデバイスのもうひとつの
太きなめ１１点は、ヒユーズかとんだ後の小さなギャッ
プは、そのギャップに阪接して残った導体物質が拡散そ
の他によってたまってゆくことによｐ閉じてしまう可能
性があることである。
太きなめ１１点は、ヒユーズかとんだ後の小さなギャッ
プは、そのギャップに阪接して残った導体物質が拡散そ
の他によってたまってゆくことによｐ閉じてしまう可能
性があることである。
ヒーーズ・リンク技術は、また、フィールド・プログラ
マブル・ロジックアレイ、冗長メモリアレイ、ケ゛−ド
アレイ、及びグイス連結（＋Ｈｅ１ｎｔｅｒｃｏｎｎｅ
ｃｔ ）アレイ、にも用いられでいる。
マブル・ロジックアレイ、冗長メモリアレイ、ケ゛−ド
アレイ、及びグイス連結（＋Ｈｅ１ｎｔｅｒｃｏｎｎｅ
ｃｔ ）アレイ、にも用いられでいる。
フィールド・プログラマブル・ロジックアレイは、集積
回路ユーザーに、標準型量産低コストのロジックアレイ
と非常に高価な手作りの注文設計＃を積回路との間の選
択を可能にするものである。これらのアレイによシユー
ザーは、自身の屯定用途に合う低コストの７レイを注文
設計の回路に比べて実質的に安いコストでプログラムす
る−ことができる。
回路ユーザーに、標準型量産低コストのロジックアレイ
と非常に高価な手作りの注文設計＃を積回路との間の選
択を可能にするものである。これらのアレイによシユー
ザーは、自身の屯定用途に合う低コストの７レイを注文
設計の回路に比べて実質的に安いコストでプログラムす
る−ことができる。
これまでに、ＥＥＰＲＯＭ （電子的書替可能なプログ
ラマブル固定記憶装置）デバイスも提案されている。こ
れはメソリ回路の中でメモリ領域又はセルを垂直に配置
し、それがメモリ・マトリクスで上方のＹ軸と下方のＸ
細導体の間で垂直に結合しでいるものである。この柚の
ＥＥＰＲ，０Ｍシステムは、Ｌ録■・１度が比転的高い
。このＡがのＥＥＰＩ迫Ｍは次の／４．１１’ ｉｔの
中で開示されている。
ラマブル固定記憶装置）デバイスも提案されている。こ
れはメソリ回路の中でメモリ領域又はセルを垂直に配置
し、それがメモリ・マトリクスで上方のＹ軸と下方のＸ
細導体の間で垂直に結合しでいるものである。この柚の
ＥＥＰＲ，０Ｍシステムは、Ｌ録■・１度が比転的高い
。このＡがのＥＥＰＩ迫Ｍは次の／４．１１’ ｉｔの
中で開示されている。
米国特許 何許取得者
第３，５７１，８０９号 ネルンン第３，５７
３，７５７乞 アダムメ第３．６２９，８６３
号 ニール第３，６９９，５４３号
ニール第３，８４６．７６７号 コーエン第３
．８８６，５７７号 パラクレー第３，８７
５，５６６月 ヘルパーヌ第３，８７７．０４
９号 パラクレー第３，９２２．６４８号
バラフレー第３，９８０．５ （１５月 パラ
クレー第４．１７７，４７５乞 ホルムバーブ
偶に、米国特ｒ１−第３，６９９．５４３号、ニール、
「紹合せ膜デポジットされたスイッチ・ユニットと銀枳
回路（Ｃｏｍｂｉｎａｔｉｏｎ Ｆｉｌｍ Ｄｅｐｏｓ
ｉｔｅｄＳｗｉｔｃｂ ［Ｊｎｉｔ ａｎｄ Ｉｎｔｅ
ｑｒａｔｅｄ Ｃ４ｒｃｕ１ｔ ） Ｊと、米国１特許
第４，１７７，４７５号、ホルムバーブ、「電気的に変
えられる固１足記俊、装置用り尚詰アモルファスメモリ
デバイス（Ｈｉｇｈ ＴｅｍｐｅｒａｔｕｒｅＡｍｏｒ
ｐｈｏｕＳＭｅｍｏｒｙ Ｆｏｒ Ａｎ Ｅｌｅｃｔｒ
ｉｃａｌｌｙＡｌｔｅｒａｂｌｅ Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ） Ｊ、を参照にあけておく。
３，７５７乞 アダムメ第３．６２９，８６３
号 ニール第３，６９９，５４３号
ニール第３，８４６．７６７号 コーエン第３
．８８６，５７７号 パラクレー第３，８７
５，５６６月 ヘルパーヌ第３，８７７．０４
９号 パラクレー第３，９２２．６４８号
バラフレー第３，９８０．５ （１５月 パラ
クレー第４．１７７，４７５乞 ホルムバーブ
偶に、米国特ｒ１−第３，６９９．５４３号、ニール、
「紹合せ膜デポジットされたスイッチ・ユニットと銀枳
回路（Ｃｏｍｂｉｎａｔｉｏｎ Ｆｉｌｍ Ｄｅｐｏｓ
ｉｔｅｄＳｗｉｔｃｂ ［Ｊｎｉｔ ａｎｄ Ｉｎｔｅ
ｑｒａｔｅｄ Ｃ４ｒｃｕ１ｔ ） Ｊと、米国１特許
第４，１７７，４７５号、ホルムバーブ、「電気的に変
えられる固１足記俊、装置用り尚詰アモルファスメモリ
デバイス（Ｈｉｇｈ ＴｅｍｐｅｒａｔｕｒｅＡｍｏｒ
ｐｈｏｕＳＭｅｍｏｒｙ Ｆｏｒ Ａｎ Ｅｌｅｃｔｒ
ｉｃａｌｌｙＡｌｔｅｒａｂｌｅ Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ） Ｊ、を参照にあけておく。
これらの参照文献に説明されているＥＥＰＲＯＭデバイ
スは、Ｘ及びＹ細導体のマトリクスを含み、メモリ領域
と分離デバイスを含めてメモリ回路は各クロスオーバ点
にｈ’）、一般にクロスオーバ導体に対して垂直に伸び
ているので記録■）度が比り反的ん）くなる。
スは、Ｘ及びＹ細導体のマトリクスを含み、メモリ領域
と分離デバイスを含めてメモリ回路は各クロスオーバ点
にｈ’）、一般にクロスオーバ導体に対して垂直に伸び
ているので記録■）度が比り反的ん）くなる。
この柚のＥＥＦＲＯＭデバイスで用いられるメモリ領域
は普通テルル・ペースのカルコケ゛ナイド、より詳シク
はアモルファス・ケ８ルマニウムとテルルなどのアモル
ファス材料から作られている。かなり高度にｈ」逆的な
メモリ領域を有する他の材料としてはＧＱａＴｅｂがち
シ、ここでａは５乃至７０月１子ノ＋−セント、ｂは３
０乃至９５原子パーセント、である。また、アンチモン
、ビスマス、ヒ素、硫黄及び／又はセレンなど他の元素
を、０乃至４０原子パーセントのいろいろな比率で含む
拐料もある。
は普通テルル・ペースのカルコケ゛ナイド、より詳シク
はアモルファス・ケ８ルマニウムとテルルなどのアモル
ファス材料から作られている。かなり高度にｈ」逆的な
メモリ領域を有する他の材料としてはＧＱａＴｅｂがち
シ、ここでａは５乃至７０月１子ノ＋−セント、ｂは３
０乃至９５原子パーセント、である。また、アンチモン
、ビスマス、ヒ素、硫黄及び／又はセレンなど他の元素
を、０乃至４０原子パーセントのいろいろな比率で含む
拐料もある。
またこれ１でに、直交する導体の交差する点でメモリ領
域又はセルと直列に結合された分離デバイスを設けるこ
とも知られている。この釉の分離デバイス−１、首通、
単結晶シリコン基板にいろいろなドー・９ント物如を拡
散させて整流器、トランジスタ、又はＭＯＳデバイス、
たとえは電界効果トランジスタ、を形成して作シ出式れ
ている。この釉の拡散プロセスでは、水平に１ｊｊＪ隔
をおいたＸ−Ｙ導体が必要でを）す、ドープされた骸１
ヶ由が基板材相同で側方に拡散するということが起る。
域又はセルと直列に結合された分離デバイスを設けるこ
とも知られている。この釉の分離デバイス−１、首通、
単結晶シリコン基板にいろいろなドー・９ント物如を拡
散させて整流器、トランジスタ、又はＭＯＳデバイス、
たとえは電界効果トランジスタ、を形成して作シ出式れ
ている。この釉の拡散プロセスでは、水平に１ｊｊＪ隔
をおいたＸ−Ｙ導体が必要でを）す、ドープされた骸１
ヶ由が基板材相同で側方に拡散するということが起る。
その結果、従来のこのｆｍのメモリ・システムではセル
充填密度が水平金属線の数、及びドーパント物質の側方
鉱化の程度、及びマスク合せに必要な誤差の限界によっ
て制限されていた。
充填密度が水平金属線の数、及びドーパント物質の側方
鉱化の程度、及びマスク合せに必要な誤差の限界によっ
て制限されていた。
これまでに、全薄膜ＥＥＰ１？、ＯＭデバイスは、前出
の米国％旧第３，６２９，８６３号で提案され、開示さ
れている。米国特許第３，６２９，８６３号で開示され
た全ん膜メモリ回路は、デポジットした膜による二方向
しきい型の分離デバイスを用いている。
の米国％旧第３，６２９，８６３号で提案され、開示さ
れている。米国特許第３，６２９，８６３号で開示され
た全ん膜メモリ回路は、デポジットした膜による二方向
しきい型の分離デバイスを用いている。
本発明のデバイスは、分離デバイスとして単一方向分離
デバイスである薄膜ダイオードを用いるものであシ、電
流に対して単一方向の高インピーダンスｐ−１−ｎ
配置による分離を行ないこれにょシ非割に高いＯＦＦ抵
抗を与える。
デバイスである薄膜ダイオードを用いるものであシ、電
流に対して単一方向の高インピーダンスｐ−１−ｎ
配置による分離を行ないこれにょシ非割に高いＯＦＦ抵
抗を与える。
ｎ型又はｐ型アモルファス半導体膜を逆にドープされた
シリコン・チップ基板に真壁デポジットしてｐ−ｎ接合
を作る方法はすでに提案されている。
シリコン・チップ基板に真壁デポジットしてｐ−ｎ接合
を作る方法はすでに提案されている。
この点に関しては、ｐ−ｎ接合を有するこの種の肋膜ト
ランジスタを開示している米国特許第４．０６２，０３
４号を参照にあけておく。しかし、プログラマブル・ア
レーにおいてｐ−１−ｎ分離デバイスを作るために薄膜
デポジットされたアモルファス半導体膜を用いるやシ方
はこれまで提案されたことがなかった。
ランジスタを開示している米国特許第４．０６２，０３
４号を参照にあけておく。しかし、プログラマブル・ア
レーにおいてｐ−１−ｎ分離デバイスを作るために薄膜
デポジットされたアモルファス半導体膜を用いるやシ方
はこれまで提案されたことがなかった。
以下余白
更に本発明では、マトリクスアレイを製造中に有効にブ
レプログラムすることが可能である。光学メモリディス
クの選択領域に光を照射し該領域の特性を変えることに
よって光学メモリディスクにデータを並列入力すること
は公知であったが、電子マ） ＩＪクスアレイの製造中
又は製造後に該アレイの複数の選択領域を同時に照射し
アレイ内部の選択メモリデバイスの電気的特性を変える
ことによって電子マトリクスアレイを並列プレプログラ
ム又はフィールドプログラムする方法は提案されたこと
がない。このような方法が当業界に与える重要な利益は
、後述する如く、メモリアレイ及びロジックアレイを並
列的にプログラムし碍ることである。このことは、従来
技術で行なわれていた如き構造を直列的にプログラムす
る方法と対照的である。この並列的方法によって本発明
のプレプログラムドアレイは経済的なコストで製造され
得る。本発明方法によれば、本文中に開示した単一の大
面積メモリセル構造を製造し得るのみでなく、メモリが
高い密度と容量とを有することが不可欠な多数の嵐袂な
用途に利用できるグレプログラムドマトリックスアレイ
を製造することが可能である。
レプログラムすることが可能である。光学メモリディス
クの選択領域に光を照射し該領域の特性を変えることに
よって光学メモリディスクにデータを並列入力すること
は公知であったが、電子マ） ＩＪクスアレイの製造中
又は製造後に該アレイの複数の選択領域を同時に照射し
アレイ内部の選択メモリデバイスの電気的特性を変える
ことによって電子マトリクスアレイを並列プレプログラ
ム又はフィールドプログラムする方法は提案されたこと
がない。このような方法が当業界に与える重要な利益は
、後述する如く、メモリアレイ及びロジックアレイを並
列的にプログラムし碍ることである。このことは、従来
技術で行なわれていた如き構造を直列的にプログラムす
る方法と対照的である。この並列的方法によって本発明
のプレプログラムドアレイは経済的なコストで製造され
得る。本発明方法によれば、本文中に開示した単一の大
面積メモリセル構造を製造し得るのみでなく、メモリが
高い密度と容量とを有することが不可欠な多数の嵐袂な
用途に利用できるグレプログラムドマトリックスアレイ
を製造することが可能である。
更に、成る棟の光学ディスク及びＥＥＰＲＯＭデバイス
に使用される場合にはバルク消去が行なわれた。
に使用される場合にはバルク消去が行なわれた。
本発明は、並列プログラムされた電子マトリクスアレイ
の製法を提供する。この方法は、４＃−電性基板上に少
くとも１つの相転移性材料層を形成するステップを含ん
でおシ、この相転移性材料は実質的に非伝導の状態と比
較的高伝導の状態とを有する。層はいずれか１つの状態
に於いて形成される。方法は更に、層の実質的に非伝碑
性の選択部分と比較的高伝導性の選択部分とを形成する
ために、層の複数の選択領域を照射してこれらの領域を
同時に別の状態に変えるステップを宮む。次に、層の対
向両面の夫々に、第１組の電気伝導性アドレスライン及
び第２組の電気伝導性アドレスラインを夫々形成する。
の製法を提供する。この方法は、４＃−電性基板上に少
くとも１つの相転移性材料層を形成するステップを含ん
でおシ、この相転移性材料は実質的に非伝導の状態と比
較的高伝導の状態とを有する。層はいずれか１つの状態
に於いて形成される。方法は更に、層の実質的に非伝碑
性の選択部分と比較的高伝導性の選択部分とを形成する
ために、層の複数の選択領域を照射してこれらの領域を
同時に別の状態に変えるステップを宮む。次に、層の対
向両面の夫々に、第１組の電気伝導性アドレスライン及
び第２組の電気伝導性アドレスラインを夫々形成する。
第１組のアドレスラインと第２組のアドレスラインとは
、層の実質的に非伝導性の選択部分及び比較的高伝導性
の選択部分を中間に挾んだ復数閏のクロスオーバ一点を
形成すべく１つの角変で交差するように形成されている
。
、層の実質的に非伝導性の選択部分及び比較的高伝導性
の選択部分を中間に挾んだ復数閏のクロスオーバ一点を
形成すべく１つの角変で交差するように形成されている
。
本発明は更に、並列ゾレプログラムドメモリマトリクス
アレイの製法を提供する。この方法は、連続した選択累
子槁造を形成するステップと選択素子構造上に相転移性
材料１曽を形成するステップとを含む。相転移性材料は
実質的に非伝導性の状態と比較的高伝導性の状態とを有
する。相転移性材料の層は少くとも１つの状態で形成さ
れる。方法は更に、層の実質的に非伝導性の選択部分と
比較的高伝導性の選択部分とを形成するために、相転移
性材料層の複数個の選択領域を同時に別の状態に変える
ステップを才む。次に、選択菓子構造の露出部に第１組
の′眠気伝導性アドレスラインを形成する。その後、第
２組の電気伝導性アドレスライン金相転移性材料層の上
に形成するが、その際、複数個のクロスオーバ一点が形
成されるように１つの角度で２つの組のアドレスライン
を交差させる。これらのクロスオーバー意向では、層の
実質的に非伝導性の選択部分及び比較的高伝導性の選択
部分が２つの組のアドレスライン間に挾まれて存在する
。
アレイの製法を提供する。この方法は、連続した選択累
子槁造を形成するステップと選択素子構造上に相転移性
材料１曽を形成するステップとを含む。相転移性材料は
実質的に非伝導性の状態と比較的高伝導性の状態とを有
する。相転移性材料の層は少くとも１つの状態で形成さ
れる。方法は更に、層の実質的に非伝導性の選択部分と
比較的高伝導性の選択部分とを形成するために、相転移
性材料層の複数個の選択領域を同時に別の状態に変える
ステップを才む。次に、選択菓子構造の露出部に第１組
の′眠気伝導性アドレスラインを形成する。その後、第
２組の電気伝導性アドレスライン金相転移性材料層の上
に形成するが、その際、複数個のクロスオーバ一点が形
成されるように１つの角度で２つの組のアドレスライン
を交差させる。これらのクロスオーバー意向では、層の
実質的に非伝導性の選択部分及び比較的高伝導性の選択
部分が２つの組のアドレスライン間に挾まれて存在する
。
１つの実施態様によれば、相転移性材料層の選択領域は
これらの領域と接触したマスク越しに照射される。１組
のアドレスラインは好ましくは、導電性基板の部分除去
によシ形成される。別の組のアドレスラインは、層の１
つの状態を有する部分の位置を検出し検出された位置に
従って相転移性材料層上でアドレスラインを位置合せす
ることによって形成され得る。
これらの領域と接触したマスク越しに照射される。１組
のアドレスラインは好ましくは、導電性基板の部分除去
によシ形成される。別の組のアドレスラインは、層の１
つの状態を有する部分の位置を検出し検出された位置に
従って相転移性材料層上でアドレスラインを位置合せす
ることによって形成され得る。
別の実施態様によれば、アレイをフィールドゾログラマ
プルアレイとして形成し得る。この場合、少くトも１組
のアドレスラインはプログラム用光の波長に実質的に透
明な材料から形成される。アドレスラインのデポジショ
ン以前に相転移性材料がスイッチ又はプログラムされる
ことはなく、この材料は透明アドレスラインを介して後
にフィールドグログラムされる。
プルアレイとして形成し得る。この場合、少くトも１組
のアドレスラインはプログラム用光の波長に実質的に透
明な材料から形成される。アドレスラインのデポジショ
ン以前に相転移性材料がスイッチ又はプログラムされる
ことはなく、この材料は透明アドレスラインを介して後
にフィールドグログラムされる。
相転移性材料層は好ましくは、アモルファス物質から形
成される。例えば、アモルファスシリコン合金又はカル
コグナイドから形成され得る。
成される。例えば、アモルファスシリコン合金又はカル
コグナイドから形成され得る。
ダイオード構造は好ましくは、基板に第１のドープ半４
体層をデポジットし、第１層に真性半導体層をデ、ＪＰ
ゾットし、真性層に反対の、：ｈ軍形の第２０ドーノ半
等体層をデポジットすることによって形成される。半導
体層は好ましくは、アモルファスシリコン合金から形成
される。前記の如く形成されるダイオード構造が、連続
する３’！−択素子構造の１つの具体例である。
体層をデポジットし、第１層に真性半導体層をデ、ＪＰ
ゾットし、真性層に反対の、：ｈ軍形の第２０ドーノ半
等体層をデポジットすることによって形成される。半導
体層は好ましくは、アモルファスシリコン合金から形成
される。前記の如く形成されるダイオード構造が、連続
する３’！−択素子構造の１つの具体例である。
方法は更に、アドレスラインの形成以ＭｉＴに層の比較
的高伝導性又は非伝、専性の部分を除去するステップを
會む。
的高伝導性又は非伝、専性の部分を除去するステップを
會む。
プログラムドマトリクスアレイは、各格子点で材料の状
態を読取ることによってテストされ得る。
態を読取ることによってテストされ得る。
プレプログラムドアレイの場合は光学的読取が使用系れ
、フィールドゾログラマプルアレイの場合には光学的又
は電気的読取が使用される。スイッチされる必女があっ
たのにスイッチされなかったプログラム化格子点は、電
子パルスもしくは光パルスによって個々にスイッチされ
てもよく、又はアレイ全体をバルク消去し再度プログラ
ムしてもよい。
、フィールドゾログラマプルアレイの場合には光学的又
は電気的読取が使用される。スイッチされる必女があっ
たのにスイッチされなかったプログラム化格子点は、電
子パルスもしくは光パルスによって個々にスイッチされ
てもよく、又はアレイ全体をバルク消去し再度プログラ
ムしてもよい。
従って、本発明の第１の目的は、以下のステップを含む
電子マトリクスアレイの製法を提供することである。即
ち、この方法の特徴は、実質的に非伝導性の状態と比較
的高伝導性の状態とを有する相転移性材料から成る少く
とも１つの層をいずれか１つの状態に於いて導電性基板
上に形成するステップと、 前記層の実質的に非伝導性の選択部分と比較的高伝導性
の選択部分とを形成するために、前記層の複数個の選択
領域を照射しこれらの領域を同時に別の状態に変化させ
ることによって前記層を並列プログラミングするステッ
プと、 前記層の対向面の夫々に第１組の電気伝縛性アドレスラ
イン及び第２組の電気伝導性アドレスラインを夫々形成
し、この際、前記２つの組のアドレスラインが複数個の
クロスオーバ一点を形成するように第１組のアドレスラ
インと第２組のアドレスラインとを１つの角度で互いに
交差させるステップを含んでおり、 前記）・１すの実質的に非伝導性の選択部分及び比較的
高伝導性の１べ低部分が前記第１組のアドレスラインと
第２組のアドレスラインとの間に形成されていることで
ある。
電子マトリクスアレイの製法を提供することである。即
ち、この方法の特徴は、実質的に非伝導性の状態と比較
的高伝導性の状態とを有する相転移性材料から成る少く
とも１つの層をいずれか１つの状態に於いて導電性基板
上に形成するステップと、 前記層の実質的に非伝導性の選択部分と比較的高伝導性
の選択部分とを形成するために、前記層の複数個の選択
領域を照射しこれらの領域を同時に別の状態に変化させ
ることによって前記層を並列プログラミングするステッ
プと、 前記層の対向面の夫々に第１組の電気伝縛性アドレスラ
イン及び第２組の電気伝導性アドレスラインを夫々形成
し、この際、前記２つの組のアドレスラインが複数個の
クロスオーバ一点を形成するように第１組のアドレスラ
インと第２組のアドレスラインとを１つの角度で互いに
交差させるステップを含んでおり、 前記）・１すの実質的に非伝導性の選択部分及び比較的
高伝導性の１べ低部分が前記第１組のアドレスラインと
第２組のアドレスラインとの間に形成されていることで
ある。
本発明の第２の目的は、以下のステップを含むメモリマ
トリクスアレイの製法を提供することである。即ち、こ
の方法の特徴は、 連続した１式択素子構造を形成し、 実質的に非伝導性の状態と比較的高伝導性の状態とを有
する相転移性材料から成る１・Δをいずれか１つの状態
に於いて前記選択素子構造上に形成するステップと、 前記層の実質的に非伝導性の選択部分と比較的高伝導性
の剋択部分とを形成するために前記相転移性材料層の複
数の選択領域を同時に別の状態に変化させることによっ
て前記層を並列ゾログラムするステップと、 前記選択素子構造上に第１組の電気伝導性アドレスライ
ンを形成するステップと、 前記選択素子構造を中間に挾んで前記層上に第２組の電
気伝導性アドレスラインを形成し、この際複数個のクロ
スオーバ一点を形成するように１つの角度で第１組のア
ドレスラインと交差させるステップとを含んでおシ、 前記層の比較的高伝導性の選択部分と実質的に非伝導性
の選択部分とが前記クロスオーバ一点の内部に形成され
ていることである。
トリクスアレイの製法を提供することである。即ち、こ
の方法の特徴は、 連続した１式択素子構造を形成し、 実質的に非伝導性の状態と比較的高伝導性の状態とを有
する相転移性材料から成る１・Δをいずれか１つの状態
に於いて前記選択素子構造上に形成するステップと、 前記層の実質的に非伝導性の選択部分と比較的高伝導性
の剋択部分とを形成するために前記相転移性材料層の複
数の選択領域を同時に別の状態に変化させることによっ
て前記層を並列ゾログラムするステップと、 前記選択素子構造上に第１組の電気伝導性アドレスライ
ンを形成するステップと、 前記選択素子構造を中間に挾んで前記層上に第２組の電
気伝導性アドレスラインを形成し、この際複数個のクロ
スオーバ一点を形成するように１つの角度で第１組のア
ドレスラインと交差させるステップとを含んでおシ、 前記層の比較的高伝導性の選択部分と実質的に非伝導性
の選択部分とが前記クロスオーバ一点の内部に形成され
ていることである。
次に、添付の図面を参照して本発明の好ましい実施態様
を実例によって説明しよう。
を実例によって説明しよう。
以下余白
第１図乃至第２０ｂ図及びこれらの図に関する説明は、
米国特許出願第４５８，９１９号の電子マトリクスアレ
イ及びその製法の引用である。従って該出願は本明細書
に包含されるものとする。該出願に記載された構造及び
方法は、第２１図乃至第２８図に基く説明よシ明らか表
本発明の並列ノログラミングに於いて利用したプレイ技
術と不可分である。
米国特許出願第４５８，９１９号の電子マトリクスアレ
イ及びその製法の引用である。従って該出願は本明細書
に包含されるものとする。該出願に記載された構造及び
方法は、第２１図乃至第２８図に基く説明よシ明らか表
本発明の並列ノログラミングに於いて利用したプレイ技
術と不可分である。
まず第１図について説明する。同図には、電子マトリク
スアレイ３０が示されている。アレイ３０は一般的に、
第１組の導電アドレスライン３２と、第２ｍのアドレス
ライン３４と、このアドレスライン３２と３４との闇の
ダイオード３６の形状の複数個の選択菓子を會んでいる
。第１組のアドレスライ：／と第２組のアドレスライン
とはダイオード３６で隔てられ、１つの角度で交差して
複数個のクロスオーバ点を形成する。図示の場合２つの
組のアドレスラインは直交関係にあり、９０°の角度で
交差している。またこの図で見られるようにアドレスラ
インは、プラチナ又はアルミニウムの如き導電物質の帯
を間隔をおいて平行に配置して作られる。各クロスオー
バ点の間にはダイオード３６がある。ダイオードは半導
体物質のデデイを含牟、本発明ではアモルファスシリコ
ン合金から作ることが好ましい。よシ詳細には、第２ａ
図乃至第５ｂ図に基いて後述する如くこのダイオードは
好ましくはｐ−１−ｎダイオード形態のアモルファスシ
リコン合金から成る。
スアレイ３０が示されている。アレイ３０は一般的に、
第１組の導電アドレスライン３２と、第２ｍのアドレス
ライン３４と、このアドレスライン３２と３４との闇の
ダイオード３６の形状の複数個の選択菓子を會んでいる
。第１組のアドレスライ：／と第２組のアドレスライン
とはダイオード３６で隔てられ、１つの角度で交差して
複数個のクロスオーバ点を形成する。図示の場合２つの
組のアドレスラインは直交関係にあり、９０°の角度で
交差している。またこの図で見られるようにアドレスラ
インは、プラチナ又はアルミニウムの如き導電物質の帯
を間隔をおいて平行に配置して作られる。各クロスオー
バ点の間にはダイオード３６がある。ダイオードは半導
体物質のデデイを含牟、本発明ではアモルファスシリコ
ン合金から作ることが好ましい。よシ詳細には、第２ａ
図乃至第５ｂ図に基いて後述する如くこのダイオードは
好ましくはｐ−１−ｎダイオード形態のアモルファスシ
リコン合金から成る。
選択手段即ちダイオード３６は、図示されているように
直交する溝又はチャンネル３８によって隔てられている
。後述する如くこの溝又はチャンネル３８は、アドレス
ライン３２及び３４によって露出した形で残されたアモ
ルファスシリコン合金の区域をエッチして形成される。
直交する溝又はチャンネル３８によって隔てられている
。後述する如くこの溝又はチャンネル３８は、アドレス
ライン３２及び３４によって露出した形で残されたアモ
ルファスシリコン合金の区域をエッチして形成される。
これはダイオード間の電気的分離に役立つ。しかしアモ
ルファスシリコンの水平導電率は比較的小さいので、こ
のチャンネル又は溝は必ずしも全ての用途に必要とは限
らない。アドレスライン３２及゛び３４は、ダイオード
を間にはさんで交差しているので、アモルファスシリコ
ン合金の水平導電率が小さいことによシ、あるいはダイ
オードがチャンネル又は？Ｒ３８によって物理的に分離
されていることにより、ダイオードの実効導電断面積は
アドレスラインの１になり合う並行した共通表面積に々
る。
ルファスシリコンの水平導電率は比較的小さいので、こ
のチャンネル又は溝は必ずしも全ての用途に必要とは限
らない。アドレスライン３２及゛び３４は、ダイオード
を間にはさんで交差しているので、アモルファスシリコ
ン合金の水平導電率が小さいことによシ、あるいはダイ
オードがチャンネル又は？Ｒ３８によって物理的に分離
されていることにより、ダイオードの実効導電断面積は
アドレスラインの１になり合う並行した共通表面積に々
る。
第２ａ図、第３ａ図、第４ａ図、第５ａ図及び第２ｂ図
、第３ｂ図、第４ｂ図、第５ｂ図は、第１図のダイオー
ドマトリクスアレイの製造工程を示す。第２ａ図及び第
２ｂ図に見られるように、選択素子としてアモルファス
シリコン合金ｐ −１−ｎダイオード構造４ｏがまず導
電基板４２の上に作られる。この連続した選択素子構造
４ｏは、ｐ型アモルファスシリコン合金領域４０ａと、
真性アモルファスシリコン合金領域４０ｂと、ｎ型アモ
ルファスシリコン合金領域４０ｃとから成るものである
ことが好ましい。
、第３ｂ図、第４ｂ図、第５ｂ図は、第１図のダイオー
ドマトリクスアレイの製造工程を示す。第２ａ図及び第
２ｂ図に見られるように、選択素子としてアモルファス
シリコン合金ｐ −１−ｎダイオード構造４ｏがまず導
電基板４２の上に作られる。この連続した選択素子構造
４ｏは、ｐ型アモルファスシリコン合金領域４０ａと、
真性アモルファスシリコン合金領域４０ｂと、ｎ型アモ
ルファスシリコン合金領域４０ｃとから成るものである
ことが好ましい。
アモルファスシリコン合金を、大面積基板に多重層でデ
ポジットさせて、このような構造を量産連続工程システ
ムで作ることができる。この種の連ｋＡ工程システムは
、たとえば、米国％Ｆｒ第４，４００，４０９号ｒ ｐ
−ｐ”−ノシリコン膜及びそれから作られるデバイス
の製法（Ｐ −ＤｏｐｅｄＳｉｌｌｃｏｎ Ｆｉｌｍａ
ａｎｄ Ｄｅｖｉｃｅｓ Ｍａｄｅ Ｔｈｅｒｅｆｒ
ｏｍ）Ｊ及び米国特許第４，４１０，５５８号［連続ア
モルファス太陽電池生産システム（Ｃｏｎｔｉｎｕｏｕ
ｓＡｍｏｒｐｈｏｕｓ ５ｏｌａｒ Ｃｅ１ｌ Ｐｒｏ
ｄｕｃｔｉｏｎ Ｓｙａｔｅｍ） ｊ、に開示されてい
る。これらの特許は本明細書に含まれるものとする。こ
れらの特許に開示されている方法によれば、たとえばス
テンレススチールで作られた基板を一連のデポジション
チャンパニ連続的に通し各チャンバである特定の物質だ
けをデポジットし得る。
ポジットさせて、このような構造を量産連続工程システ
ムで作ることができる。この種の連ｋＡ工程システムは
、たとえば、米国％Ｆｒ第４，４００，４０９号ｒ ｐ
−ｐ”−ノシリコン膜及びそれから作られるデバイス
の製法（Ｐ −ＤｏｐｅｄＳｉｌｌｃｏｎ Ｆｉｌｍａ
ａｎｄ Ｄｅｖｉｃｅｓ Ｍａｄｅ Ｔｈｅｒｅｆｒ
ｏｍ）Ｊ及び米国特許第４，４１０，５５８号［連続ア
モルファス太陽電池生産システム（Ｃｏｎｔｉｎｕｏｕ
ｓＡｍｏｒｐｈｏｕｓ ５ｏｌａｒ Ｃｅ１ｌ Ｐｒｏ
ｄｕｃｔｉｏｎ Ｓｙａｔｅｍ） ｊ、に開示されてい
る。これらの特許は本明細書に含まれるものとする。こ
れらの特許に開示されている方法によれば、たとえばス
テンレススチールで作られた基板を一連のデポジション
チャンパニ連続的に通し各チャンバである特定の物質だ
けをデポジットし得る。
ｐ−１−ｎ型構造を作るには、単一のデポジション・チ
ャンバ・システムを用いてパッチ処理することもできる
が、よシ好ましくは多重チャンバ・システムを用いて、
第１のチャンバでｐ−Ｗアモルファスシリコン合金、第
２のチャンバで真性アモルファスシリコン合金、第３の
チャンバでｎ−型アモルファスシリコン合金を夫々デポ
ジットするデポジットされる各合金、とくに真性合金、
は高純度でなければならないので、真性合金のデポジシ
ョンチャンバのデポジション環境は、他のチャンバ内の
望ましくないドープ成分が真性合金のテホノションチャ
ンバ内に波数しないように隔離されることが好ましい。
ャンバ・システムを用いてパッチ処理することもできる
が、よシ好ましくは多重チャンバ・システムを用いて、
第１のチャンバでｐ−Ｗアモルファスシリコン合金、第
２のチャンバで真性アモルファスシリコン合金、第３の
チャンバでｎ−型アモルファスシリコン合金を夫々デポ
ジットするデポジットされる各合金、とくに真性合金、
は高純度でなければならないので、真性合金のデポジシ
ョンチャンバのデポジション環境は、他のチャンバ内の
望ましくないドープ成分が真性合金のテホノションチャ
ンバ内に波数しないように隔離されることが好ましい。
前出の特許では、システムは主として光電池の生産に関
するものであシ、チャンバ間の隔離は、ガスゲートを通
る単一方向の気体の流れを作シ出し、基板材料ウェブの
まわ、Ｄｋ不活性気体で“′掃く”ことによって行われ
ている。
するものであシ、チャンバ間の隔離は、ガスゲートを通
る単一方向の気体の流れを作シ出し、基板材料ウェブの
まわ、Ｄｋ不活性気体で“′掃く”ことによって行われ
ている。
前出の特許では、大面積連続基板へのアモルファスシリ
コン合金のデフ１Ｆ！ジシヨンはプロセスガスのグロー
放ｉ１Ｌ分解によって行われている。この種のプロセス
のうちで、ラジオ周波数エネルギグロー放電プロセスが
アモルファス半導体の連続生産に適していることが見出
され、光市池デバイスに初めて用いられた。また、アモ
ルファス半導体合金及びデバイスの新しい改良された製
造プロセスが最近発見された。このプロセスはマイクロ
波エネルギーを用いて反応ガスを分解して改良されたア
モルファス半導体物質をデポジットさせる。このプロセ
スは、デポジション速度及び反応ガス原料利用率を実質
的に増大させる。マイクロ波グロー放電プロセスは、ま
た、デバイスの大量生産及び層状構造を作るのにも利用
できる。
コン合金のデフ１Ｆ！ジシヨンはプロセスガスのグロー
放ｉ１Ｌ分解によって行われている。この種のプロセス
のうちで、ラジオ周波数エネルギグロー放電プロセスが
アモルファス半導体の連続生産に適していることが見出
され、光市池デバイスに初めて用いられた。また、アモ
ルファス半導体合金及びデバイスの新しい改良された製
造プロセスが最近発見された。このプロセスはマイクロ
波エネルギーを用いて反応ガスを分解して改良されたア
モルファス半導体物質をデポジットさせる。このプロセ
スは、デポジション速度及び反応ガス原料利用率を実質
的に増大させる。マイクロ波グロー放電プロセスは、ま
た、デバイスの大量生産及び層状構造を作るのにも利用
できる。
第３ａ図及び第３ｂ図に示されているように、基板４２
の上Ｋｐ−１−ｎアモルファスシリコン合金構造４０が
作られん後、第１組のアドレスライン３２を作るための
導電物質の上層が選択素子又はダイオード構造４０の上
に作られる。アドレスライン３２は、たとえば当業界で
は周知のタイプの通常のフォトリソグラフィ法により、
平行な帯の形に作ることができる。
の上Ｋｐ−１−ｎアモルファスシリコン合金構造４０が
作られん後、第１組のアドレスライン３２を作るための
導電物質の上層が選択素子又はダイオード構造４０の上
に作られる。アドレスライン３２は、たとえば当業界で
は周知のタイプの通常のフォトリソグラフィ法により、
平行な帯の形に作ることができる。
第１組のアドレスライン３２が作られた後、第２組のア
ドレスライン３４は、基板４２の選択された部分を除去
して作られる。この処理にもたとえば通常のフォトリン
グラフィ法を使用し伯る。
ドレスライン３４は、基板４２の選択された部分を除去
して作られる。この処理にもたとえば通常のフォトリン
グラフィ法を使用し伯る。
こうして得られる第４ａ図及び第４ｂ図に示された構造
は、それ自体でいろいろな用途に役立つデバイスになっ
ている。これはダイオード構造を構成シているアモルフ
ァスシリコン合金の水平導電率が小さいためである。
は、それ自体でいろいろな用途に役立つデバイスになっ
ている。これはダイオード構造を構成シているアモルフ
ァスシリコン合金の水平導電率が小さいためである。
電気的分離をもつと完全にしたいと望む場合は、第５ａ
図及び第５ｂ図又は第６ａ図及び第６ｂ図に示されてい
るようにして分離を良くすることができる。ｆ、 ５
ａ図及び第５ｂ図では、アモルファスシリコンダイオー
ドＧＷ造４０のうちアドレスライン３２及び３４により
露出して残された区域がエッチされてチャンネル又は溝
３８が形成されている。したがって、アドレスライン３
２及び３４はエツチング作業のさいにマスクとして利用
できる。アモルファスシリコン合金ダイオード構造は、
全部エッチする必安はない。多くの１易０゛、ドープさ
れたｐ−及びｎ−型領域は真性領域に比べて導電率が高
いので、これらのドープされた領域だけ全部エッチすれ
ばよい。
図及び第５ｂ図又は第６ａ図及び第６ｂ図に示されてい
るようにして分離を良くすることができる。ｆ、 ５
ａ図及び第５ｂ図では、アモルファスシリコンダイオー
ドＧＷ造４０のうちアドレスライン３２及び３４により
露出して残された区域がエッチされてチャンネル又は溝
３８が形成されている。したがって、アドレスライン３
２及び３４はエツチング作業のさいにマスクとして利用
できる。アモルファスシリコン合金ダイオード構造は、
全部エッチする必安はない。多くの１易０゛、ドープさ
れたｐ−及びｎ−型領域は真性領域に比べて導電率が高
いので、これらのドープされた領域だけ全部エッチすれ
ばよい。
図には示されていないが、エツチング・プロセスの後で
、充填コンノ４ウンドを溝又はチャンネル３８に入れる
ことができる。これは仕上ったデバイスを構造＜１つに
完全なものにするためである。あるいはまた、ダイオー
ド構造を別の非導電基板に付着させて構造的に堅固なも
のにすることもできる。
、充填コンノ４ウンドを溝又はチャンネル３８に入れる
ことができる。これは仕上ったデバイスを構造＜１つに
完全なものにするためである。あるいはまた、ダイオー
ド構造を別の非導電基板に付着させて構造的に堅固なも
のにすることもできる。
第５ａ図及び第５ｂ図に示されているエツチングの代り
に、アモルファスシリコン合金ダイオード構造のうち、
アドレスライン３２及び３４によりｉ出して残された区
域を酸化することによってもダイオード３６０間の電気
的分離を良くすることができる。これはアドレスライン
をマスクとして用いて、アモルファスシリコン合金のこ
ｔらの区域に酸素を打ち込んで、あるいは構造全体を高
温の酸化雰囲気にさらすことにより実行できる。
に、アモルファスシリコン合金ダイオード構造のうち、
アドレスライン３２及び３４によりｉ出して残された区
域を酸化することによってもダイオード３６０間の電気
的分離を良くすることができる。これはアドレスライン
をマスクとして用いて、アモルファスシリコン合金のこ
ｔらの区域に酸素を打ち込んで、あるいは構造全体を高
温の酸化雰囲気にさらすことにより実行できる。
第６ａ図及び第６ｂ図に示されているように、こうして
得られたデバイスは、これらの区域に酸化領域４４を含
むものになる。ダイオード間の電気的分離を良くするた
めにエツチング・プロセスを用いるにせよ酸化プロセス
を用いるにせよ、ダイオード構造の導電率はこれらの区
域で変化して小さくなり、ダイオード３６の間の電気的
分店は良くなる。
得られたデバイスは、これらの区域に酸化領域４４を含
むものになる。ダイオード間の電気的分離を良くするた
めにエツチング・プロセスを用いるにせよ酸化プロセス
を用いるにせよ、ダイオード構造の導電率はこれらの区
域で変化して小さくなり、ダイオード３６の間の電気的
分店は良くなる。
本発明によシ、分布電子ダイオードマトリクスアレイ全
大面積基板上に作ることができるというたけでなく、そ
の充填密度も、使用するリングラフィ装置のサイズにか
かわりなく、従来の技術による（ｊＫ造と比べて大幅に
高められる。これは、このダイオードマトリクスを製造
するのに、リングラフィ段階はただ１つ、アドレスライ
ンを作るときにしか必要とされないからである。そのあ
とでは、アドレスライン自体をその後の処理のマスクめ
には、第１組のアドレスラインを作る前に、アモルファ
スシリコン合金を多結晶シリコン合金に転換する温度で
選択素子構造をアニールすればよい。たとえば、選択素
子構造が最初アモルファスシリコン−水素合金から成る
ものであれば、それ７５５０℃で１時間アニールして多
ン霞晶物質に転換することができふ。もしもそれが飯初
アモルファスンリコンー弗素合金で作られた賜金は、６
５０℃で１時間アニールすれはよい。このことは以下で
説明するどの実施態様の場合にも行うことができる。
大面積基板上に作ることができるというたけでなく、そ
の充填密度も、使用するリングラフィ装置のサイズにか
かわりなく、従来の技術による（ｊＫ造と比べて大幅に
高められる。これは、このダイオードマトリクスを製造
するのに、リングラフィ段階はただ１つ、アドレスライ
ンを作るときにしか必要とされないからである。そのあ
とでは、アドレスライン自体をその後の処理のマスクめ
には、第１組のアドレスラインを作る前に、アモルファ
スシリコン合金を多結晶シリコン合金に転換する温度で
選択素子構造をアニールすればよい。たとえば、選択素
子構造が最初アモルファスシリコン−水素合金から成る
ものであれば、それ７５５０℃で１時間アニールして多
ン霞晶物質に転換することができふ。もしもそれが飯初
アモルファスンリコンー弗素合金で作られた賜金は、６
５０℃で１時間アニールすれはよい。このことは以下で
説明するどの実施態様の場合にも行うことができる。
さらに、第１組のアドレスラインが透明導体、たとえば
インジウム錫酸化物、で作られている場合〜ｐ−１−ｎ
ダイオード構造の光導電性質を利点として活用できる。
インジウム錫酸化物、で作られている場合〜ｐ−１−ｎ
ダイオード構造の光導電性質を利点として活用できる。
ｐ−１−ｎダイオードは）℃起電力特性があシ、たとえ
ば、選択されたいくつかのダイオードに元を当てること
により、このダイオードマトリクスをデータ入力端末と
して用いることができる。元が当ると、検出できるほど
の解流変比が、第１組のアドレスラインと第２組のアド
レスラインとの選択されたベアの各々に現れる。この電
流変化を検出してデータ入力に用いることができる。
ば、選択されたいくつかのダイオードに元を当てること
により、このダイオードマトリクスをデータ入力端末と
して用いることができる。元が当ると、検出できるほど
の解流変比が、第１組のアドレスラインと第２組のアド
レスラインとの選択されたベアの各々に現れる。この電
流変化を検出してデータ入力に用いることができる。
以下余白
次に第７図について簡明する。回１：４はＲＯＭ 。
ＰＲＯＭ又はＥＥＰＲＯＭアレイ、又は予定の用途次第
ではフィールドプログラマブルアレイになり得る本発明
の亀子マトリクスアレイ５ｏを示している。
ではフィールドプログラマブルアレイになり得る本発明
の亀子マトリクスアレイ５ｏを示している。
ｌ；Ｂ ７図の′ｍＸ、子マトリクス了レイ５ｏは、デ
バイスのメモリセルの各個泗択又はアドレスを容易にす
るために第１ ｉ＊１のダイオードマトリクスを用いて
いる。したかって、アレイ３ｏと共通するアレイ５０の
素子は対応する参照符号で示される。
バイスのメモリセルの各個泗択又はアドレスを容易にす
るために第１ ｉ＊１のダイオードマトリクスを用いて
いる。したかって、アレイ３ｏと共通するアレイ５０の
素子は対応する参照符号で示される。
第７図を虹に詳卸（に説明すると、このアレイは８１、
Ｉ、１糸１１のアドレスライン３２と、第２糸［」のア
ドレスライン３４と、第１組のアドレスライン３２と第
２組のアドレスライン３４とのクロスオーバ点に複数個
の蕉択素子又Ｃユダイオード３６を含んでいる。その他
に、アレイ５０ｉｄ、ダイオード３６と複数個のアドレ
スラインの一方（この図では第１組のアドレスライン３
２）との間に、セット又はリセット０Ｊ能物質のＪｔｍ
５２をよんでいる。最後に、前述したように′電気的
分離を良くするためのチャンネル又は酋３８が設けられ
ている。
Ｉ、１糸１１のアドレスライン３２と、第２糸［」のア
ドレスライン３４と、第１組のアドレスライン３２と第
２組のアドレスライン３４とのクロスオーバ点に複数個
の蕉択素子又Ｃユダイオード３６を含んでいる。その他
に、アレイ５０ｉｄ、ダイオード３６と複数個のアドレ
スラインの一方（この図では第１組のアドレスライン３
２）との間に、セット又はリセット０Ｊ能物質のＪｔｍ
５２をよんでいる。最後に、前述したように′電気的
分離を良くするためのチャンネル又は酋３８が設けられ
ている。
よシ詳細に後述するように、Ｊ曽５２が、通常の央仙的
非導電状態と、セットできるが実質的にリセットできな
い比較的高導電状態とを有するセット可能物なＪから成
る場合、このアレイはＲＯＭ 。
非導電状態と、セットできるが実質的にリセットできな
い比較的高導電状態とを有するセット可能物なＪから成
る場合、このアレイはＲＯＭ 。
ＦＲＯＭ 、又はフィールドプログラマブルロジックア
レイになシ得る。層５２が、芙質的非導電状！んと比較
的高導電状態とを鳴しこの２つの状態間でセットしたシ
リセットしメヒシできるリセット可能物質から成る場合
、このアレイはＥＥＰＲＯＭアレイとなる。
レイになシ得る。層５２が、芙質的非導電状！んと比較
的高導電状態とを鳴しこの２つの状態間でセットしたシ
リセットしメヒシできるリセット可能物質から成る場合
、このアレイはＥＥＰＲＯＭアレイとなる。
第８ａ図から第１２ｂまでは、第７図のアレイ５０の製
造段階を図示する。第８ａ図及び第８ｂ図は、前述した
ようにダイオード’ｒ’ｔ’ｊ ＠ ４０がまず導電基
板４２の上に作られることを示す。次にセット又はリセ
ット可能物質５２が、第９ａ図及び第９ｂ図に示すよう
にこのダイオード’ｉＮ＞ ａ、 ４０の上にデポジッ
トされる。次にこのセット又はリセット可能物質５２の
上に、第１０ａ図及び第１０ｂし」に示すように第１の
アドレスライン３２が前記の如く形成される。次に、第
１１ａ図及び第１１ｂ図に示すように、第２の複数個の
アドレスライン３４が、前述の如く基板４２を部分的に
エッチして形成される。前と同様に、芽、１組のアドレ
スラインと及び第２組のアドレスラインとは、ある角度
で交岸して複数個のクロスオーバ点を作るように形成さ
れる。最後に、ｍ １２ ａ図及び第１２ｂ図に示すよ
うに、アドレスラインをマスクに用いてアモルファスシ
リコン合金及びセット又はリセット可能物佃が部分旧に
エッチされてチャンネル又は（１４３８及びメモリ材料
５２を直列に含むダイオードゼディ３６が形成される。
造段階を図示する。第８ａ図及び第８ｂ図は、前述した
ようにダイオード’ｒ’ｔ’ｊ ＠ ４０がまず導電基
板４２の上に作られることを示す。次にセット又はリセ
ット可能物質５２が、第９ａ図及び第９ｂ図に示すよう
にこのダイオード’ｉＮ＞ ａ、 ４０の上にデポジッ
トされる。次にこのセット又はリセット可能物質５２の
上に、第１０ａ図及び第１０ｂし」に示すように第１の
アドレスライン３２が前記の如く形成される。次に、第
１１ａ図及び第１１ｂ図に示すように、第２の複数個の
アドレスライン３４が、前述の如く基板４２を部分的に
エッチして形成される。前と同様に、芽、１組のアドレ
スラインと及び第２組のアドレスラインとは、ある角度
で交岸して複数個のクロスオーバ点を作るように形成さ
れる。最後に、ｍ １２ ａ図及び第１２ｂ図に示すよ
うに、アドレスラインをマスクに用いてアモルファスシ
リコン合金及びセット又はリセット可能物佃が部分旧に
エッチされてチャンネル又は（１４３８及びメモリ材料
５２を直列に含むダイオードゼディ３６が形成される。
ｊ（５２を作るのに好゛ましいセット可能物質のひとつ
は５ｉｓｏＣｓｏである。この材料から作られたメモリ
セルは火花的に不可逆的すなわち＝＝ ＪＩｊ的にリセ
ットできない。このセル材料は最高処理温度が５００℃
に達し、最高記憶温度は２００℃から約４００℃に及ぶ
。この旧料から作られたデバイスは閾電圧を８ビルトに
することができる。ＳＥＴ抵抗は５００オームよシ低く
することができ、ＯＦＦ抵抗は１０６ オームまで可能
である。
は５ｉｓｏＣｓｏである。この材料から作られたメモリ
セルは火花的に不可逆的すなわち＝＝ ＪＩｊ的にリセ
ットできない。このセル材料は最高処理温度が５００℃
に達し、最高記憶温度は２００℃から約４００℃に及ぶ
。この旧料から作られたデバイスは閾電圧を８ビルトに
することができる。ＳＥＴ抵抗は５００オームよシ低く
することができ、ＯＦＦ抵抗は１０６ オームまで可能
である。
グロー放電又はプラズマ・デポジション法によって作ら
れたシリコン合金は、５Ｉ５０Ｃ５０と同様な性ｇ及び
特性を示″３〜。この種の物′６のひとつはシリコン酸
素合金で、シリコンが９５乃至１００原子パーセント、
酸素が５乃至Ｏ原子パーセントの蜘、囲にあるものであ
シ、好ましい物＋１のひとつはＳ ｉ ９５ｏ５である
。シラン、４弗化シリコン及び水素、などの気体化合物
から他の物質又は合金も作′ｄをり゛イオード構造４０
の上に所望の厚さまでデポノットする。デポジションの
方法は、参考としてあげた米国特許第４，２１７，３７
４号及び第４．２２６，８９８号に記載の方法でよい。
れたシリコン合金は、５Ｉ５０Ｃ５０と同様な性ｇ及び
特性を示″３〜。この種の物′６のひとつはシリコン酸
素合金で、シリコンが９５乃至１００原子パーセント、
酸素が５乃至Ｏ原子パーセントの蜘、囲にあるものであ
シ、好ましい物＋１のひとつはＳ ｉ ９５ｏ５である
。シラン、４弗化シリコン及び水素、などの気体化合物
から他の物質又は合金も作′ｄをり゛イオード構造４０
の上に所望の厚さまでデポノットする。デポジションの
方法は、参考としてあげた米国特許第４，２１７，３７
４号及び第４．２２６，８９８号に記載の方法でよい。
デポジションプロセスの１例はＳｉＨ４からのプラズマ
・デポジションであｐｓｉＨ４にアルゴンなどの希釈ガ
スをほぼ１対１の比で混ぜることができる。デポジショ
ンの間、基板４２は約１５０℃以下の温度に加熱される
。
・デポジションであｐｓｉＨ４にアルゴンなどの希釈ガ
スをほぼ１対１の比で混ぜることができる。デポジショ
ンの間、基板４２は約１５０℃以下の温度に加熱される
。
セット可能物質は、約３０キロヘルツの動作周波数で５
００乃至２０００オングストロームの厚さにデポジット
されるが、約８００オングストロームで１島１電圧が８
７Ｊ？ルトになる。）−５２の厚さを変えると、相変化
物質を導電状態にセットするのに必ガな１品１ ’ｌｌ
Ｊ、圧が変わる。ここで述べたシリコン材料は本質的に
リセットできないものである。
００乃至２０００オングストロームの厚さにデポジット
されるが、約８００オングストロームで１島１電圧が８
７Ｊ？ルトになる。）−５２の厚さを変えると、相変化
物質を導電状態にセットするのに必ガな１品１ ’ｌｌ
Ｊ、圧が変わる。ここで述べたシリコン材料は本質的に
リセットできないものである。
上記の材料１４１］ち合金は、安定な高導′屯状態と、
安定な非ダマ車状９．１を肩するセル又は記゛１．は領
域材料を力える。非遵′屯状態は、所定の閾レベルをこ
える電流制限市１圧パルス又は電圧１［１］限屯流・ぞ
ルスをセル領域に印加して、安定なＳＩ導電状態に実質
的にリセット不可能な形で１撲される。セルは、印加さ
れた電圧又は電流か消えても、あらゆる１助作φ件の王
で高導電状態にとど丑る。
安定な非ダマ車状９．１を肩するセル又は記゛１．は領
域材料を力える。非遵′屯状態は、所定の閾レベルをこ
える電流制限市１圧パルス又は電圧１［１］限屯流・ぞ
ルスをセル領域に印加して、安定なＳＩ導電状態に実質
的にリセット不可能な形で１撲される。セルは、印加さ
れた電圧又は電流か消えても、あらゆる１助作φ件の王
で高導電状態にとど丑る。
層５２がリセット可能物情である場合、メモリ材料は高
導電状態又は非導電状態にセットできる＋ｊＪ逆的相変
化物質から成る。もっと具体的には、１會５２は、最初
はアモルファスであシセット電圧及び電流で結晶導′亀
状態に変化させることができ、次にリセット重圧及び′
電流によシアモルファス絶縁体状態にリセットできる物
質から作られる。このリセット可能物質として好ましい
もののひとつはケゝルマニウムとテルルを含むもの、た
とえばＧｅ２０’ｌ”１１８０ 、である。この物質は
、１０６ サイクルに達する良い可逆性、最高記憶温
間１００℃、１丙電圧８ボルト、ＳＥＴ抵抗３００オー
ム及びＯＦＦ抵抗（１７５℃）はぼ１０４ オーム、と
いう特性を有する。この物質を用いる場合、モリブデン
の薄い障壁層を、たとえば蒸着によりダイオード構造４
０にデポジットして移動を防止することができる。
導電状態又は非導電状態にセットできる＋ｊＪ逆的相変
化物質から成る。もっと具体的には、１會５２は、最初
はアモルファスであシセット電圧及び電流で結晶導′亀
状態に変化させることができ、次にリセット重圧及び′
電流によシアモルファス絶縁体状態にリセットできる物
質から作られる。このリセット可能物質として好ましい
もののひとつはケゝルマニウムとテルルを含むもの、た
とえばＧｅ２０’ｌ”１１８０ 、である。この物質は
、１０６ サイクルに達する良い可逆性、最高記憶温
間１００℃、１丙電圧８ボルト、ＳＥＴ抵抗３００オー
ム及びＯＦＦ抵抗（１７５℃）はぼ１０４ オーム、と
いう特性を有する。この物質を用いる場合、モリブデン
の薄い障壁層を、たとえば蒸着によりダイオード構造４
０にデポジットして移動を防止することができる。
前に述べたように、セット可能物質を用いて層５２を作
るとＲＯＭ又はＦＲＯＭデバイスが得られる。
るとＲＯＭ又はＦＲＯＭデバイスが得られる。
選択された第１組のアドレスラインと第２アドレスライ
ンとの対の夫々に必要な（釧゛砥圧及び′低流を印加す
ることによシ、選択されたそれぞれのメモリ・セルをセ
ットすることができる。いったんセットするとメモリ・
セルはリセットできない。したがってセット可能物質を
用いた場合、最終ユーザーがプログラミングをすれＩ−
ｊ：、ＰＲＯＭアレイになるし、Ｊ□（Ｊ終ニーデーが
受取る１１■にアレイをプログラムすればＲＯＭプレイ
になる。
ンとの対の夫々に必要な（釧゛砥圧及び′低流を印加す
ることによシ、選択されたそれぞれのメモリ・セルをセ
ットすることができる。いったんセットするとメモリ・
セルはリセットできない。したがってセット可能物質を
用いた場合、最終ユーザーがプログラミングをすれＩ−
ｊ：、ＰＲＯＭアレイになるし、Ｊ□（Ｊ終ニーデーが
受取る１１■にアレイをプログラムすればＲＯＭプレイ
になる。
１偕５２にリセット可能物質をｊ＋ＪいるとＥＥＰＲＯ
ＭアレイがイＪ４られる。このアレイは、いったんゾロ
汐゛ラムした後でも丙ひプログラムし直すことができる
。
ＭアレイがイＪ４られる。このアレイは、いったんゾロ
汐゛ラムした後でも丙ひプログラムし直すことができる
。
出７図のアレイ５０ｉ／よ、また、フィールドプログラ
マブルロジックアレイとしても便える。そのだめには、
層５２にセット６ｆ能物質を用いたアレイ５０を使用す
るのが好ましい。セット又はリセット可能物メ絢の層５
２があってもなく−Ｃも、ダイオード自身を溶＆ｌ し
て両方向導電路を作ったり、あるいは必炊に応し開路に
したりできる。ダイオードを浴１ｋｈシて導゛亀路にす
るには、すくび出したアドレスラインの対に大きい電流
を流してそのダイオードを局所的に結晶化温度よシ冒い
温度に加熱すればよい。これは電気的に導電路をプログ
ラムすることになる。あるダイオードを開路にするには
、そのダイオードにつながるアドレスラインの対にさら
に大きい１４．泥を流す。この電流は、そのダイオード
を作っているアモルファスシリコン合金が局所的に蒸発
して開路になるほど高い温度まで、局所的に十分加熱で
きる大きさでなければならない。こうしてフィールドプ
ログラマブルロジックアレイも本発明に従って得られる
。
マブルロジックアレイとしても便える。そのだめには、
層５２にセット６ｆ能物質を用いたアレイ５０を使用す
るのが好ましい。セット又はリセット可能物メ絢の層５
２があってもなく−Ｃも、ダイオード自身を溶＆ｌ し
て両方向導電路を作ったり、あるいは必炊に応し開路に
したりできる。ダイオードを浴１ｋｈシて導゛亀路にす
るには、すくび出したアドレスラインの対に大きい電流
を流してそのダイオードを局所的に結晶化温度よシ冒い
温度に加熱すればよい。これは電気的に導電路をプログ
ラムすることになる。あるダイオードを開路にするには
、そのダイオードにつながるアドレスラインの対にさら
に大きい１４．泥を流す。この電流は、そのダイオード
を作っているアモルファスシリコン合金が局所的に蒸発
して開路になるほど高い温度まで、局所的に十分加熱で
きる大きさでなければならない。こうしてフィールドプ
ログラマブルロジックアレイも本発明に従って得られる
。
さらに、レーザーのエネルギーを用いてメモ１ルセル材
料をプログラムすることもできる。米国特許第３，５３
０，４４１号、スタンフォードＲ，オプシンスキー、特
許日１９７０年９月２２日、はこのプロセスを開示して
おシ、この中に参考としてと９入れられる。゛また、メ
モリ・セル材料を用いない場合、ダイオードを選択的に
短絡したり開路にしたりするのにもレーザー・エネルギ
ーを利用できる。しかし、レーザー光線のエネルギーは
十分強く、かつその選択されたダイオードに十分長時間
当てて、そのダイオードの半導体物質が溶融あるいはそ
れが開路になるまで局所的に力Ｕ熱しなければならない
。したがってアドレスラインのひと組はレーザー光に対
して透明でなければならない０ 次に第１３図について面切する。同図は、本発明のもう
ひとつの実ＩＪｉｌｉ ９１としての・１１１子マトリ
クスアレイ６０を示すもので、これは用いるメモリ材料
及びメモリセルとダイオードをプログラムする仕方によ
シＲＯＭ 、 ＦＲＯＭ 、又はＥＥＲＯＭアレイ又は
フィールドプログラマブルロジックアレイになシ得る。
料をプログラムすることもできる。米国特許第３，５３
０，４４１号、スタンフォードＲ，オプシンスキー、特
許日１９７０年９月２２日、はこのプロセスを開示して
おシ、この中に参考としてと９入れられる。゛また、メ
モリ・セル材料を用いない場合、ダイオードを選択的に
短絡したり開路にしたりするのにもレーザー・エネルギ
ーを利用できる。しかし、レーザー光線のエネルギーは
十分強く、かつその選択されたダイオードに十分長時間
当てて、そのダイオードの半導体物質が溶融あるいはそ
れが開路になるまで局所的に力Ｕ熱しなければならない
。したがってアドレスラインのひと組はレーザー光に対
して透明でなければならない０ 次に第１３図について面切する。同図は、本発明のもう
ひとつの実ＩＪｉｌｉ ９１としての・１１１子マトリ
クスアレイ６０を示すもので、これは用いるメモリ材料
及びメモリセルとダイオードをプログラムする仕方によ
シＲＯＭ 、 ＦＲＯＭ 、又はＥＥＲＯＭアレイ又は
フィールドプログラマブルロジックアレイになシ得る。
アレイ６０は、第１組のアドレスライン３２と、第２組
のアドレスライン３４と、アドレスライン３２と３４と
のクロスオーバ点における複数個のダイオード３６とを
含む。アレイ６ｏはまた、クロスオーバ点で限定される
区域内にセット又はリセット用能物仙の複数個の離散的
層６２を含む。この離散的１ｍ ６２は、また、前に述
べた理由によりトランスジー−サ材料から作ることもで
きる。
のアドレスライン３４と、アドレスライン３２と３４と
のクロスオーバ点における複数個のダイオード３６とを
含む。アレイ６ｏはまた、クロスオーバ点で限定される
区域内にセット又はリセット用能物仙の複数個の離散的
層６２を含む。この離散的１ｍ ６２は、また、前に述
べた理由によりトランスジー−サ材料から作ることもで
きる。
アレイ６０を製造する方法が第１４ａ図から第１８ｂ図
１でに示されている。ダイオード構造４０はＴ’ −１
−ｎｌｉ’＃ａであることが好ましいが、まずこのダイ
オード（再認４０が前述のような仕方で基板４２の上に
作られる。次に、第１５ａ図と第１５ｂ図に示すように
、メモリ物質が離散的層６２の形で、後にクロスオーバ
点で限定される区域内に入る部分にデポジットされる。
１でに示されている。ダイオード構造４０はＴ’ −１
−ｎｌｉ’＃ａであることが好ましいが、まずこのダイ
オード（再認４０が前述のような仕方で基板４２の上に
作られる。次に、第１５ａ図と第１５ｂ図に示すように
、メモリ物質が離散的層６２の形で、後にクロスオーバ
点で限定される区域内に入る部分にデポジットされる。
これはたとえば通常のマスキング及びフォトリングラフ
ィ法によって行う。次に、第１６ａ図及び第１６ｂ図に
示すように、第１組のアドレスライン３２を、メモリ材
料の離散的層６２とダイオード構造４゜の上に作る。そ
の後で、第１７ａ図及び第１７ｂ図に示すように、第２
組のアドレスライン３４が基板４２を選択的にエッチし
て作られる。こうして、有用な電子マトリクスアレイが
でき上る。
ィ法によって行う。次に、第１６ａ図及び第１６ｂ図に
示すように、第１組のアドレスライン３２を、メモリ材
料の離散的層６２とダイオード構造４゜の上に作る。そ
の後で、第１７ａ図及び第１７ｂ図に示すように、第２
組のアドレスライン３４が基板４２を選択的にエッチし
て作られる。こうして、有用な電子マトリクスアレイが
でき上る。
電気的分離をもっと良くしだい場合、前に述べたよう（
露出して残されたアモルファスシリコン合金の部分をエ
ッチするか、あるいは第１８ａ図及び第１８ｂ図に示す
ように酸化してもよい。こうすると酸化区域６４が残さ
れ、ダイオード３６の間の電気的分離は良くなる。
露出して残されたアモルファスシリコン合金の部分をエ
ッチするか、あるいは第１８ａ図及び第１８ｂ図に示す
ように酸化してもよい。こうすると酸化区域６４が残さ
れ、ダイオード３６の間の電気的分離は良くなる。
前述の分布ダイオードアレイと製造方法を用いて、上面
導体をディスプレイ電極とするのに望ましい形に作る技
法を加えて平面〕４ネルディスプレイを製造できる。第
１９図はその柚の水平液晶セルＩＩＮ伍７０を示す。第
１９図はこのオｆｋのセルを１つ示しているだけであり
、こういったセルを数多く作って平１ｎしやネルディス
プレイが作られるのであると了γｊ（すべきである。
導体をディスプレイ電極とするのに望ましい形に作る技
法を加えて平面〕４ネルディスプレイを製造できる。第
１９図はその柚の水平液晶セルＩＩＮ伍７０を示す。第
１９図はこのオｆｋのセルを１つ示しているだけであり
、こういったセルを数多く作って平１ｎしやネルディス
プレイが作られるのであると了γｊ（すべきである。
セルフ０は、上１１■導体７２及び７４と、底面導体７
６ 、７８ 、及び８ｏと、複ａ個のダイオードボディ
８２，８４，８６，８８．９０及び９２と、１対の電極
９４及び９６と、を含み、電極９４は直接ダイオードボ
ディ８６及び８８の上にあシ、′電極９６は導体７２の
上に作られている。図に見られるように、上面導体７２
と７４とは実質的に平行である。これらの上面導体は底
面導体７６゜７８及び８０と間隔をおいて交差し複数個
のクロスオーバ点を形成する。このクロスオーバ点で、
〜ｉ２体間にダイオードボディ８２，８４．９０及び９
２がある。電極９４も導体７８及び８ｏと交差して１対
のクロスオーバ点を形成し、このクロスオーバ虚にダイ
オードボディ８６及び８８がある。
６ 、７８ 、及び８ｏと、複ａ個のダイオードボディ
８２，８４，８６，８８．９０及び９２と、１対の電極
９４及び９６と、を含み、電極９４は直接ダイオードボ
ディ８６及び８８の上にあシ、′電極９６は導体７２の
上に作られている。図に見られるように、上面導体７２
と７４とは実質的に平行である。これらの上面導体は底
面導体７６゜７８及び８０と間隔をおいて交差し複数個
のクロスオーバ点を形成する。このクロスオーバ点で、
〜ｉ２体間にダイオードボディ８２，８４．９０及び９
２がある。電極９４も導体７８及び８ｏと交差して１対
のクロスオーバ点を形成し、このクロスオーバ虚にダイ
オードボディ８６及び８８がある。
ダイオード８２．９０及び９２は開路になっておシ、り
９イオードデデイ８８は溶融され筒導電状態になってい
る。ダイオード８４及び８６は、ダイオードとしての機
能を保っている。
９イオードデデイ８８は溶融され筒導電状態になってい
る。ダイオード８４及び８６は、ダイオードとしての機
能を保っている。
図をあまシ複雑にしないために図示されていないが、光
に作用する物質、たとえば液晶物芹、が電極９４と９６
の間に含まれる。「光に作用する物質」という言葉は、
光を放射する物質、あるいは、その物質で反射又は透過
する光の強度、位相、又は偏光を選択的に変化させるの
に利用できる任意の物質、を意味する。液晶は、その種
の特性を有する物質のひとつに過ぎない。液晶をセット
するには、導体７２及び８０に通電する。液晶をリセッ
トするには導体７２及び７４に通電する。
に作用する物質、たとえば液晶物芹、が電極９４と９６
の間に含まれる。「光に作用する物質」という言葉は、
光を放射する物質、あるいは、その物質で反射又は透過
する光の強度、位相、又は偏光を選択的に変化させるの
に利用できる任意の物質、を意味する。液晶は、その種
の特性を有する物質のひとつに過ぎない。液晶をセット
するには、導体７２及び８０に通電する。液晶をリセッ
トするには導体７２及び７４に通電する。
以下余白
第１９ａ図の構造は、たとえば第１４ａ図及び第１４ｂ
図に示されでいるように順、屯基板に選択素子又はダイ
オード構造をデポジットすることがらスタートして製造
される。その次に、上面導体と電：４１ｃ ｉ・、ダイ
オード４１イ造に図示された形態でデポジットされる。
図に示されでいるように順、屯基板に選択素子又はダイ
オード構造をデポジットすることがらスタートして製造
される。その次に、上面導体と電：４１ｃ ｉ・、ダイ
オード４１イ造に図示された形態でデポジットされる。
その後で基板を・エッチして底面、＋、％Ｊ体７６．７
８及び８０を作る。次に、導体及び倣：イ會がＩ＾ｈ出
して残したアモルファスシリコンの部分が、この４９体
及び′電極ヲマスクとして用いてエッチされる。次に、
ダイオード８２．９０及び９２は・七のダイオードを作
っている靴・買を蒸発させるｌ／Ｃ十分な巾、ｉノ’＋
を寸そこにｉｉｅ して開路にされ、ダイオード８８は
浴融される。最後に、荀２極９４と９６との間に液晶物
質全導入する。第１９ｂ図にディ／（ｆ Ｌ／イセルア
ｏの峨１１者図が示されている。
８及び８０を作る。次に、導体及び倣：イ會がＩ＾ｈ出
して残したアモルファスシリコンの部分が、この４９体
及び′電極ヲマスクとして用いてエッチされる。次に、
ダイオード８２．９０及び９２は・七のダイオードを作
っている靴・買を蒸発させるｌ／Ｃ十分な巾、ｉノ’＋
を寸そこにｉｉｅ して開路にされ、ダイオード８８は
浴融される。最後に、荀２極９４と９６との間に液晶物
質全導入する。第１９ｂ図にディ／（ｆ Ｌ／イセルア
ｏの峨１１者図が示されている。
ダイオードボディと４１１体との間のオープン領域に結
合用４コンパウンド（ｐｏｔｔｉｎｇ ｃｏｍｐｏｕｎ
ｄ） ？ｒ：光ノ広するのか好ましいと思われる。これ
によりセルフ０のＫＭ迫的納会性が強化される。
合用４コンパウンド（ｐｏｔｔｉｎｇ ｃｏｍｐｏｕｎ
ｄ） ？ｒ：光ノ広するのか好ましいと思われる。これ
によりセルフ０のＫＭ迫的納会性が強化される。
本うら明によれＱよ、大面槓基板とダイオード構造との
便用が可能であるから大ｉｆＩ］績平面パネルガイスゾ
レイを製造し得ることが理解されよう。また、デバイス
の製造に必狭なリソグラフ、イーステップが比較的少な
いので、セルを小型化することができ、従って、記録密
度と分解能と全向上させ得る。
便用が可能であるから大ｉｆＩ］績平面パネルガイスゾ
レイを製造し得ることが理解されよう。また、デバイス
の製造に必狭なリソグラフ、イーステップが比較的少な
いので、セルを小型化することができ、従って、記録密
度と分解能と全向上させ得る。
第２Ｏａ図は、別の平面ノ（ネルガイスプレィ液晶セル
１００を示す。このセルは縦形セルでめ９、比戟的犬面
抗の上部電極１０２を有する。セル１００は更に、上部
導体１０４．１０６と下部２，９１体１０８，１１０．
１１２とを含む。畳体１０８と１１０とは導体１０４の
下方に交差し７て、内部にダイオードボディ１１６，１
１８を脣する一対のクロスオーバ一点を形成している。
１００を示す。このセルは縦形セルでめ９、比戟的犬面
抗の上部電極１０２を有する。セル１００は更に、上部
導体１０４．１０６と下部２，９１体１０８，１１０．
１１２とを含む。畳体１０８と１１０とは導体１０４の
下方に交差し７て、内部にダイオードボディ１１６，１
１８を脣する一対のクロスオーバ一点を形成している。
電極１０２に並行している導体１０８，１１０の底面領
域ｅよ夫々、′ｉ’４’、極１０ ’２との間にダイオ
ードボディ１２４゜１２６を夫壺含む。同様に、導体１
１２と１０８とは導体１０６の下方に交差して、内部に
グイメートボディ１２８，１３０を有する他の一対のク
ロスオーバ点を形成している。更に、ダイオードボディ
１２０．１２２は電極１０２と導体１０８゜１１２との
間に百己１６ざ１する。ダイオードボディ１１６及び１
３０は開路にされており、ダイオ−）” ｙｌ？ ティ
】１８及び１２８は浴１触短植されており、ダイオード
は？ガイ１２４，１２６，１２０及び１２２は、ダイオ
ードとしての牛！１ヒ全ト米っている。
域ｅよ夫々、′ｉ’４’、極１０ ’２との間にダイオ
ードボディ１２４゜１２６を夫壺含む。同様に、導体１
１２と１０８とは導体１０６の下方に交差して、内部に
グイメートボディ１２８，１３０を有する他の一対のク
ロスオーバ点を形成している。更に、ダイオードボディ
１２０．１２２は電極１０２と導体１０８゜１１２との
間に百己１６ざ１する。ダイオードボディ１１６及び１
３０は開路にされており、ダイオ−）” ｙｌ？ ティ
】１８及び１２８は浴１触短植されており、ダイオード
は？ガイ１２４，１２６，１２０及び１２２は、ダイオ
ードとしての牛！１ヒ全ト米っている。
図含：不必νに復雑にしないために図には示されていな
いが、′屯４４ν１０２には液晶ｖＩ辿がデポジットき
れておシ、透明２ｊ−１体がその液晶物質の上にのって
いる。透明導体は共辿市１位の屯伸に結合されるであろ
う。ダイオード１２４と１２６はＡＮＤダートになって
いる。セルが励起しているときは、正の「ｂ、圧が導体
１ （１４及び１０８にかかっている。
いが、′屯４４ν１０２には液晶ｖＩ辿がデポジットき
れておシ、透明２ｊ−１体がその液晶物質の上にのって
いる。透明導体は共辿市１位の屯伸に結合されるであろ
う。ダイオード１２４と１２６はＡＮＤダートになって
いる。セルが励起しているときは、正の「ｂ、圧が導体
１ （１４及び１０８にかかっている。
セルラリセットするには、畳体１０４及び１０８のいず
れか１つ全アース７扛位又は負−１ｆｉ、圧に結合する
。
れか１つ全アース７扛位又は負−１ｆｉ、圧に結合する
。
セル１００は、ダイオード構造を専′１↓ｉ４基板上に
、たとえは第１４ａ図及び第１４ｂ図に示すように、デ
ポジットすることからスタートして製造される。
、たとえは第１４ａ図及び第１４ｂ図に示すように、デ
ポジットすることからスタートして製造される。
次に、上面４１体１ （１４及写１０６及び電極１０２
が、図示されでいるような所望の配置でダイオード構造
の土にデポジットされる。次に基板？エッチして底面４
１体１０８，１１０及び１１２を作る。
が、図示されでいるような所望の配置でダイオード構造
の土にデポジットされる。次に基板？エッチして底面４
１体１０８，１１０及び１１２を作る。
次に導体と電極が唇出して残したアモルファスシリコン
ダイオード構造の部分をエッチしてダイオードボディを
作る。次にダイオード１１６及び１３０は、そのダイオ
ードを作っているアモルファスシリコンを局部的に蒸発
させて開路にするに十分な′電流をそのダイオードに流
して開路にする。
ダイオード構造の部分をエッチしてダイオードボディを
作る。次にダイオード１１６及び１３０は、そのダイオ
ードを作っているアモルファスシリコンを局部的に蒸発
させて開路にするに十分な′電流をそのダイオードに流
して開路にする。
ダイオードボディ１１８及び１２８は、そのダイオード
ボディを作っているアモルファスシリコンを結晶化させ
る温度まで熱するに十分な′曲流をそれに流して也和す
る。最後に、液晶物質金電極１０２に塗布し、液晶物質
の上に共通電極をかぶせる。セルの下の空いたスペース
には、必要なら充填用コン・ぞランドをつめて物理的に
セル全強化することもできる。ここでも、この種のセル
を単−大面積基板に同時に多数作るのであり、ここでは
説明のためにその棟のセルをひとつたけ図示して説明し
ていることを理解されたい。セル１００の概略図を第２
０ｂ図に示す。
ボディを作っているアモルファスシリコンを結晶化させ
る温度まで熱するに十分な′曲流をそれに流して也和す
る。最後に、液晶物質金電極１０２に塗布し、液晶物質
の上に共通電極をかぶせる。セルの下の空いたスペース
には、必要なら充填用コン・ぞランドをつめて物理的に
セル全強化することもできる。ここでも、この種のセル
を単−大面積基板に同時に多数作るのであり、ここでは
説明のためにその棟のセルをひとつたけ図示して説明し
ていることを理解されたい。セル１００の概略図を第２
０ｂ図に示す。
第２１１図及び第２２図は、第２３図に示す如きプレプ
ログラムド電子回路アレイ゛１４０を本発明方法に於け
る中間製造段階で示す。第２１図によれｔ、ｊ：、導′
ｌ＋；’、性基板１４２に対してマトリクスアレイの製
造が開始される。相転移性物質から成る少くとも１つの
層１４４が基板１４２の上に形成される。相転移性物質
は、セット可ｍ王形又はリセット可能形のいずれでもよ
く、前汚己の如きダイオード（ｔ、１造を含む。この具
体例では層１４４は、アモルファスシリコン合金から形
成されたダイオード４’ｉ・′＋造をゼする。ダイオー
ド構造はドｉ−ｎ構成でもよく、７：ｒ；板１４２にｐ
プヒノ・ｎ１区性層、ｎ形層を順次デ、４５ジットして
形成され得る。このような手順は記甲ｌｌ道みであり、
こｔ″Ｌを用いてダイオード構造を形）、ｌｊｌ、倚る
。
ログラムド電子回路アレイ゛１４０を本発明方法に於け
る中間製造段階で示す。第２１図によれｔ、ｊ：、導′
ｌ＋；’、性基板１４２に対してマトリクスアレイの製
造が開始される。相転移性物質から成る少くとも１つの
層１４４が基板１４２の上に形成される。相転移性物質
は、セット可ｍ王形又はリセット可能形のいずれでもよ
く、前汚己の如きダイオード（ｔ、１造を含む。この具
体例では層１４４は、アモルファスシリコン合金から形
成されたダイオード４’ｉ・′＋造をゼする。ダイオー
ド構造はドｉ−ｎ構成でもよく、７：ｒ；板１４２にｐ
プヒノ・ｎ１区性層、ｎ形層を順次デ、４５ジットして
形成され得る。このような手順は記甲ｌｌ道みであり、
こｔ″Ｌを用いてダイオード構造を形）、ｌｊｌ、倚る
。
層１４４のダイオード構造の形成後、グイオーｈ″％’
ｌｓ４１４４にマスク１４６を付加する。マスクは、ダ
イオード構造１４４の選択された部分を照Ｌｔして実％
的に非伝導状態のアモルファス−／ ＩＪ コンから比
較的高い伝導状態の結晶質物質に変えるために、ＭｉＪ
記選択された部分を限定し露出せしめる形状の開口部１
４８を１つ以上有する。開口部１４８はまた、引続いて
形成されるアドレスラインの車なシ合う並行な平面領域
によって形成されるクロスオーバ一点の断面積と同じ大
きさの領域を限定する形状を有するのが好ましい。
ｌｓ４１４４にマスク１４６を付加する。マスクは、ダ
イオード構造１４４の選択された部分を照Ｌｔして実％
的に非伝導状態のアモルファス−／ ＩＪ コンから比
較的高い伝導状態の結晶質物質に変えるために、ＭｉＪ
記選択された部分を限定し露出せしめる形状の開口部１
４８を１つ以上有する。開口部１４８はまた、引続いて
形成されるアドレスラインの車なシ合う並行な平面領域
によって形成されるクロスオーバ一点の断面積と同じ大
きさの領域を限定する形状を有するのが好ましい。
実際には、マスク１４６は、ダイオード構造１４４と接
触させた別個のシート状拐科であってもよ６く、又は開
口部１４８を廟するダイオード構造上に従来のホトリン
′グラフィ技術で形成されたホトレジストでもよい。
触させた別個のシート状拐科であってもよ６く、又は開
口部１４８を廟するダイオード構造上に従来のホトリン
′グラフィ技術で形成されたホトレジストでもよい。
ｎｉＪ記の如くダイオード構造１４４にマスク１４６を
付加し、開口部によって限定されたダイオード構造の選
択部分をマスク１４６を介して照射する。
付加し、開口部によって限定されたダイオード構造の選
択部分をマスク１４６を介して照射する。
このために、強度の高い光フラッジーランｆ１４９が配
設されている。この用途には、キセノンフラッシュラン
プが特に有用で有効である。該ランプｉｄ広角光ヒーム
１５．０を発してこのビームをマスク１４６の全領域に
当てる。マスク越しにラング１４９で照射されるダイオ
ード構造の選択された領域は、局部的に加熱され、基板
領域の材料の状態が実質的に非伝導の状態から比較曲部
伝導の状態に変わる。次にマスクを除去する。マスクが
一体的拐科７−トから成るときは物理的除去、マスクが
ホトレジスト物賀がら成るときは化学的除去が有なわれ
る。この結果、第２２図のダ［１き部分的に完成したマ
） ＩＪクスアレイが得られる。
設されている。この用途には、キセノンフラッシュラン
プが特に有用で有効である。該ランプｉｄ広角光ヒーム
１５．０を発してこのビームをマスク１４６の全領域に
当てる。マスク越しにラング１４９で照射されるダイオ
ード構造の選択された領域は、局部的に加熱され、基板
領域の材料の状態が実質的に非伝導の状態から比較曲部
伝導の状態に変わる。次にマスクを除去する。マスクが
一体的拐科７−トから成るときは物理的除去、マスクが
ホトレジスト物賀がら成るときは化学的除去が有なわれ
る。この結果、第２２図のダ［１き部分的に完成したマ
） ＩＪクスアレイが得られる。
第２２図に於いては、光照射全骨けた選択領域１５２が
比較的畠１入導の状態に変化したことが理月ダ１されよ
う。ダイオード構造６造１４４の残りの部分１５４ｔよ
光照射を受けないので実質的に非伝導の状態に維持され
ている。従って、ダ・イオードｊｉｇ 造１４４の対向
面にアドレスラインが形成されるとき、アドレスライン
間にイエ。在する筈の未照射領域１５４の部分は完全に
ダイオードとして機能するでりろう。
比較的畠１入導の状態に変化したことが理月ダ１されよ
う。ダイオード構造６造１４４の残りの部分１５４ｔよ
光照射を受けないので実質的に非伝導の状態に維持され
ている。従って、ダ・イオードｊｉｇ 造１４４の対向
面にアドレスラインが形成されるとき、アドレスライン
間にイエ。在する筈の未照射領域１５４の部分は完全に
ダイオードとして機能するでりろう。
次に第２３図は、本発明のこの実施態様に従って製造さ
れた完成電子マトリクスアレイ１４０を示す。アレイ１
４０はメモリアレイではないが、ｆｉｌ 、ｔはロジッ
クアレイと平面Ａ’ネルディスプレイとの間で使用する
だめの被選択回路の形成に極めて有用である。第１組の
アドレスライン１５６は、導電性基板１４２の部分除去
によって形成された。
れた完成電子マトリクスアレイ１４０を示す。アレイ１
４０はメモリアレイではないが、ｆｉｌ 、ｔはロジッ
クアレイと平面Ａ’ネルディスプレイとの間で使用する
だめの被選択回路の形成に極めて有用である。第１組の
アドレスライン１５６は、導電性基板１４２の部分除去
によって形成された。
更に第２組のアドレスライン１５８はダイオード構造上
に形成された。アドレスライン１５８は、前記の如き従
来の蒸着プロセスによって形成され従来のホトリソグラ
フィ□技術によって整形され得る。アドレスライン１５
８はまた、領域１５２の位置の検出によって相転移領域
１５２と位＋ｔ＠せされ得る。相転移を生じた選択領域
１５２は、相転移を生じない別の領域とは異なる光学的
％性を有するので、従来から公知の光学的技術を用いて
領域１５２の位置の検出を行なうことが可能である。そ
の後、選択領域１５２の検出位置に従ってアドレスライ
ン１５８を位置合せし得る。
に形成された。アドレスライン１５８は、前記の如き従
来の蒸着プロセスによって形成され従来のホトリソグラ
フィ□技術によって整形され得る。アドレスライン１５
８はまた、領域１５２の位置の検出によって相転移領域
１５２と位＋ｔ＠せされ得る。相転移を生じた選択領域
１５２は、相転移を生じない別の領域とは異なる光学的
％性を有するので、従来から公知の光学的技術を用いて
領域１５２の位置の検出を行なうことが可能である。そ
の後、選択領域１５２の検出位置に従ってアドレスライ
ン１５８を位置合せし得る。
同じく第２３図によれば、前記の電子マトリクスアレイ
同様、第１組のアドレスライン１５６と第２組のアドレ
スライン１５８とは、１つの角度で交差してクロスオー
バ一点を形成する。従って、アドレスラインの兼行な共
通の表面領域は、相転移の生じなかった領域にダイオー
ドボディ１６０を形成する。相転＃を生じた選択領域１
５２は短絡ダイオードとして機能するであろう。従って
、％子マ） ｌ）クスアレイ１４０は第１図の電子マト
リクスアレイ同様に機能するであろうが、プレプログラ
ムされている。
同様、第１組のアドレスライン１５６と第２組のアドレ
スライン１５８とは、１つの角度で交差してクロスオー
バ一点を形成する。従って、アドレスラインの兼行な共
通の表面領域は、相転移の生じなかった領域にダイオー
ドボディ１６０を形成する。相転＃を生じた選択領域１
５２は短絡ダイオードとして機能するであろう。従って
、％子マ） ｌ）クスアレイ１４０は第１図の電子マト
リクスアレイ同様に機能するであろうが、プレプログラ
ムされている。
その結果、プレイを直列に電子的にプログラムすること
か小線になる。また、フラッシュランプによって同時に
相転移きせられる選択領域の全てに対してアレイ１４０
が並列にノログラムされているので、時間及び社費のか
なりの節約が倚られる。アレイの谷Ｆｉ−及びｗｒ 度
が極めて高いとき、このことはＭｆ費である。アドレス
ライン１５６と１５８とは、アレイをプログラムするノ
ヒめに使用したものと回しランプ１４９と（図示しない
）レンズ系とを用いて形状、され得る。従って、いかな
る光学的位置合せエラー又は光学的ゆがみも各層内で修
正され、ジインが完全に真直で互いに垂直になっていな
い場合でもクロスオーバ一点は位置合せされているであ
ろう。
か小線になる。また、フラッシュランプによって同時に
相転移きせられる選択領域の全てに対してアレイ１４０
が並列にノログラムされているので、時間及び社費のか
なりの節約が倚られる。アレイの谷Ｆｉ−及びｗｒ 度
が極めて高いとき、このことはＭｆ費である。アドレス
ライン１５６と１５８とは、アレイをプログラムするノ
ヒめに使用したものと回しランプ１４９と（図示しない
）レンズ系とを用いて形状、され得る。従って、いかな
る光学的位置合せエラー又は光学的ゆがみも各層内で修
正され、ジインが完全に真直で互いに垂直になっていな
い場合でもクロスオーバ一点は位置合せされているであ
ろう。
アレイ１４０は、実質的に前記と同様にしてフィールド
ゾログラマプルであるように製造されイ０る。前記との
違いは、層１４４が製造中にグレア０ログラムされない
ことである。構造は第２３図の如くに完成され、次に、
マスク１４６同様のマスクを用いてフィールドプログラ
ム芒れ得る。この具体例に於いては、少くとも１組のア
ドレスライン１５６．１５８がプログラム光に透明であ
り、従って、選択ダイオード１５２はラインを介してス
イッチングされ得る。 ゛ 同じく第２３図から明らかな如く、アドレスライン１５
６，１５８により露出状態で残されたダイオード構造の
領域は、アドレスラインをマスクとして利用することに
よって部分的に除去された。
ゾログラマプルであるように製造されイ０る。前記との
違いは、層１４４が製造中にグレア０ログラムされない
ことである。構造は第２３図の如くに完成され、次に、
マスク１４６同様のマスクを用いてフィールドプログラ
ム芒れ得る。この具体例に於いては、少くとも１組のア
ドレスライン１５６．１５８がプログラム光に透明であ
り、従って、選択ダイオード１５２はラインを介してス
イッチングされ得る。 ゛ 同じく第２３図から明らかな如く、アドレスライン１５
６，１５８により露出状態で残されたダイオード構造の
領域は、アドレスラインをマスクとして利用することに
よって部分的に除去された。
これにより、ダイオードがディ１６０と選択ダイオード
構造部分１５２又はダイオ−トビディ１６０相互間の導
電率又は抵抗率は絶縁を良くするだめにフィールドプロ
グラミング以前に震えられる。
構造部分１５２又はダイオ−トビディ１６０相互間の導
電率又は抵抗率は絶縁を良くするだめにフィールドプロ
グラミング以前に震えられる。
しかし乍ら前記の如く、多くの用途ではこれは不要であ
ろう。
ろう。
次に第２４図及び小２５図について説明する。
これらの図は、本発明の別の実施縛様たるグレプログラ
ムド’＠子マトリクスアレイ１７０ｉ＄２６図同イ求の
中間製造段階で示す。後述する如き相転移層の形Ｊ戊に
使用される材料（′に第では、アレイ１７０はＰＲＯＭ
、ＲＯＭ又はＥ；ＥＦＲＯＭとして使用されイ↓トる。
ムド’＠子マトリクスアレイ１７０ｉ＄２６図同イ求の
中間製造段階で示す。後述する如き相転移層の形Ｊ戊に
使用される材料（′に第では、アレイ１７０はＰＲＯＭ
、ＲＯＭ又はＥ；ＥＦＲＯＭとして使用されイ↓トる。
帛２４図によれば、棉屯性）−Ｇ板１７２に対してマト
リクスアレイの製造が開始される。前記のタイゾのア）
シわ゛じ選択系子即ちダイオード信認１７４が基板１７
２ にに形ＪＪｙ、される。ダイオード４ｊ１７造１７
４の上にＡ１−１転移物質１７６の層がデポジット又は
形成される。層１７６を形成する相転移物質は好ましく
は、前記の如きセット司Ｆｊシ又はリセット可能な物質
である。
リクスアレイの製造が開始される。前記のタイゾのア）
シわ゛じ選択系子即ちダイオード信認１７４が基板１７
２ にに形ＪＪｙ、される。ダイオード４ｊ１７造１７
４の上にＡ１−１転移物質１７６の層がデポジット又は
形成される。層１７６を形成する相転移物質は好ましく
は、前記の如きセット司Ｆｊシ又はリセット可能な物質
である。
アレイがＦＲＯＭ又はＲＯＭとして使用されるとき、ｊ
餉１７６は、実質的に非伝導の状態とセット可能で実質
的にリセット不可能な比較的島伝導の状態とを有するセ
ット’ＥｉＪ能物知から形成される。このような物質は
、例えは、前記の如きアモルファスシリコン合金でもよ
く、又はピー２９フアレイがＥＥＰＲＯＭから使用され
るとき、層は、実質的に非伝導状態と比較的高い伝導状
態とを有しておりこの２つの状態の間でセット及びリセ
ット可能なリセット可能物質から形成される。このよう
な物質として例えば前記の如きカルコケ９ナイドがある
。
餉１７６は、実質的に非伝導の状態とセット可能で実質
的にリセット不可能な比較的島伝導の状態とを有するセ
ット’ＥｉＪ能物知から形成される。このような物質は
、例えは、前記の如きアモルファスシリコン合金でもよ
く、又はピー２９フアレイがＥＥＰＲＯＭから使用され
るとき、層は、実質的に非伝導状態と比較的高い伝導状
態とを有しておりこの２つの状態の間でセット及びリセ
ット可能なリセット可能物質から形成される。このよう
な物質として例えば前記の如きカルコケ９ナイドがある
。
セット可能又はリセット可能物質の層１７６をダイオー
ド構造１７４の上に形成後、ｊ債１７６の上にマスク１
７８を配置又は形成する。マスクｅよ第２１図のマスク
１４６の形状を有し得る。マスク１７８は史に開孔１８
０’ｉ肩する。開孔１８０は、照射されて実質的に非伝
導の状態から比較的高伝導状態に変えられる選択部分を
限足し露出させる形状を有する。開孔１８０は好ましく
は更に、以後に形成されるアドレスラインの重なり合う
並行共通表面領域によって形成されるクロスオーバ一点
に実質的に同じ断面積の領域を限定するような形状を有
する。
ド構造１７４の上に形成後、ｊ債１７６の上にマスク１
７８を配置又は形成する。マスクｅよ第２１図のマスク
１４６の形状を有し得る。マスク１７８は史に開孔１８
０’ｉ肩する。開孔１８０は、照射されて実質的に非伝
導の状態から比較的高伝導状態に変えられる選択部分を
限足し露出させる形状を有する。開孔１８０は好ましく
は更に、以後に形成されるアドレスラインの重なり合う
並行共通表面領域によって形成されるクロスオーバ一点
に実質的に同じ断面積の領域を限定するような形状を有
する。
ｌｊｉ目：已の如（＋１カ１７６の上にマスク１７８を
形成又は配置＜￥、 した後に、開孔によって限虻され
だ層１７６の迅択部分をマスク１７８を介して照射する
。この／ζめにもまた高強度光フラッシュランプ１８２
が（Ｉｉｊｌえられている。これは、Ａｉｌ出の第２１
図のランプ１４８と同独のものでよい。ｒ”ｆｊ １７
６の〕ンク択領域はランｆ１８２でフラッジ−又は照射
されると、実ｒ６＝４的に非伝導の状ｊ四から比較的高
伝導の状態に局部的に変わる。このとき、迅択領域の層
１７６のみが状態変化を生じ層１７６の下方のダイオー
ド捕造１７４は変化しないようにランプが与えるエネル
ギを調ｙＩＪする必要”かある。
形成又は配置＜￥、 した後に、開孔によって限虻され
だ層１７６の迅択部分をマスク１７８を介して照射する
。この／ζめにもまた高強度光フラッシュランプ１８２
が（Ｉｉｊｌえられている。これは、Ａｉｌ出の第２１
図のランプ１４８と同独のものでよい。ｒ”ｆｊ １７
６の〕ンク択領域はランｆ１８２でフラッジ−又は照射
されると、実ｒ６＝４的に非伝導の状ｊ四から比較的高
伝導の状態に局部的に変わる。このとき、迅択領域の層
１７６のみが状態変化を生じ層１７６の下方のダイオー
ド捕造１７４は変化しないようにランプが与えるエネル
ギを調ｙＩＪする必要”かある。
以下余白
／Ｅｔ１７６の選択領域の照射後、マスク１７８を除去
する。マスクが一体的材料シートであるときは物理的に
除去し、マスクがホトレジスト材料から形成されている
ときは化学的又は他の除去処理を用いる。ここで、第２
５図に示す如く部分的に完成したマトリクスアレイが得
られる。
する。マスクが一体的材料シートであるときは物理的に
除去し、マスクがホトレジスト材料から形成されている
ときは化学的又は他の除去処理を用いる。ここで、第２
５図に示す如く部分的に完成したマトリクスアレイが得
られる。
第２５図によれは、光照射を受けた選択領域１８４が比
較的高伝導の状態に変化している。層１７６の残りの部
分１８６は光照射を受けなかったので実質的に非伝導の
状態を維持している。
較的高伝導の状態に変化している。層１７６の残りの部
分１８６は光照射を受けなかったので実質的に非伝導の
状態を維持している。
ｉ：Ｈ，２６図は、本発明のこの実施！襟様に従って製
造された完成電子マ） ＪＪクスアレイ１７０を示す。
造された完成電子マ） ＪＪクスアレイ１７０を示す。
第１組のアドレスライン１８８は、導電性基板１７２の
部分除去によシ形成されたものである。
部分除去によシ形成されたものである。
史にダイオード構造上に第２組のアドレスライン１９０
が形成されている。アドレスライン１９０は、前記の如
〈従来の蒸着プロセスにより形成され従来のホトリーフ
グラフィ法によって配列され得る。アドレスライン１９
０は史に、相転移価域１８４の位伽ヲ検出することによ
ってこの飴域と位ｉｖ′を合ぜされ得心、この位１最の
検出には、例えば当業で公知の光学技術を使用し得る。
が形成されている。アドレスライン１９０は、前記の如
〈従来の蒸着プロセスにより形成され従来のホトリーフ
グラフィ法によって配列され得る。アドレスライン１９
０は史に、相転移価域１８４の位伽ヲ検出することによ
ってこの飴域と位ｉｖ′を合ぜされ得心、この位１最の
検出には、例えば当業で公知の光学技術を使用し得る。
これは、相転移選択領域１８４がそれ以外の相不変領截
１８６とは異乃：る光学的特性を有するからである。選
択′唄域１８４の位動の検出後、検出された位１１・Ｎ
に従ってアドレスライン１９０を位置合せし得る〇第２
６１２１によれば、先に記載した電子マトリクスアレイ
とｌ：ｊｌしく、第１組及びｌ”： ２ Ｉｔ、ＩＪの
アドレスライン１８８．１９０ｆｄ、１つの角度で交差
してクロス刊−バ一点をブ形成する。従ってアドレスラ
インの並行共ｉｎｎ表面領１或はゾログラムされた層部
分１．８４，１８６と直列のダイオードボディ１９２螢
ノトニノｊスする。１Ｌ１．子７トリクスアレイ１７０
は第７図の′、１１子マトリクスアレイと同様に杉、ψ
化するであろうがプレグログラムされているであろう。
１８６とは異乃：る光学的特性を有するからである。選
択′唄域１８４の位動の検出後、検出された位１１・Ｎ
に従ってアドレスライン１９０を位置合せし得る〇第２
６１２１によれば、先に記載した電子マトリクスアレイ
とｌ：ｊｌしく、第１組及びｌ”： ２ Ｉｔ、ＩＪの
アドレスライン１８８．１９０ｆｄ、１つの角度で交差
してクロス刊−バ一点をブ形成する。従ってアドレスラ
インの並行共ｉｎｎ表面領１或はゾログラムされた層部
分１．８４，１８６と直列のダイオードボディ１９２螢
ノトニノｊスする。１Ｌ１．子７トリクスアレイ１７０
は第７図の′、１１子マトリクスアレイと同様に杉、ψ
化するであろうがプレグログラムされているであろう。
その右７束、ｙルイ１７０を直列に１１１１子的にプロ
グラムすることは不快になる。更に、アレイ１４０では
全ての選択領域がフラッジ−ランプによって同時に相変
化されることにより並列的にゾログラムされるので、時
間及び費用がか々り節約される。
グラムすることは不快になる。更に、アレイ１４０では
全ての選択領域がフラッジ−ランプによって同時に相変
化されることにより並列的にゾログラムされるので、時
間及び費用がか々り節約される。
これらのアレイは極め１高谷緻及び高屑度を有するので
前記の間約の程度は極めて大きい。
前記の間約の程度は極めて大きい。
プログラミング後、アレイ１７０に正確な情報がコード
されたことを確認するために、選ｊ尺されスイッチング
されたクロスオーバ一点１８４をテストすることも可能
である。第２５囚のプレプログラムドアレイの場合、領
域１８４と残りの領域と−：、前記の如く光学的手段例
えばレーザーによって読取又は検出され得る。フィール
ドグログラムドアレイの場合、コードされた情報又はノ
４ターンは、光学的又は電気的に読取可能である。適正
にプログラムされていない領域に関してｔ」−、プレプ
ログラムドアレイの場合には光学的手段によって個々に
プログラムし、フィールドプログラマブルアレイの場合
には光学的又１ｌ−１：電気的手段によってプログラム
し得る。
されたことを確認するために、選ｊ尺されスイッチング
されたクロスオーバ一点１８４をテストすることも可能
である。第２５囚のプレプログラムドアレイの場合、領
域１８４と残りの領域と−：、前記の如く光学的手段例
えばレーザーによって読取又は検出され得る。フィール
ドグログラムドアレイの場合、コードされた情報又はノ
４ターンは、光学的又は電気的に読取可能である。適正
にプログラムされていない領域に関してｔ」−、プレプ
ログラムドアレイの場合には光学的手段によって個々に
プログラムし、フィールドプログラマブルアレイの場合
には光学的又１ｌ−１：電気的手段によってプログラム
し得る。
特にフィールドプログラマブルアレイの場合、プログラ
ミング以前及び／又はプログラミング中にアレイを冷却
してもよい。これにより、アレイ１７０を組込んだデバ
イスの他の部分の好ましくない熱！゛〆動をＩＳ１止し
ｒ々ｆる。浄た冷却によって、１４接領戦の加熱を避け
るためのテスト後の（ｌｉｌｉｉ々の領域のスイッチン
グが容易になる。
ミング以前及び／又はプログラミング中にアレイを冷却
してもよい。これにより、アレイ１７０を組込んだデバ
イスの他の部分の好ましくない熱！゛〆動をＩＳ１止し
ｒ々ｆる。浄た冷却によって、１４接領戦の加熱を避け
るためのテスト後の（ｌｉｌｉｉ々の領域のスイッチン
グが容易になる。
以下余白
第２３図のアレイ１４０に関する記載同様、・唄域１８
４をプレプログラミングしないでアレイ１７０をフィー
ルドゾログラマプルアレイとして形成することも可能で
ある。更に、１組のライン１８８又は１９０がプログラ
ミング光に透明であることが必要であり、アレイ１７０
をプログラミング中に冷却し得、且つ、必要ならばプロ
グラムドアレイ１７０をテストし再プログラムすること
ができる。層１７６がリセット可能材料から形成される
ならば、アレイ１７０をバルク消去して再プログラムし
得る。
４をプレプログラミングしないでアレイ１７０をフィー
ルドゾログラマプルアレイとして形成することも可能で
ある。更に、１組のライン１８８又は１９０がプログラ
ミング光に透明であることが必要であり、アレイ１７０
をプログラミング中に冷却し得、且つ、必要ならばプロ
グラムドアレイ１７０をテストし再プログラムすること
ができる。層１７６がリセット可能材料から形成される
ならば、アレイ１７０をバルク消去して再プログラムし
得る。
第２６図に示す如く、ダイオード構造の領域とアドレス
ライン１８８，１９０が露出状態で残したセット可能又
はリセット可能材料層は、アドレスラインをマスクとし
て利用して部分的に除去ちれ得る。これによってダイオ
ードボディ１９２相互間の導電率又は抗折率が変わｐ１
相互間の絶縁性が増す。前述の如く多くの用途では、こ
の処理は不要であろう。
ライン１８８，１９０が露出状態で残したセット可能又
はリセット可能材料層は、アドレスラインをマスクとし
て利用して部分的に除去ちれ得る。これによってダイオ
ードボディ１９２相互間の導電率又は抗折率が変わｐ１
相互間の絶縁性が増す。前述の如く多くの用途では、こ
の処理は不要であろう。
第２５図の構造に関して即に説明したように、選択領域
１８４を比較的高伝導の状態に変化させた。これにより
領域１８４は、アモルファス相から結晶質相に変化した
。本発明の別の具体例では、領域１８４と領域１８６と
の間の構造の違いを利用して、高伝導状態を得たアレイ
の選択部分が実質的に非伝導の状態にリセットされ得な
いプレプログラムド電子アレイを製造する。
１８４を比較的高伝導の状態に変化させた。これにより
領域１８４は、アモルファス相から結晶質相に変化した
。本発明の別の具体例では、領域１８４と領域１８６と
の間の構造の違いを利用して、高伝導状態を得たアレイ
の選択部分が実質的に非伝導の状態にリセットされ得な
いプレプログラムド電子アレイを製造する。
前記の如きアレイの製造の際には、アモルファス部分１
８６よりも結晶質部分１８４を高速で選択的にエッチす
る湿性エッチャント例えば硝酸を７ｍ１７６に作用させ
得る。このエッチ処理後に第２５図の構造は第２７図の
形状を得る筈である。
８６よりも結晶質部分１８４を高速で選択的にエッチす
る湿性エッチャント例えば硝酸を７ｍ１７６に作用させ
得る。このエッチ処理後に第２５図の構造は第２７図の
形状を得る筈である。
この形状によれば、結晶質相部分１８４が除去されてボ
イド２００が形成式れボイド下方のダイオード構造１７
４が露出しており、ダイオード構造１７４の上面にアモ
ルファス即ち天頂的に非伝導の部分１８６が維持されて
いる。
イド２００が形成式れボイド下方のダイオード構造１７
４が露出しており、ダイオード構造１７４の上面にアモ
ルファス即ち天頂的に非伝導の部分１８６が維持されて
いる。
次に第２８図によれば、第２組のアドレスライン１９０
は形成後に、光線に照射されエッチャントで除去された
領域でダイオード構造と直接接触するであろう。例えば
第２８図の如く、ダイオードボディ１９２ａと１９２ｂ
とは各々に重層するアドレスライン１９０と直接接触し
ている。その結果、ダイオードボディ１９２ａと１９２
ｂとの間に、変えることのできない永久的高伝導通路が
成立する。他の全ての点では第２８図のアレイは第２６
図のアレイ１７０に実質的に等しい。
は形成後に、光線に照射されエッチャントで除去された
領域でダイオード構造と直接接触するであろう。例えば
第２８図の如く、ダイオードボディ１９２ａと１９２ｂ
とは各々に重層するアドレスライン１９０と直接接触し
ている。その結果、ダイオードボディ１９２ａと１９２
ｂとの間に、変えることのできない永久的高伝導通路が
成立する。他の全ての点では第２８図のアレイは第２６
図のアレイ１７０に実質的に等しい。
上の説明から明らかなごとく、本発明には多くの変更及
び変型が可能である。たとえば、アモルファスシリコン
ダイオードボディはいろんなサイズや形にできるし、ｎ
−１−ｐ構造にすることもできる。また、多重ｐ−１−
ｎ構造を直列にデポジットして多重ダイオード構造にす
ることもできる。導体が何層も、夫々薄膜半導体物質の
層を間にはさんでデポジットされると、電気的に連結で
きるプログラマブル・ダイオードセルが何段も重なった
多レベル構造が作られる。多重ダイオード構造はある種
の動作畦圧及び電流条件の場合に必要であるし、多レベ
ル構造は、ダー ト又はビット密度をできるだけ高く、
連結回路の長さをできるだけ短くしたい場合に必要とな
る。相転移性材料から成る層は、アモルファス状態でデ
ポジットされるとして述べてきたが、リセット可能な材
料も照射に先立って結晶状態で初期に形成きれ得る。
び変型が可能である。たとえば、アモルファスシリコン
ダイオードボディはいろんなサイズや形にできるし、ｎ
−１−ｐ構造にすることもできる。また、多重ｐ−１−
ｎ構造を直列にデポジットして多重ダイオード構造にす
ることもできる。導体が何層も、夫々薄膜半導体物質の
層を間にはさんでデポジットされると、電気的に連結で
きるプログラマブル・ダイオードセルが何段も重なった
多レベル構造が作られる。多重ダイオード構造はある種
の動作畦圧及び電流条件の場合に必要であるし、多レベ
ル構造は、ダー ト又はビット密度をできるだけ高く、
連結回路の長さをできるだけ短くしたい場合に必要とな
る。相転移性材料から成る層は、アモルファス状態でデ
ポジットされるとして述べてきたが、リセット可能な材
料も照射に先立って結晶状態で初期に形成きれ得る。
”アモルファス”という語は、短距ド１又は中間距離で
の秩序があり、時には結晶介在物を含むことさえあっで
も、長距離秩序をもたない合金又は物質を意味している
。結晶領域の代りにアモルファス・頭載の除去が所望さ
れる場合には、適当なエッチャントが選択される。更に
、フィールドプログラムにおける具体例においては、ア
レイは、フィールドプログラムを容易にするためにプレ
グロダラムされる配列頭載を含むことも可能である。し
たがって、特許請求の範囲内で本発明は個々に説明烙れ
た実施例以外の仕方でも実施できるものであるというこ
とは了解きれよう。
の秩序があり、時には結晶介在物を含むことさえあっで
も、長距離秩序をもたない合金又は物質を意味している
。結晶領域の代りにアモルファス・頭載の除去が所望さ
れる場合には、適当なエッチャントが選択される。更に
、フィールドプログラムにおける具体例においては、ア
レイは、フィールドプログラムを容易にするためにプレ
グロダラムされる配列頭載を含むことも可能である。し
たがって、特許請求の範囲内で本発明は個々に説明烙れ
た実施例以外の仕方でも実施できるものであるというこ
とは了解きれよう。
第１図は電子ダイオードマトリクスアレイの部分的透視
図、 第２ａ図、第３＆図、第４ａ図及び第５ａ図は第１図の
ダイオードマトリクスアレイの製造の諸段階を示す部分
側面図、 第２ｂ図、第３ｂ図、第４ｂ図及び第５ｂ図は第１図の
ダイオードマトリクスアレイの成造の諸段階を、第２ａ
図、第３ａ図、第４ａ図及び第５ａ図の方向に対し夫々
直角の方向から見た部分側面図、 第６ａ図及び第６ｂ図はマ） ＩＪクスアレイのダイオ
ードを分離する別の方法を示す、それぞれ第５ａ図及び
第５ｂ図と同様の部分側面図、第７図は本発明の別の実
施態様である電子マトリクスアレイの部分斜視図、 第８ａ図、第９ａ図、第１０ａ図、第１１ａ図及び第１
２ａ図は本発明による第７図の成子アレイの製造の諸段
階を示す部分側面図、 第８ｂ図、第９ｂ図、第ｉｏｂ図、第１１ｂ図及び第１
２ｂ図は第７図の電子マ） ＩＪクスアレイの製造の諸
段階を、第８ａ図、第９ａ図）第１０ａ図、第１１ａ図
及び第１２ａ図の方向に対して夫夫直角の方向から見た
部分側面図、 第１３図は電子マトリクスアレイの別の具体例Ｂｉｓ分
廁祝図、 第１４ａ図、第１５ａ図、第１６ａ図、第１．７ａ図及
び第１８ａ図は第１３図の電子アレイの製造の諸段階を
示すＭｉｘ分側面側面 図１４ｂ図、第１５ｂ図、第１６ｂ図、第１７ｂ図及び
第１８ｂ図は第１３図の成子マトリクスアレイの製造の
諸段階を、第１４ａ図、第１５ａ図、第１６ ａ図、ｍ
１７ ａ図及び１１８ａ図の方向に対して夫々直角の
方向から見た部分１１Ｉ１１面図１第１９ａ図は平面パ
ネルディスプレイの部分的透視図、 第１９ｂ図は第１９ａ図の平面ツヤネルディスプレイの
等価回路を示す概略図、 第２０ａ図は平面パネルディスプレイの別の具体例のｈ
ｌＳ分余（祝図、 第２０ｂ図は第２０ａ図の平面パネルディスプレイの等
価回路の４は略図、 第２１図及び第２２図は本発明の１つの実施態様による
グレプログラムド回路アレイの製法を示す概略部分図、
第２３図は第２１図及び第２２図に示す如く製造された
回路のブレプログラムドアレイの概略部分図、第２４図
及び第２５図は本発明の別の実施態様によるプレグログ
ラムド也子マトリクスメモリアレイの概略部分図、第２
６図は第２４図及び第２５図に示す如く製造ちれたグレ
プログラムド電子マトリクスメモリプレイの概略部分図
、第２７図は本発明の更に別の実施態様により製造中の
別の′電子マトリクスメモリアレイの概略部分図、第２
８図は一部が第２５図に示す如く製造された電子マトリ
クスメモリアレイの概略部分図である。 ３０．５０．６０・・・電子マトリクスアレイ、３２・
・・第１組のアドレスライン、３４・・・第２血のアド
レスライン、３６・・・選択素子、３８・・・溝又はチ
ャンネル、４２・・・導電基板、４４・・・酸化した領
域、５２・・・セット又はリセット可能物質の層、６２
・・・トランスジューサ物質の離散的層、７０・・・水
平液晶セル構造、７２．７４・・・上面導体、７６゜７
８．８Ｑ・・・底面導体、８２，８４ｔ８６，８８゜９
０．９２・・・ダイオ−トンｊ？ディ、９４と９６・・
・１対のディスプレイ電極、１０２・・・電極、１０４
゜１０６・・・上面導体、１０８，１１０．１１２・・
・底面導体、１４０・・・グレプログラムド′ｔＬ子回
路アレイ、１４２・・・基板、１４４・・・ダイオード
構造、１４６・・・マスク、１５６．１５８・・・アド
レスライン、１６０・・・ダイオードボディ、１７０・
・・プレプログラムド電子マトリクスアレイ、１７２・
・・基板、１７４・・・ダイオード構造、１７８・・・
マスク、１８８．１９０・・・アドレスライン、１９２
・・・ダイオードボディ。
図、 第２ａ図、第３＆図、第４ａ図及び第５ａ図は第１図の
ダイオードマトリクスアレイの製造の諸段階を示す部分
側面図、 第２ｂ図、第３ｂ図、第４ｂ図及び第５ｂ図は第１図の
ダイオードマトリクスアレイの成造の諸段階を、第２ａ
図、第３ａ図、第４ａ図及び第５ａ図の方向に対し夫々
直角の方向から見た部分側面図、 第６ａ図及び第６ｂ図はマ） ＩＪクスアレイのダイオ
ードを分離する別の方法を示す、それぞれ第５ａ図及び
第５ｂ図と同様の部分側面図、第７図は本発明の別の実
施態様である電子マトリクスアレイの部分斜視図、 第８ａ図、第９ａ図、第１０ａ図、第１１ａ図及び第１
２ａ図は本発明による第７図の成子アレイの製造の諸段
階を示す部分側面図、 第８ｂ図、第９ｂ図、第ｉｏｂ図、第１１ｂ図及び第１
２ｂ図は第７図の電子マ） ＩＪクスアレイの製造の諸
段階を、第８ａ図、第９ａ図）第１０ａ図、第１１ａ図
及び第１２ａ図の方向に対して夫夫直角の方向から見た
部分側面図、 第１３図は電子マトリクスアレイの別の具体例Ｂｉｓ分
廁祝図、 第１４ａ図、第１５ａ図、第１６ａ図、第１．７ａ図及
び第１８ａ図は第１３図の電子アレイの製造の諸段階を
示すＭｉｘ分側面側面 図１４ｂ図、第１５ｂ図、第１６ｂ図、第１７ｂ図及び
第１８ｂ図は第１３図の成子マトリクスアレイの製造の
諸段階を、第１４ａ図、第１５ａ図、第１６ ａ図、ｍ
１７ ａ図及び１１８ａ図の方向に対して夫々直角の
方向から見た部分１１Ｉ１１面図１第１９ａ図は平面パ
ネルディスプレイの部分的透視図、 第１９ｂ図は第１９ａ図の平面ツヤネルディスプレイの
等価回路を示す概略図、 第２０ａ図は平面パネルディスプレイの別の具体例のｈ
ｌＳ分余（祝図、 第２０ｂ図は第２０ａ図の平面パネルディスプレイの等
価回路の４は略図、 第２１図及び第２２図は本発明の１つの実施態様による
グレプログラムド回路アレイの製法を示す概略部分図、
第２３図は第２１図及び第２２図に示す如く製造された
回路のブレプログラムドアレイの概略部分図、第２４図
及び第２５図は本発明の別の実施態様によるプレグログ
ラムド也子マトリクスメモリアレイの概略部分図、第２
６図は第２４図及び第２５図に示す如く製造ちれたグレ
プログラムド電子マトリクスメモリプレイの概略部分図
、第２７図は本発明の更に別の実施態様により製造中の
別の′電子マトリクスメモリアレイの概略部分図、第２
８図は一部が第２５図に示す如く製造された電子マトリ
クスメモリアレイの概略部分図である。 ３０．５０．６０・・・電子マトリクスアレイ、３２・
・・第１組のアドレスライン、３４・・・第２血のアド
レスライン、３６・・・選択素子、３８・・・溝又はチ
ャンネル、４２・・・導電基板、４４・・・酸化した領
域、５２・・・セット又はリセット可能物質の層、６２
・・・トランスジューサ物質の離散的層、７０・・・水
平液晶セル構造、７２．７４・・・上面導体、７６゜７
８．８Ｑ・・・底面導体、８２，８４ｔ８６，８８゜９
０．９２・・・ダイオ−トンｊ？ディ、９４と９６・・
・１対のディスプレイ電極、１０２・・・電極、１０４
゜１０６・・・上面導体、１０８，１１０．１１２・・
・底面導体、１４０・・・グレプログラムド′ｔＬ子回
路アレイ、１４２・・・基板、１４４・・・ダイオード
構造、１４６・・・マスク、１５６．１５８・・・アド
レスライン、１６０・・・ダイオードボディ、１７０・
・・プレプログラムド電子マトリクスアレイ、１７２・
・・基板、１７４・・・ダイオード構造、１７８・・・
マスク、１８８．１９０・・・アドレスライン、１９２
・・・ダイオードボディ。
Claims (1)
- 【特許請求の範囲】 （１）夷η、的に非伝導性の状態と比較的高伝導性の状
態とを有する相転移性材料から成る少くとも１つの層を
いずれか１つの状態に於いて橢′ＩＬ性基板上に形成す
るステップと、前記層の実質的に非伝導性の趣択部分と
前記層の比較的高伝導性の選択部分とを形成するために
、前記層の複数個の選択領域を照射し前記層のこれらの
選択領域を同時に別の状にすに笈化芒せることによって
前記層を並列プログラミングするステップト、 前記層の対向面の夫々に第１組の′眠気伝導性アドレス
ライン及び第２組の電気伝導性アドレスラインを夫々形
成し、この際、前記２つの組のアドレスラインが複数ｉ
ｋのクロスオーバ一点を形成するように第１組のアドレ
スラインと第２組のアドレスラインとを１つの角度で交
差させるステップとを含んでおシ１ 前記層の実質的に非伝導性の選択部分及び比較的高伝導
性の選択部分が前記第１組のアドレスラインと第２組の
アドレスラインとの間に形成されていることを特徴とす
る電子マトリクスアレイの製法。 （２）更に、１−の前記伝導性部分の各々は、前記アド
レスラインの重なシ合う並行共通表面領域によって限定
される前記クロスオーバ一点の区域よシも実質的に大き
くならない個別的領域が層内で限定されるように設けら
れていることを特徴とする特許請求の範囲第１項に記載
の方法。 （３）更に、前記層の選択領域を照射するステップが、
マスクを介した前記層の照射を含むことを特徴とする特
許請求の範囲第１項又は第２項に記載の方法◎ （４）更に、前記照射ステップが、少くとも前記照射中
の前記層の冷却を含むことを特徴とする特許請求の範囲
第３項に記載の方法。 （５）更に、前記アドレスライン形成ステップに於いて
、前Ｎｔ ｌｊｉ域を照射し前記１つの状態を崩する層
部分の位置を検出し１つの状態を有する層部分の検出位
置に従って前記層上で前記アドレスラインのいずれか１
つの組を位置合ぜした後に前記ラインが形成りれること
を特徴とする特約−１ｔｉ１求の範囲第１項乃全第４項
のいずれかに記載の方法。 （６）更に、ＭｔＪ記相転相転移性材料層形成ステップ
アモルファス材料層のデポジションを含むことを特徴と
する特許Ｍｊ求の範囲第１項乃至第５項のいずれかに記
載の方法。 （７）更に、前記層の選択領域照射ステップが、前記選
択領域内でＭｉｒ記アモルファス拐料層を前記比較的高
伝導性の状態に変化せしめべく前記選択領域に光を照射
することを含む特許ｆｘ’ｌＪ求の範囲第６項に記載の
方法。 （８）更に、前記相転移性材料層形成ステップが、０１
′８記基板上に連続ダイオード構造を形成するために前
記基板上に複数の半導体材料層をデポジットすることを
含む特許請求の範囲第１項乃至第７項のいずれかに記載
の方法。 （９）更に、前記基板上に連続ダイオード構造を形成す
るステップを含んでおシ前記ダイオード構造上に前記相
転移性材料層が形成されることを特徴とする特許請求の
範、囲第１項乃至第７項のいずれかに記載の方法。 ０１１１１ 更に、前記ダイオード構造形成ステツブ
が、前記基板上に第１のドープ半導体層をデポジットし
、前記第１層に真性半導体層をデポジットし、前記真性
層に第２のドープ半導体層をデポジットすることを含む
特許請求の範囲第９項に記載の方法。 ＜１１）更に、前記アドレスライン形成以前に前記比較
的高伝導性の層部分を除去するステップを含むことを特
徴とする特許請求の範囲第１項乃至第１０項のいずれか
に記載の方法。 （６）更に、前記アドレスライン形成ステラｆが、前記
領域の照射以前に前記ラインを形成し前記アドレスライ
ンの少くとも１つの組を実質的に照射に透明なＩ料から
形成することを含む特許請求の範囲第１項乃至第１０項
のいずれかに記載の方法。 α１ 更に、前記選択部分がプログラムされた状態にあ
ることを（１ｍ認するために、前記選択部分をテストす
るステップを含むことを特徴とする特許請求の範囲第１
項乃至第１２項のいずれかに記載の方法。 σΦ 更に、前記相転移性材料がリセット可能であり、
更に、前記層を再度プログラムし得るように前記層をバ
ルク消去するスう′ツブを含むことを特徴とする特許鰭
青求の範囲第１３項に記載の方法◎ α→ 更に、前記選択部分を光学的にテストすることを
特徴とする特許ｉ？？？求の範囲第１３項に記載の方法
。 ０Ｑ 更に、前記選択部分を電気的にテストすること
を特徴とする特許請求の範囲第１３項に記載の方法。 αリ 更に、状態変化を生じなかった不変化選択領域を
再プログラムすることを特徴とする特許請求の範囲第１
３項に記載の方法。 α呻 更に、前記領域を光学的に再プログラムすること
を特徴とする特許請求の範囲第１７項に記載の方法。 （ハ）更に、前記領域を電気的に再７°ログラムするこ
とを特徴とする特許請求の範囲第１７項に記載の方法。 （ホ）更に、前記選択部分の状態を決定するために前記
選択部分の電気的特性の相違を検出するステップを含む
ことを特徴とする特許請求の範囲第１項に記載の方法。 Ｑη 連続した選択素子構造を形成するステップと〜 実質的に非伝導性の状態と比較的高伝導性の状態とを有
する相転移性材料から成る層をいずれか１つの状態に於
いて前記選択素子構造上に形成するステ、プと、 前記層の実質的に非伝導性の選択部分と比較的高伝導性
の選択部分とを形成するために前記相転移性材料層の軸
数の選４７ｅ領域を同時に別の状態に変化させることに
よって前記層を並列プログラムするステップと、 前記選択素子構造上に第１組の電気伝導性゛アドレスラ
インを形成するステップと、前記選択素子構造を中間に
挾んで前記層上に第２組の電気伝導性アドレスラインを
形成し、この際検数個のクロスオーバ一点を形成するよ
うに１つの角度で第１組のアドレスラインと交差畑せる
ステップとを飽んでおシ、前記層の比較的高伝導性の選
択部分と実質的に非伝導性の選択部分とが前記クロスオ
ーバ一点の内部に形成されていることを特徴とするメモ
リマトリクスアレイの製法。 ？２ 更に、ＭｉＪｍａ相転移性材利ｌ（の選択領域を
同１１、デに別の状態に変化させるステップが、前記選
択領域の照射を含むことを特徴とする特許Ｎ１１求の範
囲第２１項に記載の方法。 は澹 更に、前記た択領域が光で照射されることを特徴
とする特許請求の範囲第２２項に記載の方法。 （ハ）更に、前記照射ステップが、少くとも前記照射中
の前記層の冷却を含むことを特徴とする特許請求の範囲
第２３項に記載の方法。 （ハ）更に、前記選択領域がマスクを介して照射される
ことを特徴とする特許請求゛の範囲第２２項乃至第２４
項のいずれかに記載の方法。 （ハ）更に、前記第２組のアドレスラインの形成が、前
記部分の変化後に前記１つの状態を有する層部分の位置
を検出し次に１つの状態を有する層部分の検出位置に従
って前記層上で前記第２組のアドレスラインを位置合せ
することによって行なわれることを特徴とする特許請求
の範囲第２１項乃至第２５項のいずれかに記載の方法。 （ハ）更に、前記相転移性材料層形成ステップが、アモ
ルファス拐料層のデポジションを含むことを特徴とする
特許請求の範囲第２１項乃至第２６項のいずれかに記載
の方法。 （ハ）更に１前記湘か、アモルファスシリコン合金制料
から形成されることを特徴とする特許請求の範囲第２７
項に記載の方法。 （ハ）更に、前記層がカルコゲナイド材料から形成され
ることを特徴とする特許請求の範囲第２７項に記載の方
法。 （ト）更に、前記層の選択領域を別の状態に変化させる
ステップが、前記選択領域内の前記アモルファス材料を
結晶質材料に変化させることを含む易゛許ｍｒｉ求の範
囲第２７項乃至第２９項のいずれかに記載の方法。 ０υ 更に、前記連続した迦択素子栴造を形成するステ
ップが連続ダイオード構造の形成を含むことを特徴とす
る特許請求の範囲第２１項に記載の方法。 Ｏａ 史に、前記ダイオード構造の形成が、前記基板
上に第１のドープ半導体層をデポジットし島前記第１層
に真性半導体層をデポジットし、前記真性層に第２のド
ーグ半導体層をデポジットすることによって行なわれる
特許請求の範囲第３１項に記載の方法。 競 前記半導体層が、アモルファス半導体材料から形成
されることを特徴とする特許請求の範囲第３２項に記載
の方法。 ←９ 更に、前記クロスオーバ一点の層部分の単離を良
くするために、前記アドレスラインによって被覆されず
に露出して維持されている前記選択素子手段と前記相転
移性材料層との部分の抵抗率を増加させるステップを含
むことを特徴とする特許請求の範囲第２１項１１Ｃ記載
の方法。 （ト）更に、前記第２組のアドレスラインを形成する前
に、前記電気伝導性の高い層部分を除去するステップを
含むことを特徴とする特許請求の範囲第２１項に記載の
方法。 （ト）更に、前記アドレスライン形成ステップが、前記
領域の変化以前に前記ラインを形成し前記アドレスツイ
ンの少くとも１つの組を実質的に照射に透明な材料から
形成することを含む特許請求の範囲第２１項に記載の方
法００乃 史に、前記選択部分がプログラムされた状態
にあることを確認するために、ＯＩＩ記選択部分をテス
トするステップを含むことを特徴とする特許ｔｉ）求の
範囲第２１項乃至第３６項のいずれかに記載の方法。 ０８ 更に、前記相転移性材料がリセット可能であり
、更に、前記層を再反プログラムし得るように前記層を
バルク消去するステップを含むことを特徴とする特許請
求の範囲第３７項に自己載の方法。 （うり 史に、前記選択部分を光学的にテストすること
を特徴とする特許請求の範囲第３７項又は３８項に記載
の方法。 顛 更に、前記選択部分を電気的にテストすることを特
徴とする特許請求の範１）１：第３７項又は３８項に記
載の方法。 （４Ｉ）更に、状態変化を生じなかった不変化選択領域
を再プログラムすることを特徴とする特許請求の範囲８
ｊ↓３７項又は３８項に記載の方法０ （６）更に、前記領域を光学的に間プログラムすること
を特徴とする特許請求の範囲第４１項に記載の方法。 ０１ 更に、前記領域を電気的に再プログラムすること
を特徴とする特許請求の範囲第４１項に記載の方法。 以下余白
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US45891983A | 1983-01-18 | 1983-01-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59136966A true JPS59136966A (ja) | 1984-08-06 |
Family
ID=23822628
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59006237A Pending JPS59136966A (ja) | 1983-01-18 | 1984-01-17 | 電子マトリクスアレイの製法 |
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