KR20060100288A - 고체 전해질 메모리 소자 및 이러한 메모리 소자를제조하는 방법 - Google Patents

고체 전해질 메모리 소자 및 이러한 메모리 소자를제조하는 방법 Download PDF

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Abstract

불활성 캐소드 전극, 반응성 애노드 전극 및 그 사이의 고체 전해질 층을 포함하여 이루어지는 고체 전해질 메모리 소자에서, 고체 전해질 매트릭스는 결함 위치들을 갖는다.

Description

고체 전해질 메모리 소자 및 이러한 메모리 소자를 제조하는 방법{Solid electrolyte memory element and method for fabricating such a memory element}
첨부한 도면들을 참조하여, 본 발명을 보다 상세히 설명한다.
도 1은 본 발명에 따른 고체 전해질 메모리 소자를 갖는 CBRAM 셀의 한가지 가능한 구성을 회로 부호 표시로 개략적으로 나타내는 도면; 및
도 2a 내지 도 2g는 본 발명에 따른 고체 전해질 메모리 소자의 제조를 위한 한가지 가능한 실시예를 개략적으로 나타내는 도면이다.
본 발명은, 불활성 캐소드 전극(inert cathode electrode), 반응성 애노드 전극(reactive anode electrode) 및 그 사이의 고체 전해질 층을 포함하는 고체 전해질 메모리 소자 및 이러한 메모리 소자를 제조하는 방법에 관한 것이다.
반도체 메모리 기술의 개발은, 본질적으로, 반도체 메모리들의 성능을 향상시키면서 이와 동시에 피처 크기(feature size)들을 감소시키는 요건에 의해 추진된다. 하지만, 특히 저장 캐패시터들에 기록되고 그로부터 판독되기 위해 요구되고 높은 전류 요구를 유발하는 많은 양의 전하로 인해, 저장 캐패시터(storage capacitor)들에 기초한 반도체 메모리 개념(semiconductor memory concept)들의 더 소형화(miniaturization)는 힘들다. 그러므로, 기록 및 판독 작동들 동안에 상당히 적은 양의 전하를 갖는다는 것이 특징(distinguish)인 새로운 셀 개념들이 점차 고려되고 있다. 저항 메모리 소자(resistance memory element)를 포함하는 반도체 메모리들은 이러한 유망한 스위칭 아키텍처(promising switching architecture) 중 하나이다. 저항 메모리 소자는 2개의 상이한 도전 상태(conductivity state)들을 갖는다는 것이 특징이며, 이는 각각의 경우에서 메모리 상태, 즉 "로직 0" 또는 "로직 1"로 할당된다. 저항 메모리 소자의 메모리 상태를 검출하기 위해서, 일반적으로, 인가된 판독 전압으로 저항 메모리 소자를 통해 흐르는 전류가 평가(evaluate)된다.
저항 메모리 소자를 갖는 한가지 가능한 메모리 개념은, 저항 메모리 소자가 불활성 캐소드 전극, 반응성 애노드 전극 및 이온 도전성 캐리어 물질(ionically conductive carrier material)을 포함하는 소위 CBRAM(conductive bridging RAM)이다. 이 경우, 이온 도전성 캐리어 물질은, 일반적으로, 칼코게나이드 화합물(chalcogenide compound) 또는 산화물을 포함하는 고체 전해질이다. 금속 원자들 또는 이온들은 실온에서 높은 이온 이동성(ion mobility)을 갖는 이온성 도전체(ionic conductor)를 얻기 위하여 이러한 유리질(vitreous) 고체 전해질내에 통합(incorporate)될 수 있다. 바람직하게는, 저항 소자에 대한 반응성 애노드 전극으로서는 구리 또는 은이 사용되고, 불활성 캐소드 전극에 대해서는 텅스텐, 티타늄 질화물 또는 도핑된 폴리실리콘이 사용된다.
CBRAM 셀의 기능은, 금속성 이온들이 이온 도전성 고체 전해 물질안으로 인디퓨즈(indiffuse)될 수 있거나, 바이폴라 전압 펄스(bipolar voltage pulse)들의 인가에 의해 제어되는 방식으로 고체 전해 물질로부터 제거될 수 있는 효과를 이용한다. 따라서, CBRAM 셀은 고-저항 상태와 저-저항 상태 사이에서 번갈아(back and forth) 스위칭될 수 있으며, 각각의 경우에서, 상이한 저항 값들에 로직 상태가 할당된다. 이 경우, 가변가능한 방식으로 고체 전해질 층안으로 도입되는 금속성 이온들은, 일반적으로 반응성 애노드 전극으로부터 비롯된다. 기록 작동 시에, 즉, 금속성 이온들이 고체 전해 물질안으로 인디퓨즈되는 때에, 양의 기록 전압이 인가되면, 애노드 물질이 산화되고 고체 전해질내에 용해(dissolve)된다. 이 경우, 이온 확산은 가해진(impressed) 전압의 지속기간(duration), 세기 및 극성(polarity)에 의해 제어될 수 있다. 충분한 개수의 금속성 이온들이 고체 전해 물질안으로 인디퓨즈 되자마자, 애노드 전극과 캐소드 전극 사이에 저-저항 금속성 또는 반도체성 브리지가 형성되며, 그 결과, CBRAM 셀의 전기 저항이 크게 감소된다.
삭제 작동 시, 음의 삭제 전압을 인가함으로써, 고체 전해질 물질안으로 인디퓨즈된 금속성 이온들은 애노드 전극에 의해 흡인(attract)되고, 이 후, 금속성 이온들은 환원(reduction) 후 다시 침착(deposit)된다. 이는, 애노드 전극과 캐소드 전극사이의 저-저항 금속성 또는 반도체성 브리지를 인터럽트(interrupt)하며, 이는 CBRAM 셀의 저항이 크게 증가되는 효과를 갖는다. 따라서, 기록 및 삭제 작동들에 의해, CBRAM 셀은 저-저항 상태와 고-저항 상태 사이에서 번갈아 스위칭될 수 있으며, 이는, 각각의 경우에서, 로직 상태를 나타낸다. CBRAM 셀의 판독(read- out) 시, 일반적으로, CBRAM 셀을 통해 캐패시턴스(capacitance)가 하전(charge)되거나 방전(discharge)되고, 그 후 캐패시턴스의 전위가 제 시간에(in time) 사전설정된 지점 이후에 부과(assess)되어, CBRAM 셀의 로직 상태가 결정되도록 절차가 수행된다.
메모리 셀 개발의 목적은, 기록 및 판독 작동들에 대해 높은 스위칭 속도들을 갖게 하기 위함이다. 따라서, 실리콘 CMOS 기술을 이용하여 제조된 종래의 DRAM 및 SRAM 셀들에서는, 25ns보다 낮은 스위칭 속도가 프로그래밍 시에 달성된다. 이와 대조적으로, CBRAM 셀들의 경우, 고체 전해질 층을 제조하기 위해 양산(mass production)에 적합한 방법이 사용된다면, 단지 상당히 낮은 스위칭 속도가 달성된다. 이는, 실리콘 기술에서 통상적으로 사용되는 층 생성 방법들, 예컨대, 특히 스퍼터링 방법(sputtering method)들, CVD 방법들 또는 ALD 방법들이 외부 전기장의 영향하에서 신속한 이온 이동(ion migration)을 방지하는 고도로 조밀한 층 구조들을 생성하기 때문이다. 따라서, 스퍼터링에 의한 층들의 인가 시, 통상적으로 층들이 생성되며, 이 층들은 전체적으로 또는 부분적으로 비정질(amorphous)이지만, 그럼에도 불구하고, 이들은 고-밀도 매트릭스(high-density matrix)를 갖는다. CBRAM 셀들의 경우, 고체 전해질 층을 형성하기 위해 스퍼터링 공정이 사용되면, 기록 작동 시에는 단지 약 100ns의 스위칭 속도가 달성될 수 있으며, 삭제 작동 시에는, 단지 100㎲의 스위칭 속도가 달성될 수 있다. 또한, 이는, 스퍼터링 방법 대신에, CVD 방법 또는 ALD 방법이 사용되는 경우에도 유효하다. 상기 방법에서 사용되는 높은 온도들, CVD 방법에서는 200℃ 내지 800℃ 및 ALD 방법에서는 200℃ 내지 500 ℃ 때문에, 단지 낮은 이온 이동성을 갖는 나노결정(nanocrystalline) 고-밀도 층들이 형성되며, 따라서 CBRAM 셀들의 프로그래밍 작동 및 삭제 작동 시에 금속성 이온들의 신속한 확산을 본질적으로 방지한다.
그러므로, 보다 빠른 스위칭을 가능하게 하기 위해서, 다공성(porous) 고체 전해질 층들을 제조하는 방법들이 제안되었다. 따라서, IEEE Si Nanoelectronics Workshop(2002년)에서, M.N. Kozicki 외의 "Can Solid State Electrochemistry Eliminate the Memory Scaling Quandary?"는, 고체 전해질로서 열적 기상-증착된(thermally vapor-deposited) 칼코게나이드 층들 및 추가 기상-증착된 이온 도너 물질(ion doner material)을 이용하여 약 25ns의 스위칭 속도를 갖는 CBRAM 셀들을 제조하는 한가지 가능성을 개시한다. 하지만, Kozicki가 사용한 고체 전해질 층들의 열적 기상 증착 방법은, 큰 반도체 기판, 예컨대 200mm 또는 300mm 실리콘 웨이퍼의 경우, 단지 불량한 재현성(poor reproducibility) 및 낮은 층 균질성(layer homogeneity)을 가능하게 하기 때문에, 양산에는 적합하지 않다.
기록 및 삭제 작동들 시에 펄스 진폭들을 증가시킴으로써 CBRAM 셀들에서의 스위칭 속도가 증가될 수도 있지만, 인가된 전기장 강도는 CBRAM 셀에 유해한 셀내의 높은 전류 밀도들을 유도하지 않아야 한다. 더욱이, 높은 전기장의 반복된 인가는 고체 전해 물질의 저하(degradation)를 증대시킨다.
더욱이, 특히 삭제 작동 시의 낮은 이온 이동성의 경우, 금속성 이온들이 애노드 전극으로 다시 전달(transport back)되게 함으로써, 애노드 전극과 캐소드 전극 사이의 금속성 이온들에 의해 형성된 전기적 연결의 완벽한 분해(resolution)를 달성하기 위해서, 전기장이 긴 펄스 주기로 인가되어야 한다. 하지만, 긴 삭제 펄스들은, CBRAM 셀의 비대칭적인 작동을 유발하거나, 삭제 시 충분히 높은 데이터 속도를 실현하기 위해서 CBRAM 셀들을 병렬로 포함하는 메모리 셀 어레이를 대량으로 작동시킬 필요가 있다.
그러므로, 양산 조건 하에서 높은 스위칭 속도를 가능하게 하는 개선된 고체 전해질 메모리 소자 및 고체 전해질 메모리 소자를 제조하는 개선된 방법이 요구된다.
본 발명의 실시예들은 고체 전해질 메모리 소자를 제조하는 방법 및 고체 전해질 메모리 소자를 제공한다.
본 발명의 제 1 실시예에 따르면, 고체 전해질 메모리 소자를 제조하는 방법은: 제 1 전극을 제공하는 단계, 고체 전해질 매트릭스(solid electrolyte matrix)내의 의도적인 결함 형성(targeted defect formation)을 이용하여 고체 전해질 층과 상기 제 1 전극을 코팅하는 단계, 및 상기 고체 전해질 층 위에 제 2 전극을 도포(apply)하는 단계를 갖는다.
본 발명의 제 2 실시예에 따르면, 고체 전해질 메모리 소자를 제조하는 방법은: 제 1 전극을 제공하는 단계, 결정 고체 전해 물질(crystalline solid electrolyte material)의 전체 또는 부분내의 의도적인 결함 형성을 갖는 고체 전해질 층과 상기 제 1 전극을 코팅하는 단계, 및 상기 고체 전해질 층 위에 제 2 전극을 도포하는 단계를 갖는다.
본 발명의 제 3 실시예에 따르면, 고체 전해질 메모리 소자는 불활성 캐소드 전극, 반응성 애노드 전극 및 그 사이의 고체 전해질 층을 갖고, 고체 전해질 층은 결함 위치(defect site)들을 갖는 고체 전해질 매트릭스를 갖는다.
본 발명의 제 4 실시예에 따르면, 고체 전해질 메모리 소자는 불활성 캐소드 전극, 반등성 애노드 전극 및 그 사이의 고체 전해질 층을 갖고, 고체 전해질 층은 결함 위치들을 갖는 결정 고체 전해질 매트릭스의 전체 또는 부분을 갖는다.
도 1은 구동 트랜지스터(1) 및 고체 전해질 메모리 소자(2)를 포함하는 CBRAM(conductive bridging RAM) 셀을 회로 부호 표시로 개략적으로 나타낸다. 이 경우, 구동 트랜지스터(drive transistor: 1) 및 고체 전해질 메모리 소자(2)는 비트 라인(3)과 접지 단자(4) 사이에서 직렬로 연결되고, 선택 트랜지스터(selection transistor)의 제어 단자(11)는 워드 라인(5)상의 활성화 신호(activation signal)를 이용하여 선택 트랜지스터를 개방 또는 폐쇄하기 위해 워드 라인(5)에 연결된다. 이 경우, 고체 전해질 메모리 소자는, 반응성 애노드 전극(21) 및 불활성 캐소드 전극(22)을 포함하고 그 사이에는 이온 도전성 고체 전해 물질로 만들어진 저장 층(23)이 제공되는 저항 메모리 소자(PMC(programmable metallization cell)로도 알려짐)이다.
반응성 애노드 전극(21)과 불활성 캐소드 전극(22) 사이에 양의 전압의 인가를 통해, 반응성 애노드 전극에서 전기화학적 산화 공정(electrochemical oxidation process)이 생긴다: 금속성 애노드 물질은 산화되며 고체 전해질 층(23) 내에 용해된다. 이 경우, 고체 전해질 층(23)내의 애노드 물질의 이온 확산은 가해진 전압의 진폭 및 지속기간에 의해 제어될 수 있다. 애노드 전극으로부터의 충분한 개수의 금속 이온들이 고체 전해 물질안으로 인디퓨즈 되자마자, 금속성 또는 반도체성 브리지는 애노드 전극(21)과 캐소드 전극(22) 사이에 형성되며, 그 결과, 메모리 소자(2)의 전기 저항이 크게 감소된다.
이러한 도전 경로(conductive path)는 애노드 전극(21)과 캐소드 전극(22) 사이의 음의 전압의 인가를 통해 다시 인출(withdraw)될 수 있으며, 애노드 전극(21)으로부터 고체 전해질 안으로 방출(release)된 이온들은 애노드 전극(21)을 향해 이동하고 환원 후 거기에 다시 침착된다. 이러한 결과로, 메모리 소자의 저항이 크게 감소된다. 따라서, 고체 전해질 메모리 셀은, 애노드 전극(21)과 캐소드 전극(22) 사이에서 교번하여(alternately) 인가된 전기 펄스들에 의해, 고-저항 상태와 저-저항 상태 사이에서 번갈아 스위칭될 수 있으며, 이는 로직 상태가 할당되어야 하는 상이한 저항 값들 각각에 대해 가능하다.
CBRAM 셀의 구동 트랜지스터(1)는 일반적으로 전계 효과 트랜지스터(field effect transistor)이며, 이를 통해, 저항 소자(2)는 비트 라인(3)에 연결될 수 있다. 이 경우, 구동 트랜지스터(1)는, 대응하는 전압들의 인가에 의해 고체 전해 메모리 소자(2)를 프로그래밍하고 판독하기 위해서, 할당된 워드 라인(5)을 통해 스위치 온(switch on)되고 스위치 오프(switch off)된다. 이 경우, CBRAM 셀은 고체 전해질 메모리 소자(2)의 저항을 측정함으로써 판독된다. 이러한 전기 저항 값은, 일반적으로 고체 전해질 메모리 소자 및 이에 따른 CBRAM 셀의 로직 상태를 어세스 하기 위해서 기준량(reference quantity)과 비교된다.
저항성 저항 메모리 소자들에 사용되는 고체 전해질 물질로서는, 주로, 셀레늄, 황 및 텔루리움과 같은 6족 원소들과의 칼코게나이드 화합물들, 특히, 이 경우에서는, 메모리 셀 제조에 관하여 실리콘과 용이하게 처리될 수 있는 반도체 성질들을 갖는 화합물들이 이용된다. 이 경우, 바람직한 칼코게나이드 화합물들은 GesSe1 -x, GexSi1-x, Cus 및 CuSe이다. 하지만, 칼코게나이드 화합물들 이외에도, 고체 전해 물질로서 WOx와 같은 산화물 화합물들도 자주 사용된다. 반응성 애노드 전극용 물질로서 구리 또는 은이 사용된다. 캐소드 전극은, 일반적으로, 텅스텐, 티타늄 질화물 또는 도핑된 폴리실리콘을 포함한다.
종래의 DRAM 및 SRAM 셀 개념들에 비해, CBRAM 셀들은 기록 및 판독 작동들을 수행하기 위하여 상당히 적은 양의 전하 및 이에 따른 감소된 전류 요구를 갖는다는 점이 특징이다. 더욱이, CBRAM 셀들, 및 이 경우에서는 특히 고체 전해질 메모리 소자들은 매우 작은 치수가 제공될 수 있으며, 이는 메모리 셀의 고도의 소형화를 가능하게 한다.
CBRAM 셀들의 경우와, 특히, 고체 전해질 메모리 소자들의 경우에서의 한가지 난제는, 종래의 DRAM 또는 SRAM 셀들과 필적할만한 기록 및 삭제를 위한 스위칭 속도들을 달성하는 것이다. 이는, 스퍼터링, CVD 방법들 또는 ALD 방법들과 같은 실리콘 기술로부터 공지된 층 생성 방법들을 이용하여 제조되는 고체 전해질 층들에 특히 적용된다. 양산에 적합한 이들 공지된 층 생성 방법들은 고-밀도 층 구성 및 이에 따른 고체 전해질 매트릭스내의 크게 감소된 이온 이동성을 유도함에 따라, 이는 고체 전해질 메모리 소자의 프로그래밍 시에 긴 스위칭 시간들을 수반하게 된다. 이는, 고체 전해질 매트릭스내의 금속성 이온들의 이동성이 기록 시 또는 삭제 시 고체 전해질 층을 통해 애노드 전극과 캐소드 전극간의 도전성 연결을 수립 및 제거하기 위한 결정적인 파라미터이기 때문이다. 기록 및 삭제 처리 시에 높은 전기장을 인가함으로써 스위칭 작동을 가속화할 수 있지만, 그럼에도 불구하고, 높은 장 세기는 고체 전해 물질의 저하 및 이에 따른 셀의 파괴를 초래한다.
고체 전해질 매트릭스내의 금속성 이온들의 높은 이동성을 달성하기 위하여, 또한 이와 동시에, 양산에 적합한 실리콘 기술로부터 공지된 층 생성 방법들을 이용할 수 있기 위하여, 고체 전해질 층은 결정 고체 전해질 매트릭스의 전체 또는 부분내의 의도적인 결함 형성을 이용하여 형성된다. CBRAM 셀 제조와 관련된 고체 전해질 층 생성 시 이러한 특별한 공정 구현에 의해, 예컨대, 스퍼터링 공정, CVD 방법 또는 ALD 방법과 같이, 양산에 적합한 공지된 층 생성 방법들과 관련하여 생성된 조밀하고 저-결함성(low-defect) 고체 전해질 층에, 베이컨시(vacancy)들 또는 디스로케이션(dislocation)들과 같은 결함 위치들이 추가로 제공되며, 이 결과, 이온 이동성이 상당히 증가되며 따라서 CBRAM 셀들을 기록 및 삭제하는 스위칭 속도가 나노 초(nanosecond) 범위내에서 달성될 수 있다.
도 2는 본 발명에 따른 고체 전해질 메모리 소자를 형성하는 한가지 가능한 공정 순서를 나타낸다. 이 경우, 개개의 도면들 각각은 상이한 후속 공정 단계들 이후의 구조체를 통해 절단한 단면을 개략적으로 나타낸다. 도 2a에 도시된 바와 같이, 시작점은 반도체 웨이퍼, 바람직하게는 실리콘 웨이퍼(200)이다. CBRAM 셀들을 갖는 집적 회로를 형성하는 경우에 요구되는 다양한 구성요소들은 상기 반도체 웨이퍼(200)내에 이미 제공되었을 수도 있다.
그 후, 도 2b에 도시된 바와 같이, 제 1 전극 층(210), 예컨대 캐소드 전극이 반도체 웨이퍼(200)상에 도포된다. 상기 층은, 일반적으로, 대응하는 금속화물(corresponding metallization), 예컨대 텅스텐, 티타늄 질화물 또는 도핑된 폴리실리콘 층을 증착시킴으로써 생성된다.
공지된 층 생성 방법에 의해, 유전 층(dielectric layer: 220), 예컨대 실리콘 이산화물 또는 실리콘 질화물층이 제 1 전극 층(210) 위에 도포된다. 이 경우, 유전 층의 층 두께는 50nm와 100nm 사이인 것이 바람직하다. 이 공정 단계 후의 구조체를 절개한 단면이 도 2c에 도시되어 있다.
그 후, 포토리소그래피 기술(photolithography technology)을 이용하여, 고체 전해질 블록을 형성하는 영역이 유전 층(220) 위에 정의되며, 유전 층은 대응하는 영역내에서 제 1 전극 층(210)까지 에칭 백(etch back)된다.
이후, 도 2d에 도시된 바와 같이, 고체 전해 물질(230)은 유전 층(220)의 에칭된 영역(etched-free region)내에 도입된다. 바람직하게는 칼고게나이드 또는 산화물 화합물인 고체 전해 물질은, 이 경우, 실리콘 기술로부터 공지되며, CVD 방법, ALD 방법 또는 스퍼터링 공정과 같이 양산에 적합한 층 생성 방법들 중 하나에 의해 생성되는 것이 바람직하다.
대안예로서, 제 1 전극 층, 고체 전해질 층 및 제 2 전극 층이 차례대로, 즉 유전체를 증착시키고 에칭시킬 필요 없이, 증착될 수 있으며 후속 에칭 공정에 의해 패터닝될 수 있다. 이는 본 명세서에서 바람직한 변형예이다. 도 2a 내지 도 2g는 제품의 가능성은 없는 개략적인 테스트 구조체들만을 나타낸다.
CVD 방법은 선택된 가스들이 가열된 반도체 웨이퍼 상에서 도전된다는 원리에 기초하며, 그 표면 온도는 200℃ 내지 800℃ 사이에 존재한다. 그 후, 공정 가스들은 고온의 표면상에서 반응하며, 그 반응물로서 원하는 층이 증착된다. ALD 증착 방법에서, 고체 전해 물질은 200℃ 내지 500℃ 사이의 반도체 웨이퍼의 표면 온도에서 단원자 층(monoatomic layer)들로서 에칭된 트렌치내에 성장된다. CVD 또는 ALD 방법으로 제조된 고체 전해질 층들은, 일반적으로, 낮은 이온 이동성을 갖는 매우 조밀하게 패킹(pack)된 매트릭스를 갖는 나노결정체이다. 또한, 이는 스퍼터링 기술을 이용하여 제조된 고체 전해질 층에 적용되며, 이 층의 경우, 층 구조는 일반적으로 비정질이지만, 그럼에도 불구하고, 매우 조밀하게 패킹되어 있어, 낮은 이온 이동성을 초래한다.
그러므로, 본 발명에 따르면, 이온 이동성을 증가시키기 위해서, 고체 전해질 매트릭스내의, 결함들, 즉 베이컨시들 및 디스로케이션들의 생성을 위한 고체 전해질 층(230)의 후처리(aftertreatment)가 수행된다. 이는 입자 조사(particle irradiation)에 의해, 또한, 이 경우에는, 특히, 도포된 고체 전해질 층(230)의 이온 조사에 의해 수행되는 것이 바람직하다. 이 경우, 유익한 이온 조사 도즈(ion irradiation dose)들은 1014/cm2 이상, 보다 바람직하게는 1015/cm2 이상이며, 이 경 우, 사용된 이온들은 붕소, 비소, 산소 및 인과 같은 활성 이온(active ion)들이거나 그렇지 않으면, 질소, 및 불활성 가스(noble gas), 예컨대 헬륨, 네온, 아르곤, 제논 또는 크립톤과 같은 불활성 이온(passive ion)들일 수 있다. 고-에너지 입자들, 특히 이온들을 이용하는 조사는, 수 피코 초(picosecond)내에 다시 어닐링(anneal)되는 고체 전해 물질내의 임팩트 캐스케이드(impact cascade)들을 생성한다. 이는 베이컨시들 및 디스로케이션들의 높은 결함 밀도를 갖는 고체 전해질 매트릭스를 남게 하며, 그 결과, 10-3cm/Vs 이상의 높은 이온 이동성이 달성될 수 있다. (베이컨시들의) 결함 밀도들은 통상적으로, 10-8이며, 이는 부연하면, 매 108번째 격자 위치(lattice site)가 비어 있음을 의미한다. 이들 밀도들은 조사 시 10-3까지 증가될 수 있다. 이는, 예를 들어, 양전자 소멸 분광 분석(positron annihilation spectroscopy)에 의해 증명될 수 있다. 예를 들어, 이온 또는 예컨대 중성자 조사(neutron irradiation)의 결과로서 생기는 베이컨시 덩어리들은 투과 전자 현미경(transmission electron microscopy: TEM)에 의해 증명될 수 있다.
이 경우, 이온 방사선의 에너지 범위는 1keV 내지 150keV 사이에 존재하는 것이 바람직하다. 1keV 미만의 에너지들에서는, 충분히 강한 결함 형성 캐스케이드(defect formation cascade)가 매트릭스내에서 생기지 않는다. 이와 대조적으로, 150keV보다 큰 에너지들에서는, 이온들의 침투 깊이(penetration depth)가 너무 커서, 아래놓인(underlying) 전극 층 또는 반도체 기판내에 손상이 생길 수 있다. 이 경우, 결함 형성 공정은 가열 또는 레이저 조사를 이용한 동시적인 열처리에 의해 지지(support)될 수 있다. 이 경우, 이온 조사 시에 아니면 그 후에 직접 열처리가 수행될 수 있으며, 그 온도 범위는 350℃ 내지 650℃인 것이 바람직하다. 이러한 온도 값들은 구조체를 가열하거나, 그렇지 않으면, RTA 방법에 의한 또는 엑시머 레이저 어닐링에 의한 순간적인 펄싱(momentary pulsing)에 의해 달성될 수 있다. 추가 열처리는 고체 전해질 매트릭스내의 결함 형성을 지지한다.
실제 고체 전해질 층 생성 이후의 결함 형성 공정에 대한 대안예로서, 결함 형성 공정은 층 도포와 함께 동시에 수행될 수도 있다. 이러한 이유로, 이온-빔-보조된(ion-beam-assisted) 증착 공정들이 특히 적합하며, 이러한 방법으로, 고체 전해 물질 증착 시, 높은 이온 이동성을 제공하는 결함들이 고체 전해질 매트릭스내에 형성된다. 이온 조사, 사용된 이온들, 도즈들 및 에너지 값들과 관련된 인 시튜(in situ) 결함 생성 시의 공정 구현은, 이 경우, 이온 조사를 이용한 고체 전해질 층의 후처리에 대한 공정 구현에 따라 디자인될 수 있다.
고체 전해질 매트릭스내의 의도적인 결함 형성을 갖는 고체 전해질 층(230)의 형성 후, 도 2e에 도시된 바와 같이, 고체 전해질(230)은 유전층(220)내에서 약간 에칭 백된다. 그 후, 도 2f에 도시된 바와 같이, 바람직하게는 구리 또는 은으로 만들어진 얇은 금속 층(240)이 고체 전해질 층 위에 도포된다. 그 후, 에너지 자극 공정(energetically stimulated process)을 이용하여, 예컨대 광확산(photodiffusion) 및/또는 열적 가열을 이용하여, 고체 전해질 층 및 이에 따른 CBRAM 셀의 전기 저항을 설정하기 위해서, 금속 층(240)으로부터 고체 전해질(230) 안으로 금속 이온들이 구동된다.
결함 형성의 결과로 다공성인 고체 전해질 층(230) 안으로 금속 이온들을 구동시키는 것 대신에, 대안적으로, 금속 이온들은 고체 전해 물질 증착과 관련해서만큼 일찍 부수적으로(concomitantly) 도입될 수 있으며, 따라서 고체 전해질 메모리 소자의 저항을 설정할 수 있다. 모든 이온들이 고체 전해질 층 안으로 인디퓨즈되지 않은 경우, 도포된 금속 층(240)은 고체 전해질 메모리 소자의 제 2 전극 층으로서 사용될 수 있다. 대안예로서, 제 2 전극, 바람직하게는 반응성 애노드 전극으로서 또 다른 금속 층을 도포할 수도 있다. 또한, 이 경우에도, 은 또는 구리가 층 물질로서 사용되는 것이 바람직하다. 최종적으로, 도 2g에 도시된 바와 같이, 금속성 콘택 층(250)이 제 2 애노드 전극 위에 도포된다.
따라서, 본 발명은, 스퍼터링, CVD 증착 또는 ALD 증착과 같이, 실리콘 평면 기술(silicon planar technology)로부터 공지된 층 생성 방법들을 이용하여, 양산에 적합한, 즉, 넓은 면적에 걸쳐 높은 재현성과 양호한 층 균질성을 갖는 방식으로 생성될 수 있는 CBRAM 셀을 제공한다. 하지만, 이와 동시에, 고체 전해질 층의 제조 공정 시 의도적인 결함 형성을 이용하여, 고체 전해 물질내의 높은 이온 이동성 및 이에 따른 CBRAM 셀의 높은 스위칭 속도를 수반하는, 매트릭스내의 높은 결함 밀도 및 이에 따른 높은 층 다공성(layer porosity)이 달성된다.
일 실시예에 따르면, 고체 전해 매트릭스내의 결함 형성은, 추가 결함 형성 공정을 이용하여 코팅 작업 시에 행해지거나, 추가 결함 형성 공정을 이용하여 실제 증착 작업 이후에 수행된다. 이 과정에 따라, 높은 층 품질과 연계된 탁월한 이 온 이동 값들을 갖는 고체 전해질 층은, 실리콘 기술로부터 공지된 공정 구현과 관련하여 단순한 방식으로 생성될 수 있다.
더욱이, 고체 전해질 매트릭스의 결함 형성 공정은 입자 조사에 의해, 바람직하게는 이온 조사에 의해 달성될 수 있다. 고-에너지 이온들을 이용한 조사는, 수 피코 초내에 어닐링되는 고체 전해질 매트릭스내에 임팩트 캐스케이드들을 생성하지만, 고체 전해 물질내에 높은 결함 밀도를 남게 하므로, 고체 전해 물질내의 이온들의 최대 이동값들이 유도되게 하며, 이에 따라 낮은 전기 펄스 높이들에 대한 짧은 스위칭 시간들을 갖는 CBRAM 셀들이 생성되는 결과를 가져온다. 고체 전해질 층이 이온-유도된 결함들을 갖는 CBRAM 셀들의 경우, 나노 초 범위내에서 기록 및 삭제 작동들에 대한 스위칭 속도들을 달성할 수 있다. 이 경우, 유익한 이온 조사 도즈들은 1014/cm2 이상, 보다 더 바람직하게는 1015/cm2 이상이며, 붕소, 비소 또는 인과 같은 활성 이온들이거나 그렇지 않으면, 질소, 산소 또는 불활성 가스(noble gas)와 같은 불활성 이온들을 사용할 수 있다. 이 경우, 유익한 에너지 값들은, 이온들의 침투 깊이를 제한하고 또한 이와 동시에 임팩트 케스케이드 공정을 달성하기 위해, 1keV 내지 150keV 사이에 있다. 최대 다공성 및 이에 따른 최대 이온 이동성을 갖는 고체 전해질 층들은 이러한 최적화된 이온 조사에 의해 얻어질 수 있다.
더욱이, 결함 형성 공정은 열적 또는 레이저 처리 단계에 의해 보조될 수 있으며, 그 결과, 높은 결함 밀도 및 이에 따른 개선된 이온 이동성을 갖는 고체 전 해질 매트릭스내의 비정질 또는 나노결정 구조체들을 얻을 수 있다.
더욱이, 고체 전해질 층 안으로의 금속 이온들의 구동은, 고체 전해질 매트릭스내의 의도적인 결함 형성을 갖는 고체 전해질 층과 제 1 전극과의 코팅 작업 이후에 수행될 수 있다. 이러한 과정에 의해, 결함 밀도, 금속 이온들의 가용성(solubility) 및 고체 전해질 층의 미세구조는 매우 정밀하고 재현성있게 확립될 수 있다.
양산에 적합한 고체 전해질 층을 갖는 CBRAM 셀의 제조를 달성하기 위해서, 고체 전해질 층은, 스퍼터링 공정, CVD 공정 또는 ALD 공정을 이용하여 제 1 전극 위에 도포될 수 있다. 또한, 실리콘 기술로부터 공지된 이들 코팅 방법들의 이용은, CBRAM 셀들의 제조에 대해 표준 메모리 기술로부터 공지된 시도 및 테스트된 방법들을 이용할 수 있는 가능성을 제공한다.
본 발명에 따르면, 고체 전해질 메모리 소자를 제조하는 방법 및 고체 전해질 메모리 소자가 제공된다.

Claims (52)

  1. 고체 전해질 메모리 소자를 제조하는 방법에 있어서,
    제 1 전극을 제공하는 단계,
    고체 전해질 매트릭스(solid electrolyte matrix)내의 의도적인 결함 형성(targeted defect formation)을 갖는 고체 전해질 층과 상기 제 1 전극을 코팅하는 단계, 및
    상기 고체 전해질 층 위에 제 2 전극을 도포(apply)하는 단계를 포함하여 이루어지는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 고체 전해질 매트릭스내의 의도적인 결함 형성은, 코팅 작업 시 추가 결함 형성 공정에 의해 생기는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  3. 제 1 항에 있어서,
    상기 고체 전해질 매트릭스내의 의도적인 결함 형성은, 코팅 작업 후에 추가 결함 형성 공정에 의해 생기는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  4. 제 1 항에 있어서,
    상기 고체 전해질 매트릭스내의 의도적인 결함 형성은, 입자 조사(particle irradiation)에 의해 수행되는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  5. 제 1 항에 있어서,
    상기 고체 전해질 매트릭스내의 의도적인 결함 형성은, 이온 조사(ion irradiation)에 의해 수행되는 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  6. 제 5 항에 있어서,
    상기 이온 조사는, 1014/cm2 이상의, 바람직하게는 1015/cm2 이상의 도즈를 이용하여 수행되는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  7. 제 5 항에 있어서,
    상기 이온 조사는 1015/cm2 이상의 도즈를 이용하여 수행되는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  8. 제 5 항에 있어서,
    붕소, 비소, 산소 및 인과 같은 활성 이온(active ion)들, 또는 질소 및 불활성 가스(noble gas)들과 같은 불활성 이온(passive ion)들이 상기 이온 조사에 사용되는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  9. 제 5 항에 있어서,
    질소 및 불활성 가스들과 같은 불활성 이온들은 상기 이온 조사에 사용되는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  10. 제 5 항에 있어서,
    상기 이온 조사는 1keV 내지 150keV 사이의 에너지 값들에서 수행되는 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  11. 제 4 항에 있어서,
    상기 입자 조사는, 바람직하게는 10-8보다 큰 결정 고체 전해질 층(crystalline solid electrolyte layer)의 전체 또는 부분내에 베이컨시 농도(vacancy concentration)를 생기게 하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  12. 제 4 항에 있어서,
    상기 입자 조사는, 최소 1nm의 직경을 갖는 상기 고체 전해질 층내에 베이컨시 덩어리(vacancy agglomerate)들을 갖는 다공성 미세구조체(porous microstructure)를 생성하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  13. 제 1 항에 있어서,
    상기 고체 전해질 매트릭스내의 의도적인 결함 형성을 갖는 상기 고체 전해질 층과 상기 제 1 전극을 코팅한 후에 행해지는 추가 열처리 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  14. 제 1 항에 있어서,
    상기 고체 전해질 매트릭스내의 의도적인 결함 형성을 갖는 상기 고체 전해질 층과 상기 제 1 전극을 코팅하는 동안에 행해지는 추가 열처리 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  15. 제 1 항에 있어서,
    상기 고체 전해질 매트릭스내의 의도적인 결함 형성을 갖는 상기 고체 전해질 층과 상기 제 1 전극을 코팅한 후에 행해지는 추가 레이저 처리 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  16. 제 1 항에 있어서,
    상기 고체 전해질 매트릭스내의 의도적인 결함 형성을 갖는 상기 고체 전해질 층과 상기 제 1 전극을 코팅하는 동안에 행해지는 추가 레이저 처리 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  17. 제 1 항에 있어서,
    상기 고체 전해질 매트릭스내의 의도적인 결함 형성을 갖는 상기 고체 전해질 층과 상기 제 1 전극을 코팅한 후에 행해지는 상기 고체 전해질 층 안으로의 금속 이온들의 구동(drive-in) 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  18. 제 1 항에 있어서,
    상기 고체 전해질 층과 상기 제 1 전극을 코팅하는데 사용되는 스퍼터링 공정 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  19. 제 1 항에 있어서,
    상기 고체 전해질 층과 상기 제 1 전극을 코팅하는데 사용되는 CVD 공정 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  20. 제 1 항에 있어서,
    상기 고체 전해질 층과 상기 제 1 전극을 코팅하는데 사용되는 ALD 공정 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  21. 고체 전해질 메모리 소자를 제조하는 방법에 있어서,
    제 1 전극을 제공하는 단계,
    결정 고체 전해 물질내의 전체 또는 부분에 의도적인 결함 형성을 갖는 고체 전해질 층과 상기 제 1 전극을 코팅하는 단계, 및
    상기 고체 전해질 층 위에 제 2 전극을 도포하는 단계를 포함하여 이루어지는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  22. 제 21 항에 있어서,
    상기 고체 전해 물질내의 의도적인 결함 형성은, 코팅 작업 시 결함 형성 공정에 의해 생기는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  23. 제 21 항에 있어서,
    상기 고체 전해 물질내의 의도적인 결함 형성은, 코팅 작업 후 결함 형성 공정에 의해 생기는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  24. 제 21 항에 있어서,
    상기 고체 전해 물질내의 의도적인 결함 형성은, 입자 조사에 의해 수행되는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  25. 제 21 항에 있어서,
    상기 고체 전해 물질내의 의도적인 결함 형성은, 이온 조사에 의해 수행되는 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  26. 제 25 항에 있어서,
    상기 이온 조사는 1014/cm2 이상의 도즈를 이용하여 수행되는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  27. 제 25 항에 있어서,
    상기 이온 조사는 1015/cm2 이상의 도즈를 이용하여 수행되는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  28. 제 25 항에 있어서,
    붕소, 비소, 산소 및 인과 같은 활성 이온들이 상기 이온 조사에 사용되는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  29. 제 25 항에 있어서,
    질소 및 불활성 가스들과 같은 불활성 이온들이 상기 이온 조사에 사용되는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  30. 제 25 항에 있어서,
    상기 이온 조사는 1keV 내지 150keV 사이의 에너지 값들에서 수행되는 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  31. 제 24 항에 있어서,
    상기 입자 조사는, 바람직하게는 10-8보다 큰 결정 고체 전해 물질의 전체 또는 부분내에 베이컨시 농도를 생기게 하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  32. 제 24 항에 있어서,
    상기 입자 조사는, 최소 1nm의 직경을 갖는 적어도 상기 결정 고체 전해 물질내에 베이컨시 덩어리들을 갖는 다공성 미세구조체를 생성하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  33. 제 21 항에 있어서,
    상기 고체 전해 물질내의 의도적인 결함 형성을 갖는 상기 고체 전해질 층과 상기 제 1 전극을 코팅한 후에 행해지는 추가 열처리 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  34. 제 21 항에 있어서,
    상기 고체 전해 물질내의 의도적인 결함 형성을 갖는 상기 고체 전해질 층과 상기 제 1 전극을 코팅하는 동안에 행해지는 추가 열처리 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  35. 제 21 항에 있어서,
    상기 고체 전해 물질내의 의도적인 결함 형성을 갖는 상기 고체 전해질 층과 상기 제 1 전극을 코팅한 후에 행해지는 추가 레이저 열처리 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  36. 제 21 항에 있어서,
    상기 고체 전해 물질내의 의도적인 결함 형성을 갖는 상기 고체 전해질 층과 상기 제 1 전극을 코팅하는 동안에 행해지는 추가 레이저 열처리 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  37. 제 21 항에 있어서,
    상기 고체 전해 물질내의 의도적인 결함 형성을 갖는 상기 고체 전해질 층과 상기 제 1 전극을 코팅한 후에 행해지는 상기 고체 전해질 층 안으로의 금속 이온들의 구동 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  38. 제 21 항에 있어서,
    상기 고체 전해질 층과 상기 제 1 전극을 코팅하는데 사용되는 스퍼터링 공정 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  39. 제 21 항에 있어서,
    상기 고체 전해질 층과 상기 제 1 전극을 코팅하는데 사용되는 CVD 공정 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  40. 제 21 항에 있어서,
    상기 고체 전해질 층과 상기 제 1 전극을 코팅하는데 사용되는 ALD 공정 단계를 더 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자를 제조하는 방법.
  41. 고체 전해질 메모리 소자에 있어서,
    불활성 캐소드 전극(inert cathode electrode), 반응성 애노드 전극 (reactive anode electrode) 및 그 사이의 고체 전해질 층을 포함하여 이루어지고, 상기 고체 전해질 층은 결함 위치(defect site)들을 갖는 고체 전해질 매트릭스를 갖는 것을 특징으로 하는 고체 전해질 메모리 소자.
  42. 제 41 항에 있어서,
    상기 고체 전해질 층은 칼코게나이드-함유 화합물(chalcogenide-containing compound)을 갖는 것을 특징으로 하는 고체 전해질 메모리 소자.
  43. 제 41 항에 있어서,
    상기 고체 전해질 층은 산화물을 갖는 것을 특징으로 하는 고체 전해질 메모리 소자.
  44. 제 41 항에 있어서,
    상기 반응성 애노드 전극은 Cu를 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자.
  45. 제 41 항에 있어서,
    상기 반응성 애노드 전극은 Ag를 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자.
  46. 제 41 항에 있어서,
    상기 고체 전해질 층내의 베이컨시 농도는 10-8 보다 큰 것을 특징으로 하는 고체 전해질 메모리 소자.
  47. 고체 전해질 메모리 소자에 있어서,
    불활성 캐소드 전극, 반등성 애노드 전극 및 그 사이의 고체 전해질 층을 포함하여 이루어지고, 상기 고체 전해질 층은 결함 위치들을 갖는 결정 고체 전해질 매트릭스의 전체 또는 부분을 갖는 것을 특징으로 하는 고체 전해질 메모리 소자.
  48. 제 47 항에 있어서,
    상기 결정 고체 전해질 매트릭스의 전체 또는 부분은 칼코게나이드-함유 화합물을 갖는 것을 특징으로 하는 고체 전해질 메모리 소자.
  49. 제 47 항에 있어서,
    상기 결정 고체 전해질 매트릭스의 전체 또는 부분은 산화물을 갖는 것을 특징으로 하는 고체 전해질 메모리 소자.
  50. 제 47 항에 있어서,
    상기 반응성 애노드 전극은 Cu를 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자.
  51. 제 47 항에 있어서,
    상기 반응성 애노드 전극은 Ag를 포함하는 것을 특징으로 하는 고체 전해질 메모리 소자.
  52. 제 47 항에 있어서,
    상기 고체 전해질 층내의 베이컨시 농도는 10-8 보다 큰 것을 특징으로 하는 고체 전해질 메모리 소자.
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