KR20060082868A - 저항 스위칭 반도체 메모리 - Google Patents

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KR20060082868A
KR20060082868A KR1020067005504A KR20067005504A KR20060082868A KR 20060082868 A KR20060082868 A KR 20060082868A KR 1020067005504 A KR1020067005504 A KR 1020067005504A KR 20067005504 A KR20067005504 A KR 20067005504A KR 20060082868 A KR20060082868 A KR 20060082868A
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클라우스-디터 우페르트
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인피니언 테크놀로지스 아게
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Abstract

Ag 도핑된 GeSe 층과 Ag 탑 전극 사이에, CBRAM 메모리 셀의 스위칭 특성을 개선시키는 화학적으로 불활성인 경계층을 가진 CBRAM 메모리 셀을 포함하는 비휘발성 반도체 메모리 제공하려는 목적은, 본 발명에 의해, 상기 메모리 셀의 활성 매트릭스 재료 층이 유리질 GeSe 층과 비정질 Ge:H 층을 가진 GeSe/Ge:H-2중 층을 포함하고, 상기 비정질 Ge:H 층이 상기 GeSe 층과 상기 제 2 전극 사이에 배치됨으로써 달성된다. 이로 인해, Ag 도핑 층 및/또는 전극 층에서 AgSe 응집체의 형성이 저지됨으로써, 분리가 방지되고, 은 도핑 층의 균일한 증착이 가능해진다. GeSe/Ge:H-2중 층 시스템에 의해 한편으로는 CBRAM 메모리 셀의 저항성 비휘발성 메모리 효과가 얻어지고, 다른 한편으로는 얇은 Ge:H 층에 의해 그 위에 놓인 탑 전극의 화학적 안정성이 보장된다.
CBRAM 메모리 셀, 스위칭 특성, 활성 매트릭스 재료 층, GeSe 층, Ge:H 층.

Description

저항 스위칭 반도체 메모리{RESISTIVE SWITCHING SEMICONDUCTOR MEMORY}
본 발명은 저항 스위칭 메모리 셀을 가진 반도체 메모리에 관한 것이다. 본 발명은 또한 비휘발성, 저항 스위칭 메모리 셀을 가진 반도체 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자 내에는 통상 다수의 메모리 셀과, 행 라인 및 열 라인 또는 워드 라인 및 비트 라인의 매트릭스로 이루어진 셀 필드가 형성된다. 도전 재료로 이루어진 피드 라인(feed line)의 교차점에는 실제 메모리 셀이 배치된다. 행 라인 및 열 라인 또는 워드 라인 및 비트 라인들은 각각 상부 전극 또는 탑 전극과 하부 전극 또는 바닥 전극을 통해 메모리 셀에 도전 접속된다. 어드레싱된 교차점에 있는 특정 메모리 셀 내의 정보 내용을 변경하기 위해 또는 메모리 셀 내용을 호출하기 위해서, 관련 워드 라인 및 비트 라인이 선택되고 기록 전류 또는 판독 전류가 공급된다. 이를 위해, 워드 라인 및 비트 라인은 상응하는 제어 장치에 의해 제어된다.
여러 방식의 반도체 메모리, 예컨대 소위 선택 트랜지스터에 접속된 각각 하나의 커패시터를 가진 다수의 메모리 셀을 포함하는 RAM(Random Acess Memory)이 공지되어 있다. 열 라인 및 행 라인을 통해 상응하는 선택 트랜지스터에 전압을 의도적으로 인가함으로써, 기록 과정 동안 전하가 정보 단위(비트)로서 커패시터에 저장되고, 판독 과정 동안 선택 트랜지스터를 통해 다시 호출된다. RAM 메모리 소자는 랜덤 액세스 메모리이다. 즉, 데이터가 특정 어드레스로 저장될 수 있고 나중에 동일한 어드레스로 다시 판독될 수 있다.
다른 방식의 반도체 메모리로는 일반적으로 단 하나의, 상응하게 제어되는 용량성 소자, 예컨대 트렌치 커패시터를 포함하는 DRAM(Dynamic Random Access Memory)이 있다. 상기 트렌치 커패시터의 용량에 의해 각각 하나의 비트가 전하로서 저장될 수 있다. 그러나, 이 전하는 DRAM 메모리 셀 내에서 비교적 짧은 시간만 유지되기 때문에, 규칙적으로, 예컨대 약 64 ㎳ 마다 소위 "리프레시(refresh)" 가 실행되어야 한다. 즉, 정보 내용이 다시 메모리 셀 내에 기록되어야 한다.
이와는 달리, 소위 SRAM(Static Random Access Memory)의 메모리 셀은 일반적으로 각각 다수의 트랜지스터를 포함한다. DRAM 과는 달리, SRAM 에서는 "리프레시"가 수행될 필요가 없는데, 그 이유는 메모리 셀의 트랜지스터 내에 저장된 데이터가, SRAM에 상응하는 공급 전압이 공급되는 동안 유지되기 때문이다. 비휘발성 메모리 소자(NVM 또는 Non-Volatile Memory), 예컨대 EPOM, EEPROM 및 플래시 메모리에서만, 공급 전압이 차단될 때도 저장된 데이터가 유지된다.
최근 통상의 반도체 메모리 기술은 대부분 표준 CMOS(complement metal oxide semiconductor) 공정에 의해 제조된 재료 내에 전하 저장의 원리를 기초로 한다. DRAM 메모리 컨셉에 있어서 전하 손실 또는 정보 손실을 일으키는, 메모리 커패시터 내의 누설 전류의 문제점은 지금까지는 저장된 전하의 지속적인 리프레시 에 의해 만족스럽지 못한 정도로만 해결되었다. 플래시 메모리 컨셉은 배리어 층에 의한 제한된 기록 및 판독 사이클의 문제점을 가지며, 높은 전압 및 느린 판독 및 기록 사이클에 대해서는 아직도 최상의 해결책을 찾지 못했다.
DRAM 메모리 소자 내에는 일반적으로 가능한 많은 메모리 셀이 포함되어야 하기 때문에, 메모리 셀을 가급적 간단히 그리고 가장 좁은 공간에 구현, 즉 스케일링해야 한다. 지금까지 사용된 메모리 컨셉(floating gate memory, 예컨대 플래시 및 DRAM)은 전하 저장에 기초하는 그 동작 방식으로 인해 아마 머지않아 물리적인 스케일링 한계에 부딪치게 될 것이다. 또한, 플래시 메모리 컨셉에서는 높은 스위칭 전압과, 판독 및 기록 사이클의 제한된 수가, DRAM 메모리 컨셉에서는 전하 상태 저장의 제한된 지속시간이 추가의 문제점으로 나타난다.
상기 문제점에 대한 해결책으로서, 선행기술에서 근래에 소위 CBRAM 메모리 셀(CB=Conductive Bridging RAM)이 공지되어 있으며, 이 메모리에서는 저항 스위칭 과정에 의해 디지털 정보가 저장될 수 있다. CBRAM 메모리 셀은 쌍극성 전기 펄스에 의해 상이한 전기 저항값 간에 스위칭 될 수 있다. 가장 간단한 실시예에서 그러한 소자는 짧은 전류 또는 전압 펄스의 인가에 의해 매우 높은 저항값(예컨대, G Ohm 범위) 및 매우 낮은 저항값(예컨대, k Ohm 범위) 간에 스위칭될 수 있다. 스위칭 속도는 1 마이크로초 이내 일 수 있다.
CBRAM 메모리 셀에서, 상부 전극 또는 탑 전극과 하부 전극 또는 바닥 전극 사이에 전기 화학적으로 활성 재료, 예컨대 게르마늄(Ge), 셀레늄(Se), 구리(Cu), 황(S) 및/또는 은(Ag)으로 이루어진, 예컨대 GeSe-, GeS-, AgSe- 또는 CuS-화합물 형태의 소위 칼코겐화물 재료가 소정 양으로 배치된다. CBRAM 메모리 셀에서 상기 스위칭 과정은, 특정 세기 또는 높이 및 지속시간을 가진 상응하는 전류 또는 전압 펄스를 전극에 인가함으로써, 전극들 사이에 배치된 활성 재료에서 소위 증착 클러스터의 원소의 용적이 점점 더 커져서 결국 2개의 전극이 도전 브리징되고, 즉 서로 도전 접속되고, 이는 CBRAM 셀의 도전 상태에 상응한다는 사실을 기초로 한다.
상응하는 역 전류 또는 전압 펄스의 인가에 의해, 상기 과정이 다시 역으로 일어남으로써, 관련 CBRAM 셀은 다시 비도전 상태로 될 수 있다. 이로 인해, CBRAM 메모리 셀의 높은 도전성을 가진 상태와 CBRAM 메모리 셀의 낮은 도전성을 가진 상태 간의 "전환"이 이루어질 수 있다.
CBRAM 메모리 셀에서의 스위칭 과정은 실질적으로 화학적 조성의 변화와, 고체 전해질 및 확산 매트릭스로서 사용된 금속으로 도핑된 칼코겐화물 재료의 국부적 나노구조의 변화에 기초한다. 순수한 칼코겐화물 재료는 통상 반도체 특성을 가지며, 실온에서 도전 금속의 옴 저항값보다 10 제곱 더 큰 저항값의 매우 높은 전기 저항을 갖는다. 전극을 통해 인가된 전류 또는 전압 펄스에 의해, 확산 매트릭스 내의 이동성 원소의 이온적으로 그리고 금속적으로 주어지는 성분의 입체적 배치 및 국부적 농도가 변하게 된다. 이로 인해, 소위 브리징(bridging), 즉 금속 풍부 분리에 의해 전극들 사이의 용적의 전기 브리징이 일어날 수 있고, 상기 브리징은 CBRAM 메모리 셀의 옴 저항값을 수 십 제곱 정도 감소시키는 방식으로 변화시킨다.
스퍼터링 방법에 의해 유리질로 증착된, 칼코겐화물 재료의 GeSe 층의 표면 은 항상 비정질 구조를 가지며, 종종 원자가 결합과 관련해서 게르마늄과 좋지 않은 상태로 결합되는 초과량의 셀레늄을 함유한다. 간행물 US2003/0155606 에 공지된 방법에서는, GeSe 층의 표면에서 셀레늄을 산화시키고 증발시키기 위해, 산소 분위기에서 250℃로 템퍼링 공정을 수행한다. 이 방법의 단점은 상기 템퍼링 시에 전체 메모리 소자가 가열됨으로써, 스위칭 특성의 바람직하지 않은 변경 및 경계면 상호 확산이 일어날 수 있다. 또한, 이 방법에서 셀레늄 부착물을 용해시키기 위해 사용되는 열 에너지가 meV 범위 내에 놓인다. 그러나, 상기 에너지 범위에서는 매우 약하게 결합된, 즉 실제로 결합되지 않은 셀레늄 원자만이 비활성화될 수 있다. 약하게 결합된 또는 클러스터와 유사하게 결합된 셀레늄 원자가 상기 공지된 방법에 의해 분리될 수 없기 때문에, Ag 도핑 층 및 전극 층 내에서 AgSe 응집체(conglomeration)의 형성을 야기할 수 있다.
US 2003/0045049 호에 공지된 다른 방법에서는 산소 또는 수소 플라즈마 또는 다른 화학 약품으로 표면을 처리하여, GeSe 층 상에 패시베이션 층을 형성하는 것이 제시된다. 그러나, 이 방법은 Ag 도핑된 GeSe 층의 표면에 패시베이션 층을 형성하는 것만을 목적으로 한다. 상이한 산소 처리 시에 형성되는 산화물 패시베이션 층은 낮은 온도에서 이미 결정화 경향을 나타낸다. 따라서, 산화물 층은 Ag 전극에 대해 화학적으로 불활성인 상태가 아니다. 즉, Ge 산화물 층과 Ag 전극의 경계면에 은 산화물이 형성될 수 있는데, 이는 CBRAM 메모리 셀의 기능을 위해 불리하다. 또한, 응집체의 형성을 방지하기 위해 화학적으로 충분히 폐쇄되어야 하는 패시베이션 층은 전자 배리어를 형성하고, 상기 배리어는 탑 전극에 대한 접촉 및 그에 따라 스위칭 특성을 변경 또는 방해한다.
본 발명의 일반적인 목적은 양호한 스케일링 가능성(나노스케일 차원)을 가진 비휘발성 반도체 메모리를 제공하는 것이다. 본 발명의 하나의 목적은 낮은 스위칭 전압과 짧은 스위칭 시간을 보장하고 많은 수의 스위칭 사이클과 양호한 온도 안정성을 가능하게 하는 비휘발성 반도체 메모리를 제공하는 것이다. 본 발명의 다른 목적은 Ag 도핑된 GeSe 층과 Ag-탑 전극 사이에, CBRAM 메모리 셀의 스위칭 특성을 개선시키는 화학적으로 불활성인 경계층을 가진 CBRAM 메모리 셀을 제공하는 것이다.
상기 목적은 본 발명에 따라 청구항 1에 제시된 특징을 가진 저항 스위칭 CBRAM 반도체 메모리에 의해 달성된다. 또한, 상기 목적은 청구항 10에 제시된 특징을 가진 비휘발성, 저항 스위칭 CBRAM 메모리 셀의 제조 방법에 의해 달성된다. 본 발명의 바람직한 실시예는 종속 청구항에 제시된다.
상기 목적은 본 발명에 따라, 전기 피드(feed) 라인들로 이루어진 메모리 셀 매트릭스의 교차점에 각각 배치된 저항 스위칭, 비휘발성 메모리 셀을 포함하고, 상기 피드 라인들은 각각 제 1 전극 및 제 2 전극을 통해 메모리 셀에 접속되며, 상기 메모리 셀은 하나 이상의 활성 매트릭스 재료 층을 가진 다수의 재료 층을 포함하고, 상기 재료 매트릭스 재료 층은 매트릭스 재료 층 내에서 이온 드리프트를 이용한 메모리 셀의 이온 전도체로서 2개의 안정한 상태 간의 저항 스위칭 특성을 나타내며, 상기 메모리 셀은 유리질 GeSe 층과 비정질 Ge:H 층을 가진 GeSe/Ge:H-2중 층을 포함하고, 상기 비정질 Ge:H 층이 상기 GeSe 층과 제 2 전극 사이에 배치되는 것을 특징으로 하는 반도체 메모리에 의해 달성된다.
본 발명에 따른 해결책은 열 라인과 행 라인 또는 워드 라인과 비트 라인의 전극들 사이에 배치된, CBRAM 메모리 셀의 층 매트릭스의 특별한 구성에 기초하며, CBRAM 메모리 셀의 이온 전도체는 유리질 GeSe 층과 그 위에 배치된 비정질 Ge:H 층을 포함하는 GeSe/Ge:H-2중 층 시스템으로 형성된다. GeSe/Ge:H-2중 층 시스템에 의해 한편으로는 CBRAM 메모리 셀의 저항성 비휘발성(non-volatile) 메모리 효과가 얻어지고, 다른 한편으로는 게르마늄(Ge) 및 수소(H)를 포함하는 얇은 Ge:H 층에 의해 그 위에 놓인 탑 전극의 화학적 안정성이 보장되며, 상기 탑 전극은 마지막 코팅 공정 중 하나에서 바람직하게는 은(Ag)으로 형성된다. 본 발명에 따른 GeSe/Ge:H-2중 층 시스템에 의해 Ag-도핑 층 및/또는 전극 층에서 AgSe 응집체의 형성이 저지됨으로써, 분리가 방지되고, 은 도핑 층의 균일한 증착이 가능해진다.
상기 목적은 또한 전기 화학적 스위칭 과정에 의해 다소 도전 상태로 될 수 있는 활성 재료를 포함하는 저항 스위칭 메모리 셀의 제조 방법에 있어서, 적어도
- 제 1 전극의 형성 단계;
- GeSe/Ge:H-2중 층의 증착 및 그에 따라 활성 매트릭스 재료 층의 형성 단계;
- 도핑 공정에서 상기 활성 재료 매트릭스 재료 층 내로의 이동성 도핑 재료에 의해 상기 활성 매트릭스 재료 층을 도핑하는 단계;
- 상기 활성 매트릭스 재료 층 내로 상기 이동성 도핑 재료의 내방 확산 단계; 및
- 제 2 전극의 형성 단계
를 포함하는 것을 특징으로 하는 저항 스위칭 메모리 셀의 제조 방법에 의해 달성된다.
선행 기술에 따른 상기 방법과는 달리, 본 발명에 따른 방법에서는 GeSe/Ge:H-2중 층이 은 도핑을 위한 공정 단계 전에 증착됨으로써 전체 활성 메모리 층 매트릭스를 형성하고, 상기 매트릭스 내로 후속해서 Ag 이온 전도체가 바람직하게는 광 확산에 의해 삽입된다. 이로 인해, 2중 층의 표면 층은, 온도에 안정하고 은에 대해 화학적으로 불활성인 비정질 Ge:H 화합물로 이루어진다. 본 발명에 따른 CBRAM 메모리 셀의 제조 방법에 의해, 도핑된 은이 제어되지 않은 채로 GeSe 매트릭스를 통해 확산되고 그에 따라 CBRAM 메모리 셀을 단락시킬 수 있는 템퍼링 단계가 생략될 수 있다.
본 발명에 따른 제조 방법으로 인해, 산화물 패시베이션 층과 Ag-탑 전극에 형성될 수 있는 바와 같은 전자 배리어가 GeSe/Ge:H-2중 층과 전극 사이의 경계면에 형성될 수 없다. 그 원인은 Ag 광 확산이 얇은, 비정질 Ge:H 층에 의해 영향을 받지 않고, Ge:H 층이 높은 농도를 가진 상기 층 내에 존재하는 Ag 원자 또는 이온으로 인해 Ag 탑 전극에 대해 양호한 도전성을 갖기 때문이다.
본 발명에 따른 방법에 의해 형성된 GeSe/Ge:H-2중 층의 다른 장점은 상기 2중 층이 동일한 장치 내에서 중간 통풍 없이 하나의 공정 단계에서 희유 가스 또는 희유 가스/수소 혼합물 중에서 GeSe- 및 Ge 타겟의 반응성 스퍼터링에 의해 형성될 수 있다는 것이다. 이로 인해, GeSe/GE:H 2중 층 시스템이 하나의 공통 공정 단계에서 GeSe 층 상에 증착될 수 있고, 이 경우 중간 충전 또는 다른 장치의 이용은 필요 없다. 대안으로서, GeSe/Ge:H-2중 층의 상기 제 2 부분을 반응성 스퍼터링 공정에서 GeH4-반응 가스의 플라즈마 활성화에 의해 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의해 증착할 수 있다.
선행 기술에 따른 상기 방법에서는 패시베이션 층이 광 확산 후에야 증착되고 후속해서 텀퍼링 공정이 산소 분위기에서 수행된다. 그와는 달리, 본 발명에 따른 방법에서는 Ge:H 층을 이미 Ag 도핑된 GeSe 층상에 증착할 수 있는데, 그 이유는 Ag 도핑된 GeSe 층이 산화물 층이 아니기 때문이다.
GeSe/Ge:H-2중 층 시스템의 장점은 또한 경계면의 화학적으로 불활성인 성질, 탑 전극과 GeSe/Ge:H-매트릭스 층 내의 이온 전도체 사이의 전자적으로 방해 없는 결합, 개선된 온도 안정성 및 감소된 제조 비용에 있다.
본 발명에 따른 CBRAM 메모리 셀의 제조 방법에 있어서의 장점은 Ag 이온 전도체가 내방 확산되는 GeSe/Ge:H-2중 층 매트릭스의 형성에 기초한다. 비정질, 유리질 GeSe 층과 비정질 Ge:H 층의 구조 유사성으로 인해, 후속하는 광 확산 공정, 즉 은이 GeSe/Ge:H-2중 층 매트릭스 내로 삽입되는 확산 공정이 영향을 받지 않는다. Ge:H 층에 의해 형성된, Ag 탑 전극에 대한 화학적 배리어로 인한 GeSe 층과 Ag 탑 전극과의 공간적 분리에 의해, 은에 대한 반응 파트너, 특히 셀레늄이 없어서, Ag 전극 층에서 응집체의 형성이 방지된다. CBRAM 메모리 셀의 저항성 비휘발성 메모리 효과를 제공하는, GeSe 층 매트릭스의 전술한 스위칭 특성은 얇은 비정질 Ge:H 층에 의해 변경되지 않는다. 또한, 비정질 Ge:H 층은 GeSe 층 또는 추가의 산화물 패시베이션 층보다 온도에 안정하고 그에 따라 후속하는 공정 단계에서 본 발명에 따른 CBRAM 메모리 소자의 온도 안정성을 개선시킨다.
GeSe/Ge:H-2중 층의 전술한 장점은 CBRAM 메모리 소자의 안정한 기능을 위해 중요하다. GeSe/Ge:H-2중 층의 형성은 GeSe:Ag 저항성, 비휘발성 CBRAM 메모리 소자의 제조를 위해 공지된 공정의 변형에 의해서도 이루어질 수 있다. 스퍼터링 코팅 장치, 예컨대 Leybold 사의 장치 ZV 6000 또는 KDF 사의 유사한 장치에서, 진공의 중단 없이 3개의 상이한 스퍼터링 타겟이 사용될 수 있다. GeSe/Ge:H:Ag 메모리 소자의 제조를 위해, 예컨대 상기 방식의 스퍼터링 장치에 GeSe-, Ge- 및 Ag- 타겟이 설치된다.
바람직한 실시예에서, 사용된 와이퍼는 이미 W-바닥 전극용 구조 및 상응하는 치수를 가진 절연층 내에 비아(via)들을 갖는다. 2중 층을 제조하기 위한 공정 단계의 제 1 부분에서, GeSe 층은 GeSe 화합물 타겟의 RF 마그네트론 스퍼터링에 의해 메모리 소자의 미리 제조된 비아들 내에 증착된다. 이를 위해, 통상적으로 아르곤이 스퍼터링 가스로서 약 4 내지 5 X 10-3 mbar의 압력 및 1 내지 2 kW 범위의 HF 스퍼터링 출력으로 사용된다. 이 때 형성되는 층 두께는 약 40 nm 내지 45 nm 이다. 공정 단계의 제 2 부분에서는 GeSe 타겟 대신 Ge 타겟이 분무된다.
Ge:H 층의 증착을 위해, 반응성 희유 가스/수소 혼합물이 사용되고, 상기 수소는 층 표면 상에서 게르마늄과 반응하여 Ge:H를 형성한다. 스퍼터링 공정의 상기 제 2 부분 단계에서는 제 1 부분 단계에서와 동일한 압력 및 동일한 RF 출력이 적용될 수 있다. 제 2 부분 단계에서 형성된 층 두께는 5 nm 내지 10 nm의 범위에 놓여야 한다. Ge:H의 증착을 위해 박막 태양 전지용 흡수 물질의 증착을 위한 것과 유사한 스퍼터링 공정이 사용될 수 있다. 상기 공정 결과, 본 발명에 따른 GeSe/Ge:H 2중 층 매트릭스가 형성된다.
후속하는 공정에서, 상기 GeSe/Ge:H 2중 층 상에 은(Ag)이 도핑 재료로서 증착된 다음, 광 확산에 의해 GeSe/Ge:H 매트릭스 내로 내방 확산된다. CBRAM 메모리 소자의 완성을 위해, 희유 가스 내에서 Ag 타겟의 DC 마그네트론 스퍼터링에 의해 증착된다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1은 GeSe/Ge:H 2중 층 매트릭스를 가진 CBRAM 메모리 셀의 구성을 나타낸 개략도.
도 1은 본 발명의 바람직한 실시예에서 GeSe/Ge:H 2중 층 매트릭스를 가진 CBRAM 메모리 셀의 구성을 개략적으로 나타낸다. 도 1은 특히 본 발명에 따른 CBRAM 메모리 소자의 비아 내로 GeSe/Ge:H 2중 층의 삽입을 도시한다. 사용된 와이퍼는 바람직하게는 이미 W-바닥 전극용 구조 및 필요한 치수를 가진 절연층 내의 상응하는 비아들을 갖는다.
도 1에 도시된 CBRAM 메모리 셀은 기판상에 구성된 재료 층들로 이루어진 층 스택을 포함한다. 층들은 본 발명에 따른 다수의 공정 단계에서 상기 방식으로 형성된다. 최하부 층은 제 1 전극 또는 바닥 전극(1)을 형성하는 한편, 최상부 층은 제 2 전극 또는 탑 전극(2)으로 이루어진다. CBRAM 메모리 셀의 층 스택이 2개의 전극(1, 2)을 통해 반도체 메모리의 전기 피드 라인들, 열 라인 및 행 라인들 또는 워드 라인 및 비트 라인들에 접속된다. 전극(1, 2)은 각각 스퍼터링 공정에서 Ag 스퍼터링 타겟을 사용해서 은으로 제조된다.
전극들(1, 2) 사이에는 GeSe/Ge:H 2중 층을 포함하는 활성 매트릭스 재료 층(3)이 놓인다. 매트릭스 재료 층(3)은 은 이온으로 도핑되고 비정질, 마이크로정질 또는 마이크로결정질 구조를 갖는다. 매트릭스 재료 층(3) 상에 도핑 층(도시되지 않음)이 놓이고, 상기 도핑 층은 은 이온으로 매트릭스 재료 층(3)을 도핑하기 위해 사용되며, 상기 도핑 층 상에 제 2 전극(2)의 층이 놓인다.
CBRAM 메모리 셀의 재료 층(1, 2, 3) 측면 옆에 콘택 홀(6)이 제공되고, 상기 콘택 홀(6)은 상부로부터 바닥 전극(1)의 접촉을 가능하게 한다. 메모리 셀의 재료 층들은 유전체(4, 5)에 의해 측면으로 제한되고, 상기 유전체는 콘택 홀(6)과 메모리 셀의 재료 층 사이에 배치된다.
GeSe/Ge:H 2중 층은 GeSe 층과 그 위에 배치된 Ge:H 층을 포함하므로, Ge:H 층은 GeSe 층과 제 2 전극 또는 탑 전극(2) 사이에 놓인다. 제조 공정 동안 먼저 GeSe/Ge:H 2중 층 매트릭스가 형성되고, 상기 매트릭스 내로 후속해서 Ag 이온 전 도체가 광 확산 공정에 의해 내방 확산된다. 비정질, 유리질 GeSe 층과 비정질 Ge:H 층의 구조 유사성으로 인해, 후속하는 광 확산 공정, 즉 은이 GeSe/Ge:H 2중 층 매트릭스 내로 삽입되는 확산 공정이 영향을 받지 않는다.
얇은, 비정질 Ge:H 층의 화학적 배리어로 인한 Ag 탑 전극과 GeSe 층과의 공간적 분리에 의해, 활성 매트릭스 재료 층(3) 상에서 은 응집체의 형성이 효과적으로 방지됨으로써, CBRAM 메모리 셀의 스위칭 특성이 개선된다. 또한, Ge:H 층이 GeSe 층 보다 온도 안정적이어서, 후속하는 공정 단계에서 본 발명에 따른 CBRAM 메모리 소자의 온도 안정성을 개선시킨다.

Claims (22)

  1. 전기 피드 라인들로 이루어진 메모리 셀 매트릭스의 교차점에 각각 배치된 저항 스위칭, 비휘발성 메모리셀을 포함하고, 상기 피드 라인들은 각각 제 1 전극(1) 및 제 2 전극(2)을 통해 상기 메모리 셀에 접속되며, 상기 메모리 셀은 하나 이상의 활성 매트릭스 재료 층을 가진 다수의 재료 층을 포함하고, 상기 매트릭스 재료 층은 상기 매트릭스 재료 층 내에서의 이온 드리프트를 이용한 메모리 셀의 이온 전도체로서 2개의 안정한 상태 간의 저항 스위칭 특성을 가지는, 반도체 메모리에 있어서,
    상기 메모리 셀은 유리질 GeSe 층과 비정질 Ge:H 층을 가진 GeSe/Ge:H-2중 층(3)을 포함하고, 상기 비정질 Ge:H 층이 상기 GeSe 층과 상기 제 2 전극(2) 사이에 배치되는 것을 특징으로 하는 반도체 메모리.
  2. 제 1항에 있어서,
    상기 매트릭스 재료 층이 구조-빈-지점(structure blank space)을 갖는 화학적으로 불활성의, 다공질, 비정질, 마이크로 정질 또는 마이크로 결정질 매트릭스 재료로 이루어지고,
    상기 매트릭스 재료 층이 그것의 이온 전도성으로 인해 쌍안정 특성을 가짐으로써, 상기 메모리 셀이 전기 피드 라인을 통해 인가된 전계의 영향 하에, 상기 매트릭스 재료 층 내에 있는 이온의 상이한 이동성 및 상이한 전기 저항을 가진 2 개의 안정한 상태를 취할 수 있는 것을 특징으로 하는 반도체 메모리.
  3. 제 1항 또는 제 2항에 있어서,
    상기 실리콘 매트릭스 재료 층이 알칼리-, 알칼리 토금속- 및/또는 금속-이온, 특히 은 이온으로 도핑되는 것을 특징으로 하는 반도체 메모리.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 메모리 셀의 상기 재료 층들(1, 2, 3)이 서로 층층이, 나란히 또는 다른 정렬로, 바람직하게는 샌드위치형 층 스택으로 반도체 기판상에 배치되는 것을 특징으로 하는 반도체 메모리.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 메모리 셀은 제 1 측면으로부터 제 1 전극 또는 바닥 전극(1)을 통해 그리고 바람직하게는 상기 제 1 전극(1)과 마주 놓인 다른 측면으로부터 제 2 전극 또는 탑 전극(2)을 통해 전기 피드 라인과 전기 접촉되는 것을 특징으로 하는 반도체 메모리.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 메모리 셀의 상기 재료 층들(1, 2, 3) 측면 옆에 상기 바닥 전극(1)의 접촉을 위한 하나 이상의 콘택 홀(6)이 제공되는 것을 특징으로 하는 반도체 메모 리.
  7. 제 6항에 있어서,
    상기 메모리 셀의 상기 재료 층들(1, 2, 3)이 유전체(4, 5)에 의해 측면으로 제한되고, 상기 유전체는 바람직하게는 상기 콘택 홀(6)과 상기 메모리 셀의 상기 재료 층들(1, 2, 3) 사이에 배치되는 것을 특징으로 하는 반도체 메모리.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 저항 스위칭, 비휘발성 메모리 셀은 적어도
    - 제 1 전극(1);
    - 알칼리-, 알칼리토금속- 또는 금속-이온으로 도핑된, 비정질, 마이크로 정질 또는 마이크로 결정질 매트릭스 재료 층;
    - GeSe 층;
    - Ge:H 층;
    - 도핑 층; 및
    - 제 2 전극(2)
    의 재료 층으로 구성되는 것을 특징으로 하는 반도체 메모리.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    상기 매트릭스 재료 층이 은 이온으로 도핑되고, 상기 도핑 층이 은 도핑 층 인 것을 특징으로 하는 반도체 메모리.
  10. 전기 화학적 스위칭 과정에 의해 다소 도전 상태로 될 수 있는 활성 재료(3)를 포함하는 저항 스위칭 메모리 셀의 제조 방법에 있어서, 적어도
    - 제 1 전극(1)의 형성 단계;
    - GeSE/Ge:H-2중 층의 증착 및 그에 따라 활성 매트릭스 재료 층(3)의 형성 단계;
    - 도핑 공정에서 상기 활성 매트릭스 재료 층(3) 내로의 이동성 도핑 재료에 의해 상기 활성 매트릭스 재료 층(3)을 도핑하는 단계;
    - 상기 활성 매트릭스 재료 층(3) 내로 상기 이동성 도핑 재료의 내방 확산 단계; 및
    - 제 2 전극(1)의 형성 단계
    를 포함하는 것을 특징으로 하는 저항 스위칭 메모리 셀의 제조 방법.
  11. 제 10항에 있어서,
    은이 이동성 재료 또는 도핑 재료로서 사용되고, 상기 재료들은 바람직하게는 광 확산에 의해 상기 활성 매트릭스 재료 층(3) 내로 내방 확산되는 것을 특징으로 하는 저항 스위칭 메모리 셀의 제조 방법.
  12. 제 10항 또는 제 11항에 있어서,
    상기 GeSe/Ge:H 2중 층의 형성을 위한 증착 단계는
    - 제 1 부분 단계에서 GeSe 층의 증착; 및
    - 제 2 부분 단계에서 Ge:H 층의 증착
    의 2개의 부분 단계 방식으로 이루어지는 것을 특징으로 하는 저항 스위칭 메모리 셀의 제조 방법.
  13. 제 10항 내지 제 12항 중 어느 한 항에 있어서,
    상기 Ge:H 층의 증착 단계는 반응성 스퍼터링 공정에서 GeH4 반응 가스의 플라즈마 활성화에 의해 또는 PECVD 방법(Plasma Enhanced Chemical Vapor Deposition)에 의해 이루어지는 것을 특징으로 하는 저항 스위칭 메모리 셀의 제조 방법.
  14. 제 10항 내지 제 13항 중 어느 한 항에 있어서,
    상기 GeSe 층이 GeSe 화합물 타겟을 사용한 스퍼터링 공정에 의해 바람직하게는 미리 제조된 비아 내에 증착되는 것을 특징으로 하는 저항 스위칭 메모리 셀의 제조 방법.
  15. 제 10항 내지 제 14항 중 어느 한 항에 있어서,
    상기 GeSe 층의 형성을 위해, RF 마크네트론 스퍼터링 공정이 바람직하게는 스퍼터링 가스로서 아르곤을 사용해서 약 4 내지 5 X 10-3mbar의 압력 및 1 내지 2 kW 범위의 HF 스퍼터링 출력으로 수행되는 것을 특징으로 하는 저항 스위칭 메모리 셀의 제조 방법.
  16. 제 10항 내지 제 15항 중 어느 한 항에 있어서,
    상기 GeSe 층의 형성된 층 두께가 약 40 nm 내지 45 nm 인 것을 특징으로 하는 저항 스위칭 메모리 셀의 제조 방법.
  17. 제 10항 내지 제 16항 중 어느 한 항에 있어서,
    상기 Ge:H 층의 형성을 위해 스퍼터링 공정이 Ge 타겟 및 반응성 희유 가스/수소 혼합물을 사용해서 수행되는 것을 특징으로 하는 저항 스위칭 메모리 셀의 제조 방법.
  18. 제 10항 내지 제 17항 중 어느 한 항에 있어서,
    상기 Ge:H 층의 형성을 위해 RF 마그네트론 스퍼터링 공정이 바람직하게는 약 4 내지 5 X 10-3mbar의 압력 및 1 내지 2 kW 범위의 HF 스퍼터링 출력으로 수행되는 것을 특징으로 하는 저항 스위칭 메모리 셀의 제조 방법.
  19. 제 10항 내지 제 18항 중 어느 한 항에 있어서,
    상기 Ge:H 층의 형성된 층 두께가 약 5 nm 내지 10 nm 인 것을 특징으로 하는 저항 스위칭 메모리 셀의 제조 방법.
  20. 제 10항 내지 제 19항 중 어느 한 항에 있어서,
    상기 제 2 전극(2)이 은으로 DC 마그네트론 스퍼터링에 의해 Ag 타겟 및 스퍼터링 가스로서 희유 가스를 사용해서 형성되는 특징으로 하는 저항 스위칭 메모리 셀의 제조 방법.
  21. 제 1항 내지 제 9항 중 어느 한 항에 따른 메모리 셀을 가진 하나 이상의 반도체 메모리를 포함하는 메모리 소자를 구비한 시스템.
  22. 제 10항 내지 제 20항 중 어느 한 항에 따라 제조된 메모리 셀을 가진 하나 이상의 반도체 메모리를 포함하는 메모리 소자를 구비한 시스템.
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