JPH03175664A

JPH03175664A - 半導体装置

Info

Publication number: JPH03175664A
Application number: JP1315061A
Authority: JP
Inventors: Yasuo Torimaru; 鳥丸　安雄
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-12-04
Filing date: 1989-12-04
Publication date: 1991-07-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、画像処理において画素ごとの階調補正や近傍
処理などを実施するのに利用可能な半導体装置に関する
。

［従来の技術］従来、画像処理システムにおいて画像処理のためにメモ
リ間で演算する半導体装置として、第４図に示すような
ものがある。同図において、ｌｌａ　。

２１ａは各−つのメモリ回路で、それぞれが行列状に配
置された複数の第１のメモリセル１００ａ、　１０１ａ
。

１０２ａ、−１第２のメモリセル２０Ｑａ、　２０１ａ
、　２０２ａ。

・・・、各メモリセルｌ００ａ、　ｌ０１ｇ、　＝・２
００ａ、　２０１！、　−の行列番号を指定してデータ
の人出力を行う行デコーダ１３ａ　、　２３ａ　％列デ
コーダ１２ａ　、　２２ａ　、前記データの入出力を制
御する入出力回路１４ａ　、　２４ａおよび行列番号指
定用のアドレス信号を入力するアドレス入力端子１５ａ
　、　２５ａを備えている。また、１６ａ　、　２６！
は各メモリ回路１１ａ　、　２１ａ　ヘのデータ入力端
子、１７ａ　、　２７ａは同じくデータ出力端子、１８
ａ　、　２８！は読み出し／書き込み制御信号の入力端
子、３１ａはＮＡＮＤ回路などの演算回路である。

次に、このような従来装置の動作について説明する。

まず、アドレス入力端子１５ａへのアドレス入力により
、列デコーダ１２ａ１行デコーダ１３ａを通じて、デー
タの入出力を行うメモリセル１ＯＱａ、　ＩＨａ。

・・・のうち、メモリセルｌＨａに対応する行列番号を
指定する。同時に、入力端子１８ａから読み出し制御信
号を入出力回路１４ａに入力する。一方、これと並行し
てアドレス入力端子２５ａへのアドレス人力により、列
デコーダ２２８１行デコーダ２３ａを通じてメモリセル
２００ａに対応する行列番号を指定する。また、入力端
子２８ａから読み出し制御信号を入出力回路２４ａに入
力する。これにより、各メモリ回路１１ａ　、　２１ａ
からは各メモリセル１００ａ、　２００ａの内容が入出
力回路１４ａ　、　２４ａを通して読み出され、これら
の出力が演算回路３１ａに入力される。

この演算回路３１ａではこれらの出力を受けて、画素ご
とに加算平均することによる雑音軽減や、２つの画像の
対応する画素間の差をとることによる移動体の検出、あ
るいは階調補正、近傍処理、画質強調などを行うための
必要な演算データを出力する。また、この演算結果は、
メモリ回路１１ａのデータ入力端子１６ａに入力され、
メモリセル１００ａに再書き込みが行われる。次に、メ
モリセル１０１ａおよびメモリセル２０１ａの読み出し
が行われ、以下、前記同様の動作が繰り返し実行される
。

［発明が解決しようとする課題］従来の半導体装置は以上のように構成されているので、
メモリ回路１１ａ　、　２１ａの全メモリセル１００ａ
、　１０１ａ、　＝・・、２００ａ、　２０１ａ、　・
・・につぃて全演算を実行するには、それぞれについて
読み出し、演算、再書き込みの各処理を連続的に繰り返
し行う必要があり、従って１回の処理に要する時間は、
前記読み出し、演算、再書き込みに必要な時間の全メモ
リセル数倍となり、従って、大容量の画像データをリア
ルタイムで高速画像処理する場合に、とうてい対応でき
ないという課題があった。

本発明はこのような従来の課題を解消するために、なさ
れたものであり、メモリセルごとに演算回路を設けるこ
とにより、メモリ容量に関係なく読み書き、演算、再書
き込みを高速で並列実行できる半導体装置を得ることを
目的とする。

［課題を解決するための手段］本発明の半導体装置は、半導体基板上に行列状に配置さ
れかつそれぞれ独自の演算回路を内蔵する複数の第１の
メモリセルと、該第１のメモリセル上に絶縁膜を介して
行列状に配置された複数の第２のメモリセルと、前記絶
縁膜に設けられており互いに対応する前記演算回路およ
び前記第２のメモリセルを電気的に接続したスルーホー
ルとから構成したものである。

［作用コ演算回路はメモリ回路を構成する複数の第１のメモリセ
ルごとに設けられており、従って対応する第１のメモリ
セルおよび第２のメモリセルの各データの演算を、各行
列単位で並列に同時実行することができる。従って第１
のメモリセルおよび第２のメモリセルの全部の処理時間
は、これらの一つずつについて読み出し、演算、再書き
込みする時間分のみとなり、大幅に短縮可能になる。ま
た、この場合に、この読み出しや再書き込みに要する時
間の遅れは配線遅延時間が主であり、スルーホールは２
つのメモリ回路間の配線長を短くすることで、前記配線
遅延時間の短縮化に寄与し、全体として画像データ処理
の時間を大幅に短縮するように機能する。

［実施例コ以下に、本発明の一実施例を詳細に説明する。

第１図は本発明の半導体装置の一実施例を分解して示す
斜視図である。同図において、１９はシリコン基板など
の半導体基板であり、この半導体基板１９上には後述の
演算回路を内蔵したメモリ回路１１が形成されている。

また、このメモリ回路１１上には絶縁膜４１を介してメ
モリ回路２１が形成され、これらの各メモリ回路２１と
前記演算回路とは、絶縁膜４１に形成したスルーホール
３００　、３０１　、３０２　。

・・・を介して接続されている。メモリ回路１１は行列
状に配置された複数の演算回路を有する第（のメモリセ
ル１００　、１０１　、１０２　、・・・、列デコーダ
１２行デコーダ１３および入出力回路１４を１つのアレ
イとして形成したものからなる。また、メモリ回路２１
は行列状に配置された複数の第２のメモリセル２００　
、２０１　、２０２　、・・・、列デコーダ２２、行デ
コーダ２３および入出力回路２４を１．つのアレイとし
て成形したものからなる。なお、前記スルーホール３０
０　、３０１　、・・・は各第２のメモリセル２００　
、２０！　。

・・・と、各第１のメモリセル１０１　、１０２　、・
・・対応する前記演算回路との間に接続される。そして
、メモリ回路１１および前記演算回路は、三次元回路素
子技術、Ｓｏ＋（シリコンオンインシュレータ）技術、
またはＳＯＳ　（シリコンオンサファイア）技術を用い
て、同一半導体基板１９上に立体的に２層構造化される
。第２図はこのような半導体装置の積層構造を断面図で
示したものであり、ここでは第１図に示すものと同一の
構成部分に同一符号を付して、その重復する説明を省略
しである。

第３図は第１、第２のメモリセル１００　、２００およ
び前記の演算回路３１の電気的接続を示す回路図である
。同図において、Ｉｌｌはデータ人出力用のビット線、
Ｉｌｌはワードタイミング信号用のワード線、＋１３は
メモリセル読み出し用のセル読み出し線、＋１４はメモ
リセル書き込み用のセル書き込み線、１１６　、１１７
はＰチャンネルトランジスタおよびＮチャンネルトラン
ジスタからなる０Ｍ０３回路で、これらは電源線１１８
および接地線１１９間に並列接続されている。１２０は
ビットおよびワード入力用のＮチャンネルトランジスタ
、＋２１は信号出力用のＮチャンネルトランジスタ、１
２２，１２３はＮチャンネルトランジスタ１２１の入力
線および出力線の途中に入れたトランスファゲートであ
る。なお、Ｃ！１１０３回路１１６　、　１１７および
トランジスタ１２０　、　１２１はスタティックＲＡＭ
を構成しており、片方がオンのとき他方がオフとなるフ
リップフロップ動作をする。また、演算回路３１は２つ
のＰチャンネルトランジスタ１２４　、１２５の並列回
路およびＮチャンネルトランジスタ１２６　、１２７を
電源線＋１８と接地線１１９との間に直列接続したもの
からなる。なお、トランジスタ＋２４から１２７は２人
力のＮＡＮＤゲートを構成している。Ｐチャンネルトラ
ンジスタ１２４のゲートおよびＮチャンネルトランジス
タ＋２７のゲートはトランスファゲート１２２側の入力
線に接続され、Ｐチャンネルトランジスタ１２５のゲー
トおよびＮチャンネルトランジスタ＋２６のゲートはス
ルーホール３０Ｇに接続されている。さらに、第２のメ
モリセル２００において、２１１はビット線、２１２は
ワード線、２１３　、２１４はＰチャンネルトランジス
タおよびＮチャンネルトランジスタからなる０Ｍ０３回
路で、これらは前記同様に電源線１１８および接地線１
１９間に並列接続されている。２１５は信号入出力用の
Ｎチャンネルトランジスタ、２Ｉ６はビットおよびワー
ド入力用のＮチャンネルトランジスタであり、これのド
レイン端子がスルーホール３００に接続されている。

なお、ＣＭＯ９回路２１３　、２１４およびトランジス
タ２１５．２１６は６素子のスタティックＲＡＭを構成
して、フリップフロップ動作する。

次に動作について説明する。

まず、第■のメモリセル１００、演算回路３１および第
２のメモリセル２００を単位とする画像データの読み出
し、償算および書き込みの処理は、第４園の場合と同様
であるが、この実施例では、第１のメモリセル１００　
、　　ｌｏｔ　、・・・のそれぞれが独自の演算回路３
１．３２．・・・を有するため、全ての第１のメモリセ
ル１００　１０１．・・・および全ての第２のメモリセ
ル２００　、２０＋　、・・・について画像データの演
算、読み出しおよび書き込みの各処理を同時に並行的に
実行できる。また、演算回路３１．３２．・・・と第２
のメモリセル２Ｇ０　、２０＋　、・・・とは短配線の
スルーホールで接続されるため、配線遅延時間を短縮す
ることができ、メモリ回路１１．２１を単位とする画像
処理を顕著に高速化することができる。

また、第３図においては、第１のメモリセル１００のノ
ードはトランスファゲート１２２　、１２３を介して演
算回路３１に接続されているので、第１のメモリセル１
００の内容であるフリップフロップ状態出力は、セル読
み出し線１１３への読み出し信号に従って開かれるトラ
ンスファゲート１２２を通して、演算回路３１の一方の
入力端子に人力される。

一方、このとき演算回路３１の他方の入力端子には、第
２のメモリセル２０Ｇの内容がスルーホール３Ｈを介し
て入力される。このため、ＮＡ　Ｎ　Ｄ論理出力か演算
回路３１から出力され、これがセル書き込み線１１４に
従って開かれるトランスファゲート１２３を介して第１
のメモリセル１００に人力され、この第１のメモリセル
１００の内容が書き替えられる。そして、かかる読み出
し、演算、書き込みの処理は、他の独自の演算回路３２
．３３．　　・・・を通して、他の第■のメモリセル１
０１　、１０２　、・・・および第２のメモリセル２０
１　、２０２　、・・・間でも、同時に並行的に実行さ
れる。

［発明の効果コ以上詳説したように、本発明によれば半導体基板上に演
算回路を内蔵する複数の第１のメモリセルを行列状に配
置し、該第１のメモリセル上にはさらに絶縁膜を介して
複数の第２のメモリセルを行列状に配置し、これらの第
２のメモリセルおよび演算回路を前記絶縁膜に形成した
スルーホールを通して接続したように構成したので、第
１のメモリセルおよび第２のメモリセルからのデータの
読み出しおよび第１のメモリセルへのデータの書キ込み
が、該第１のメモリセルのそれぞれが独自に有する演算
回路を通じて、同時並行して実行できるため、配線遅延
時間の短縮化と合わせて、画像データの処理速度を顕著
に高めることができるほか、第１のメモリセル、第２の
メモリセルおよび演算回路の立体的積層化により、チッ
プサイズの小形化を図ることができ、演算回路およびメ
モリセル内蔵の大容量の半導体装置を、経済的に製造で
きるという効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置を分解して
示す概略斜視図、第２図は第１図に示す半導体装置の積
層構造を示す断面図、第３図は第１図に示す半導体装置
の回路を示す回路図、第４図は従来の半導体装置を示す
ブロック図である。１９・・・・・・半導体基板、４１・・・・・・絶縁膜
、１００　、１０１　。１０２・・・・・・第１のメモリセル、２００　、２０
１　、２０２・・・・・・第２のメモリセル、３００　
、３０１　、３０２・・・・・・スルーホール。工１負ん（５０４）シャープ４式会社

Claims

【特許請求の範囲】

半導体基板上に行列状に配置されかつそれぞれ独自の演
算回路を内蔵する複数の第１のメモリセルと、該第１の
メモリセル上に絶縁膜を介して行列状に配置された複数
の第２のメモリセルと、前記絶縁膜に設けられており互
いに対応する前記演算回路および前記第２のメモリセル
を電気的に接続したスルーホールとを備えたことを特徴
とする半導体装置。