JP2000076867A - 半導体メモリ - Google Patents
半導体メモリInfo
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Abstract
(57)【要約】
【課題】 低消費電力化を実現しつつ、メモリセルの面
積増大を抑える。 【解決手段】 メモリセル１は、メモリ値保持部２、ス
イッチ部３，４の３つのブロックからなる。メモリ値保
持部２は、フリップフロップ回路となるインバータゲー
トＩＧ１，ＩＧ２、スイッチ素子となるトランジスタＱ
１，Ｑ２から構成される。スイッチ部３，４は、スイッ
チ素子となるトランジスタＱ３，Ｑ４から構成される。
スイッチ部３，４を隣接するメモリセルで共有すること
により、メモリセルの素子数の増大を抑える。
積増大を抑える。 【解決手段】 メモリセル１は、メモリ値保持部２、ス
イッチ部３，４の３つのブロックからなる。メモリ値保
持部２は、フリップフロップ回路となるインバータゲー
トＩＧ１，ＩＧ２、スイッチ素子となるトランジスタＱ
１，Ｑ２から構成される。スイッチ部３，４は、スイッ
チ素子となるトランジスタＱ３，Ｑ４から構成される。
スイッチ部３，４を隣接するメモリセルで共有すること
により、メモリセルの素子数の増大を抑える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに係
り、特にＳＲＡＭ（スタティック・ランダム・アクセス
・メモリ、記憶保持動作を必要としない随時読み書き可
能なメモリ）に関するものである。
り、特にＳＲＡＭ（スタティック・ランダム・アクセス
・メモリ、記憶保持動作を必要としない随時読み書き可
能なメモリ）に関するものである。
【０００２】
【従来の技術】半導体メモリの低消費電力化技術とし
て、特開平５−１０９２８３号公報で提案されている方
法がある。特開平５−１０９２８３号公報で提案されて
いるＳＲＡＭメモリセルの等価回路図を図５に示す。メ
モリセル１１は、１ビットの情報を記憶する機能を持
ち、このようなメモリセル１１がアレイ状に配置されて
メモリセルアレイが構成される。メモリセル１１は、イ
ンバータゲートＩＧ１１，ＩＧ１２、ＮチャネルＭＯＳ
トランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４からな
る。
て、特開平５−１０９２８３号公報で提案されている方
法がある。特開平５−１０９２８３号公報で提案されて
いるＳＲＡＭメモリセルの等価回路図を図５に示す。メ
モリセル１１は、１ビットの情報を記憶する機能を持
ち、このようなメモリセル１１がアレイ状に配置されて
メモリセルアレイが構成される。メモリセル１１は、イ
ンバータゲートＩＧ１１，ＩＧ１２、ＮチャネルＭＯＳ
トランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４からな
る。
【０００３】メモリセル１１の動作を簡単に説明する
と、行選択信号ＸＳＥＬと列選択信号ＹＳＥＬが選択さ
れた場合に、トランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ
１４が導通状態となり、インバータゲートＩＧ１１，Ｉ
Ｇ１２に記憶されている情報に対応した信号がビット線
ＢＬ，バーＢＬに現れる。行選択信号ＸＳＥＬは、通常
ワード線と呼ばれる金属配線により伝送される。このよ
うな構造により、データの読み出しに関係のあるメモリ
セルだけを選択できるため、ＳＲＡＭの低消費電力化を
図ることができる。
と、行選択信号ＸＳＥＬと列選択信号ＹＳＥＬが選択さ
れた場合に、トランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ
１４が導通状態となり、インバータゲートＩＧ１１，Ｉ
Ｇ１２に記憶されている情報に対応した信号がビット線
ＢＬ，バーＢＬに現れる。行選択信号ＸＳＥＬは、通常
ワード線と呼ばれる金属配線により伝送される。このよ
うな構造により、データの読み出しに関係のあるメモリ
セルだけを選択できるため、ＳＲＡＭの低消費電力化を
図ることができる。
【０００４】
【発明が解決しようとする課題】通常のＳＲＡＭメモリ
セルは、インバータゲートＩＧ１１，ＩＧ１２、Ｎチャ
ネルＭＯＳトランジスタＱ１３，Ｑ１４からなり、イン
バータゲートＩＧ１１，ＩＧ１２はそれぞれ２個の素子
から構成されるので、このＳＲＡＭメモリセルの素子数
は合計６個である。しかし、図５のような半導体メモリ
では、通常のＳＲＡＭメモリセルに比べてトランジスタ
が２個（Ｑ１１およびＱ１２）追加されるために、メモ
リセルを構成する素子数が通常のＳＲＡＭメモリセルの
場合の６個から８個に増大する。そのため、半導体メモ
リの面積が増大し、メモリを高集積化する場合に実用的
に許容しにくいという問題点があった。本発明は、上記
課題を解決するためになされたもので、低消費電力化を
実現しつつ、メモリセルの面積増大を抑えることができ
る半導体メモリを提供することを目的とする。
セルは、インバータゲートＩＧ１１，ＩＧ１２、Ｎチャ
ネルＭＯＳトランジスタＱ１３，Ｑ１４からなり、イン
バータゲートＩＧ１１，ＩＧ１２はそれぞれ２個の素子
から構成されるので、このＳＲＡＭメモリセルの素子数
は合計６個である。しかし、図５のような半導体メモリ
では、通常のＳＲＡＭメモリセルに比べてトランジスタ
が２個（Ｑ１１およびＱ１２）追加されるために、メモ
リセルを構成する素子数が通常のＳＲＡＭメモリセルの
場合の６個から８個に増大する。そのため、半導体メモ
リの面積が増大し、メモリを高集積化する場合に実用的
に許容しにくいという問題点があった。本発明は、上記
課題を解決するためになされたもので、低消費電力化を
実現しつつ、メモリセルの面積増大を抑えることができ
る半導体メモリを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、請求項１に記
載のように、マトリクス状に配置された複数のメモリセ
ル（１）を有し、各メモリセルが、情報を記憶するため
のフリップフロップ回路（インバータゲートＩＧ１，Ｉ
Ｇ２）と、制御入力が列選択線（ＲＬ）に接続され第１
の接点がフリップフロップ回路に接続された、フリップ
フロップ回路と外部との接続・分離を行うための第１の
スイッチ素子（トランジスタＱ１，Ｑ２）とから構成さ
れる半導体メモリにおいて、制御入力が行選択線（ワー
ド線ＷＬ）に接続され、第１の接点がビット線（ＢＬ）
に接続され、第２の接点が行方向で隣り合う２つのメモ
リセル内の上記スイッチ素子の第２の接点に共通に接続
された第２のスイッチ素子（トランジスタＱ３，Ｑ４）
を有し、この第２のスイッチ素子と第２のスイッチ素子
に接続されるビット線を隣接するメモリセルで共有する
ようにしたものである。第１、第２のスイッチ素子は、
第１、第２の接点間の接続・分離を制御入力に与えられ
る信号に従って選択するものであり、通常はオープン状
態になっている。現在の半導体技術では、このスイッチ
素子をＭＯＳトランジスタによって構成するのが、集積
度とスイッチ動作するための消費電力の点から好適であ
る。そして、本発明では、第２のスイッチ素子と第２の
スイッチ素子に接続されるビット線を隣接するメモリセ
ルで共有することにより、メモリセルｎ個あたりの素子
数を低消費電力化を行った従来の半導体メモリと比べて
ｎ−１個減らすことができる。また、請求項２に記載の
ように、上記列選択線をメモリセル１個あたり２本設
け、メモリセル外部の領域で上記２本の列選択線を接続
するようにしたものである。
載のように、マトリクス状に配置された複数のメモリセ
ル（１）を有し、各メモリセルが、情報を記憶するため
のフリップフロップ回路（インバータゲートＩＧ１，Ｉ
Ｇ２）と、制御入力が列選択線（ＲＬ）に接続され第１
の接点がフリップフロップ回路に接続された、フリップ
フロップ回路と外部との接続・分離を行うための第１の
スイッチ素子（トランジスタＱ１，Ｑ２）とから構成さ
れる半導体メモリにおいて、制御入力が行選択線（ワー
ド線ＷＬ）に接続され、第１の接点がビット線（ＢＬ）
に接続され、第２の接点が行方向で隣り合う２つのメモ
リセル内の上記スイッチ素子の第２の接点に共通に接続
された第２のスイッチ素子（トランジスタＱ３，Ｑ４）
を有し、この第２のスイッチ素子と第２のスイッチ素子
に接続されるビット線を隣接するメモリセルで共有する
ようにしたものである。第１、第２のスイッチ素子は、
第１、第２の接点間の接続・分離を制御入力に与えられ
る信号に従って選択するものであり、通常はオープン状
態になっている。現在の半導体技術では、このスイッチ
素子をＭＯＳトランジスタによって構成するのが、集積
度とスイッチ動作するための消費電力の点から好適であ
る。そして、本発明では、第２のスイッチ素子と第２の
スイッチ素子に接続されるビット線を隣接するメモリセ
ルで共有することにより、メモリセルｎ個あたりの素子
数を低消費電力化を行った従来の半導体メモリと比べて
ｎ−１個減らすことができる。また、請求項２に記載の
ように、上記列選択線をメモリセル１個あたり２本設
け、メモリセル外部の領域で上記２本の列選択線を接続
するようにしたものである。
【０００６】
【発明の実施の形態】［実施の形態の１］次に、本発明
の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態を示す半導体メモリの
回路図である。本実施の形態の半導体メモリ（ＳＲＡ
Ｍ）は、１ビットの情報を記憶するメモリセル１がマト
リクス状に配置されたメモリセルアレイを有する。ワー
ド線ＷＬ（ＷＬj ，ＷＬj+1 ）は、各行のメモリセル１
に対応してそれぞれ設けられ、列選択線ＲＬ（ＲＬi-1
，ＲＬi ，ＲＬi+1 ）は、各列のメモリセル１に対応
してそれぞれ設けられている。
の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態を示す半導体メモリの
回路図である。本実施の形態の半導体メモリ（ＳＲＡ
Ｍ）は、１ビットの情報を記憶するメモリセル１がマト
リクス状に配置されたメモリセルアレイを有する。ワー
ド線ＷＬ（ＷＬj ，ＷＬj+1 ）は、各行のメモリセル１
に対応してそれぞれ設けられ、列選択線ＲＬ（ＲＬi-1
，ＲＬi ，ＲＬi+1 ）は、各列のメモリセル１に対応
してそれぞれ設けられている。
【０００７】メモリセル１は、メモリ値保持部２、スイ
ッチ部３，４の３つのブロックからなる。メモリ値保持
部２は、フリップフロップ回路となるインバータゲート
ＩＧ１，ＩＧ２、第１のスイッチ素子となるＮチャネル
ＭＯＳトランジスタＱ１，Ｑ２から構成される。
ッチ部３，４の３つのブロックからなる。メモリ値保持
部２は、フリップフロップ回路となるインバータゲート
ＩＧ１，ＩＧ２、第１のスイッチ素子となるＮチャネル
ＭＯＳトランジスタＱ１，Ｑ２から構成される。
【０００８】インバータゲートＩＧ１の入力は、トラン
ジスタＱ１の第１の接点（ソース又はドレインの一方）
に接続され、インバータゲートＩＧ１の出力は、トラン
ジスタＱ２の第１の接点（ソース又はドレインの一方）
に接続される。インバータゲートＩＧ２の入力は、トラ
ンジスタＱ２の第１の接点に接続され、インバータゲー
トＩＧ２の出力は、トランジスタＱ１の第１の接点に接
続される。
ジスタＱ１の第１の接点（ソース又はドレインの一方）
に接続され、インバータゲートＩＧ１の出力は、トラン
ジスタＱ２の第１の接点（ソース又はドレインの一方）
に接続される。インバータゲートＩＧ２の入力は、トラ
ンジスタＱ２の第１の接点に接続され、インバータゲー
トＩＧ２の出力は、トランジスタＱ１の第１の接点に接
続される。
【０００９】そして、トランジスタＱ１，Ｑ２の制御入
力（ゲート）は、列選択線ＲＬに接続される。ここで、
インバータゲートＩＧ１，ＩＧ２の実現例を図２に示
す。図２において、ＱＰはＰチャネルＭＯＳトランジス
タ、ＱＮはＮチャネルＭＯＳトランジスタ、Ｒは負荷抵
抗、ＱＴは薄膜トランジスタである。
力（ゲート）は、列選択線ＲＬに接続される。ここで、
インバータゲートＩＧ１，ＩＧ２の実現例を図２に示
す。図２において、ＱＰはＰチャネルＭＯＳトランジス
タ、ＱＮはＮチャネルＭＯＳトランジスタ、Ｒは負荷抵
抗、ＱＴは薄膜トランジスタである。
【００１０】次に、スイッチ部３は、第２のスイッチ素
子となるＮチャネルＭＯＳトランジスタＱ３から構成さ
れる。このトランジスタＱ３の制御入力（ゲート）は、
ワード線ＷＬに接続され、第１の接点（ソース又はドレ
インの一方）は、ビット線ＢＬに接続され、第２の接点
（ソース又はドレインの他方）は、行方向で隣り合う２
つのメモリセル内のトランジスタＱ１の第２の接点（ソ
ース又はドレインの他方）に共通に接続されている。
子となるＮチャネルＭＯＳトランジスタＱ３から構成さ
れる。このトランジスタＱ３の制御入力（ゲート）は、
ワード線ＷＬに接続され、第１の接点（ソース又はドレ
インの一方）は、ビット線ＢＬに接続され、第２の接点
（ソース又はドレインの他方）は、行方向で隣り合う２
つのメモリセル内のトランジスタＱ１の第２の接点（ソ
ース又はドレインの他方）に共通に接続されている。
【００１１】同様に、スイッチ部４は、第２のスイッチ
素子となるＮチャネルＭＯＳトランジスタＱ４から構成
される。このトランジスタＱ４の制御入力（ゲート）
は、ワード線ＷＬに接続され、第１の接点（ソース又は
ドレインの一方）は、ビット線バーＢＬに接続され、第
２の接点（ソース又はドレインの他方）は、行方向で隣
り合う２つのメモリセル内のトランジスタＱ２の第２の
接点（ソース又はドレインの他方）に共通に接続されて
いる。
素子となるＮチャネルＭＯＳトランジスタＱ４から構成
される。このトランジスタＱ４の制御入力（ゲート）
は、ワード線ＷＬに接続され、第１の接点（ソース又は
ドレインの一方）は、ビット線バーＢＬに接続され、第
２の接点（ソース又はドレインの他方）は、行方向で隣
り合う２つのメモリセル内のトランジスタＱ２の第２の
接点（ソース又はドレインの他方）に共通に接続されて
いる。
【００１２】スイッチ部３，４は、１つのメモリセルの
構成要素であると共に、このメモリセルと行方向で隣り
合う２つのメモリセルの構成要素でもある。すなわち、
本発明は、ビット線ＢＬ，バーＢＬ、及びビット線Ｂ
Ｌ，バーＢＬに接続されるスイッチ部３，４を隣接する
メモリセルで共有している点が従来と異なる。
構成要素であると共に、このメモリセルと行方向で隣り
合う２つのメモリセルの構成要素でもある。すなわち、
本発明は、ビット線ＢＬ，バーＢＬ、及びビット線Ｂ
Ｌ，バーＢＬに接続されるスイッチ部３，４を隣接する
メモリセルで共有している点が従来と異なる。
【００１３】次に、図１の半導体メモリの動作を説明す
る。ワード線ＷＬ（ＷＬj ，ＷＬj+1 ）に印加される行
選択信号ＸＳＥＬ（ＸＳＥＬj ，ＸＳＥＬj+1 ）のう
ち、行選択信号ＸＳＥＬj が選択されると共に、列選択
線ＲＬ（ＲＬi-1 ，ＲＬi ，ＲＬi+1 ）に印加される列
選択信号ＹＳＥＬ（ＹＳＥＬi-1 ，ＹＳＥＬi ，ＹＳＥ
Ｌi+1 ）のうち、列選択信号ＹＳＥＬi が選択され、行
選択信号ＸＳＥＬj+1 と列選択信号ＹＳＥＬi-1 ，ＹＳ
ＥＬi+1 が非選択状態になった場合、行選択信号ＸＳＥ
Ｌj と列選択信号ＹＳＥＬi によって選択されるメモリ
セル１（図１では、１行、２列目のメモリセル１）のト
ランジスタＱ１〜Ｑ４が導通状態となる。
る。ワード線ＷＬ（ＷＬj ，ＷＬj+1 ）に印加される行
選択信号ＸＳＥＬ（ＸＳＥＬj ，ＸＳＥＬj+1 ）のう
ち、行選択信号ＸＳＥＬj が選択されると共に、列選択
線ＲＬ（ＲＬi-1 ，ＲＬi ，ＲＬi+1 ）に印加される列
選択信号ＹＳＥＬ（ＹＳＥＬi-1 ，ＹＳＥＬi ，ＹＳＥ
Ｌi+1 ）のうち、列選択信号ＹＳＥＬi が選択され、行
選択信号ＸＳＥＬj+1 と列選択信号ＹＳＥＬi-1 ，ＹＳ
ＥＬi+1 が非選択状態になった場合、行選択信号ＸＳＥ
Ｌj と列選択信号ＹＳＥＬi によって選択されるメモリ
セル１（図１では、１行、２列目のメモリセル１）のト
ランジスタＱ１〜Ｑ４が導通状態となる。
【００１４】なお、行選択信号ＸＳＥＬと列選択信号Ｙ
ＳＥＬを選択するには、選択すべき信号を活性化レベル
（本実施の形態では、「Ｈ」レベル）にすればよい。こ
うして、選択メモリセル１のメモリ値保持部２に記憶さ
れている情報に応じた信号が導通状態のトランジスタＱ
３，Ｑ４を介してビット線ＢＬk ，バーＢＬk に現れ、
所望のメモリセル１の情報を読み出すことができる。
ＳＥＬを選択するには、選択すべき信号を活性化レベル
（本実施の形態では、「Ｈ」レベル）にすればよい。こ
うして、選択メモリセル１のメモリ値保持部２に記憶さ
れている情報に応じた信号が導通状態のトランジスタＱ
３，Ｑ４を介してビット線ＢＬk ，バーＢＬk に現れ、
所望のメモリセル１の情報を読み出すことができる。
【００１５】同一のワード線ＷＬに接続されるメモリセ
ル１のうち、列選択線ＲＬで選択されるメモリセル１は
１つしかないため、同一行にある隣接した２つのメモリ
セルの情報が共有ビット線で衝突することはない。この
ように、データの読み出しに関係のあるメモリセル１だ
けを選択できるため、従来と同様に半導体メモリの低消
費電力化を図ることができる。
ル１のうち、列選択線ＲＬで選択されるメモリセル１は
１つしかないため、同一行にある隣接した２つのメモリ
セルの情報が共有ビット線で衝突することはない。この
ように、データの読み出しに関係のあるメモリセル１だ
けを選択できるため、従来と同様に半導体メモリの低消
費電力化を図ることができる。
【００１６】以上のように、本実施の形態では、スイッ
チ部３，４を行方向で隣り合う２つのメモリセルで共有
しているため、メモリセルｎ個あたりの素子数を図５に
示す従来の半導体メモリと比べてｎ−１個減らすことが
できる。したがって、本実施の形態の構成を用いること
により、従来と同様の低消費電力化を図りながら、メモ
リセル部の面積の増大を抑えることができる。
チ部３，４を行方向で隣り合う２つのメモリセルで共有
しているため、メモリセルｎ個あたりの素子数を図５に
示す従来の半導体メモリと比べてｎ−１個減らすことが
できる。したがって、本実施の形態の構成を用いること
により、従来と同様の低消費電力化を図りながら、メモ
リセル部の面積の増大を抑えることができる。
【００１７】また、ワード線ＷＬと接続されるトランジ
スタ数を図５に示す従来の半導体メモリと比べてメモリ
セルｎ個あたりｎ−１個減らすことができるので、ワー
ド線ＷＬの信号変化の遅延時間や充放電電力を低減する
効果もある。さらに、ビット線ＢＬ，バーＢＬを行方向
で隣り合う２つのメモリセルで共有しているため、ビッ
ト線の配線ピッチを緩和できるので、製造歩留まりを向
上させることができ、ビット線に接続するセンス回路等
の入出力回路のレイアウト作業が容易になる。
スタ数を図５に示す従来の半導体メモリと比べてメモリ
セルｎ個あたりｎ−１個減らすことができるので、ワー
ド線ＷＬの信号変化の遅延時間や充放電電力を低減する
効果もある。さらに、ビット線ＢＬ，バーＢＬを行方向
で隣り合う２つのメモリセルで共有しているため、ビッ
ト線の配線ピッチを緩和できるので、製造歩留まりを向
上させることができ、ビット線に接続するセンス回路等
の入出力回路のレイアウト作業が容易になる。
【００１８】［実施の形態の２］図３は本発明の第２の
実施の形態を示す半導体メモリの回路図であり、図１と
同一の構成には同一の符号を付してある。本実施の形態
においても、１ビットの情報を記憶するメモリセル１ａ
がマトリクス状に配置されていることは実施の形態の１
と同様であり、メモリセル１ａが、メモリ値保持部２
ａ、スイッチ部３，４の３つのブロックからなることも
同様である。
実施の形態を示す半導体メモリの回路図であり、図１と
同一の構成には同一の符号を付してある。本実施の形態
においても、１ビットの情報を記憶するメモリセル１ａ
がマトリクス状に配置されていることは実施の形態の１
と同様であり、メモリセル１ａが、メモリ値保持部２
ａ、スイッチ部３，４の３つのブロックからなることも
同様である。
【００１９】実施の形態の１と異なるのは、実施の形態
の１では、メモリ値保持部２内のトランジスタＱ１，Ｑ
２のゲートが１本の列選択線ＲＬに接続されているのに
対し、本実施の形態では、メモリ値保持部２ａ内のトラ
ンジスタＱ１，Ｑ２のゲートが列選択線ＲＬａ，ＲＬｂ
にそれぞれ接続されていることである。
の１では、メモリ値保持部２内のトランジスタＱ１，Ｑ
２のゲートが１本の列選択線ＲＬに接続されているのに
対し、本実施の形態では、メモリ値保持部２ａ内のトラ
ンジスタＱ１，Ｑ２のゲートが列選択線ＲＬａ，ＲＬｂ
にそれぞれ接続されていることである。
【００２０】列選択線ＲＬａ，ＲＬｂは、実施の形態の
１の列選択線ＲＬを２本に分離したものであり、メモリ
セルアレイの任意の位置で列選択線ＲＬａ，ＲＬｂを接
続することにより、実施の形態の１と同様の機能を実現
することができる。このようにすることで、列選択信号
を伝送する列選択線の密度を低減できるため、製造歩留
まりの向上や配線の寄生容量を低減できるメリットがあ
る。
１の列選択線ＲＬを２本に分離したものであり、メモリ
セルアレイの任意の位置で列選択線ＲＬａ，ＲＬｂを接
続することにより、実施の形態の１と同様の機能を実現
することができる。このようにすることで、列選択信号
を伝送する列選択線の密度を低減できるため、製造歩留
まりの向上や配線の寄生容量を低減できるメリットがあ
る。
【００２１】［実施の形態の３］図４は本発明の第３の
実施の形態を示す半導体メモリの回路図であり、図１と
同一の構成には同一の符号を付してある。本実施の形態
においても、１ビットの情報を記憶するメモリセル１ｂ
がマトリクス状に配置されていることは実施の形態の１
と同様である。メモリセル１ｂは、メモリ値保持部２
ｂ、スイッチ部３の２つのブロックから構成される。
実施の形態を示す半導体メモリの回路図であり、図１と
同一の構成には同一の符号を付してある。本実施の形態
においても、１ビットの情報を記憶するメモリセル１ｂ
がマトリクス状に配置されていることは実施の形態の１
と同様である。メモリセル１ｂは、メモリ値保持部２
ｂ、スイッチ部３の２つのブロックから構成される。
【００２２】実施の形態の１，２では、ビット線が差動
構成の場合を示したが、本実施の形態では、シングルビ
ット線構成になっている。これにより、メモリセル１個
あたりのスイッチ部が１個となり、第１のスイッチ素子
もトランジスタＱ３の１個だけとなる。本実施の形態に
おいても、ビット線ＢＬ及びビット線ＢＬに接続される
スイッチ部３を隣接するメモリセルで共有することによ
り、実施の形態の１と同様の効果を得ることができる。
ビット線が差動構成の場合に比べて動作速度は犠牲にな
るが、面積増大が許されない場合、本実施の形態の構成
は有効である。
構成の場合を示したが、本実施の形態では、シングルビ
ット線構成になっている。これにより、メモリセル１個
あたりのスイッチ部が１個となり、第１のスイッチ素子
もトランジスタＱ３の１個だけとなる。本実施の形態に
おいても、ビット線ＢＬ及びビット線ＢＬに接続される
スイッチ部３を隣接するメモリセルで共有することによ
り、実施の形態の１と同様の効果を得ることができる。
ビット線が差動構成の場合に比べて動作速度は犠牲にな
るが、面積増大が許されない場合、本実施の形態の構成
は有効である。
【００２３】なお、以上の実施の形態では、メモリマッ
トは外部と１ビット単位のデータを入出力する場合を示
しているが、隣接する列を同時に選択しないようにすれ
ば、本発明を用いてメモリマットが複数ビットの入出力
を行うことはできる。また、実施の形態の１〜３では、
メモリセル１，１ａ，１ｂ内のトランジスタＱ１〜Ｑ４
としてＮチャネルＭＯＳトランジスタを使用している
が、これに限るものではなく、ＰチャネルＭＯＳトラン
ジスタを使用してもよい。この場合には、ワード線Ｗ
Ｌ、列選択線ＲＬの活性化レベルを「Ｌ」レベルとすれ
ばよい。
トは外部と１ビット単位のデータを入出力する場合を示
しているが、隣接する列を同時に選択しないようにすれ
ば、本発明を用いてメモリマットが複数ビットの入出力
を行うことはできる。また、実施の形態の１〜３では、
メモリセル１，１ａ，１ｂ内のトランジスタＱ１〜Ｑ４
としてＮチャネルＭＯＳトランジスタを使用している
が、これに限るものではなく、ＰチャネルＭＯＳトラン
ジスタを使用してもよい。この場合には、ワード線Ｗ
Ｌ、列選択線ＲＬの活性化レベルを「Ｌ」レベルとすれ
ばよい。
【００２４】
【発明の効果】本発明によれば、請求項１に記載のよう
に、第２のスイッチ素子と第２のスイッチ素子に接続さ
れるビット線を隣接するメモリセルで共有することによ
り、メモリセルｎ個あたりの素子数を低消費電力化を行
った従来の半導体メモリと比べてｎ−１個減らすことが
でき、低消費電力化を行っていない通常の半導体メモリ
と比べても、メモリセルｎ個あたりの素子数の増大をｎ
＋１個に抑えることができる。そのため、低消費電力化
を実現しつつ、メモリセルの素子数の増大を抑えること
ができるので、特にメモリを高集積化する場合に、実用
的に許容できる範囲に面積増大を抑えることができ、効
果大である。
に、第２のスイッチ素子と第２のスイッチ素子に接続さ
れるビット線を隣接するメモリセルで共有することによ
り、メモリセルｎ個あたりの素子数を低消費電力化を行
った従来の半導体メモリと比べてｎ−１個減らすことが
でき、低消費電力化を行っていない通常の半導体メモリ
と比べても、メモリセルｎ個あたりの素子数の増大をｎ
＋１個に抑えることができる。そのため、低消費電力化
を実現しつつ、メモリセルの素子数の増大を抑えること
ができるので、特にメモリを高集積化する場合に、実用
的に許容できる範囲に面積増大を抑えることができ、効
果大である。
【００２５】また、請求項２に記載のように、列選択線
をメモリセル１個あたり２本設け、メモリセル外部の領
域で２本の列選択線を接続することにより、列選択線の
密度を低減できるので、製造歩留まりを向上させること
ができ、配線の寄生容量を低減することができる。
をメモリセル１個あたり２本設け、メモリセル外部の領
域で２本の列選択線を接続することにより、列選択線の
密度を低減できるので、製造歩留まりを向上させること
ができ、配線の寄生容量を低減することができる。
【図１】 本発明の第１の実施の形態を示す半導体メモ
リの回路図である。
リの回路図である。
【図２】 図１の各メモリセル中のインバータゲートの
回路図である。
回路図である。
【図３】 本発明の第２の実施の形態を示す半導体メモ
リの回路図である。
リの回路図である。
【図４】 本発明の第３の実施の形態を示す半導体メモ
リの回路図である。
リの回路図である。
【図５】 従来の半導体メモリの回路図である。
１、１ａ、１ｂ…メモリセル、２、２ａ、２ｂ…メモリ
値保持部、３、４…スイッチ部、ＩＧ１、ＩＧ２…イン
バータゲート、Ｑ１、Ｑ２、Ｑ３、Ｑ４、ＱＮ…Ｎチャ
ネルＭＯＳトランジスタ、ＷＬ…ワード線、ＲＬ…列選
択線、ＢＬ…ビット線、ＸＳＥＬ…行選択信号、ＹＳＥ
Ｌ…列選択信号、ＱＰ…ＰチャネルＭＯＳトランジス
タ、ＱＴ…薄膜トランジスタ、Ｒ…負荷抵抗。
値保持部、３、４…スイッチ部、ＩＧ１、ＩＧ２…イン
バータゲート、Ｑ１、Ｑ２、Ｑ３、Ｑ４、ＱＮ…Ｎチャ
ネルＭＯＳトランジスタ、ＷＬ…ワード線、ＲＬ…列選
択線、ＢＬ…ビット線、ＸＳＥＬ…行選択信号、ＹＳＥ
Ｌ…列選択信号、ＱＰ…ＰチャネルＭＯＳトランジス
タ、ＱＴ…薄膜トランジスタ、Ｒ…負荷抵抗。
Claims (2)
- 【請求項１】 マトリクス状に配置された複数のメモリ
セルを有し、各メモリセルが、情報を記憶するためのフ
リップフロップ回路と、制御入力が列選択線に接続され
第１の接点がフリップフロップ回路に接続された、フリ
ップフロップ回路と外部との接続・分離を行うための第
１のスイッチ素子とから構成される半導体メモリにおい
て、 制御入力が行選択線に接続され、第１の接点がビット線
に接続され、第２の接点が行方向で隣り合う２つのメモ
リセル内の前記スイッチ素子の第２の接点に共通に接続
された第２のスイッチ素子を有し、 この第２のスイッチ素子と第２のスイッチ素子に接続さ
れるビット線を隣接するメモリセルで共有することを特
徴とする半導体メモリ。 - 【請求項２】 請求項１記載の半導体メモリにおいて、 前記列選択線をメモリセル１個あたり２本設け、メモリ
セル外部の領域で前記２本の列選択線を接続することを
特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240407A JP2000076867A (ja) | 1998-08-26 | 1998-08-26 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240407A JP2000076867A (ja) | 1998-08-26 | 1998-08-26 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000076867A true JP2000076867A (ja) | 2000-03-14 |
Family
ID=17059014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10240407A Pending JP2000076867A (ja) | 1998-08-26 | 1998-08-26 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000076867A (ja) |
-
1998
- 1998-08-26 JP JP10240407A patent/JP2000076867A/ja active Pending
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