JPS62274918A - スイツチングセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、信号線の接続関係を電気的に設定可能なスイ
ッチングセルに関する。

〔従来の技術〕

従来、第７図に示すような多入力マルチブレクサが、信
号線の接続関係を電気的に設定可能なスイッチングセル
１として用いられてきた。人力信号１１１−１．ｊ−１
，Ｂｊ−］、］ｊ、Ｂ１−１．Ｊ＋の各信号人力線、４
１．４２．４３は制御信号Ｔ＋の制御信号線である。４
４は出力信号Ｂｉ、ｊの信号出力線である。

画像や文字などのビットバタンを直接拡大あるいは縮小
するのに、第７図示のスイッチングセル１をＮＸＮ個２
次元状に配列して構成した、第８図に示すようなバレル
セレクタ回路２（ここではＮ＝ＩＢ）が用いられている
。、（たとえば、Ａ　Ｆ　Ｔ　Ｐ　Ｓ　、　１９８５．
Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅＮａｔｉｏｎａ
ｌＣｏｍｐｕｔｅｒ　　Ｃｏｎｆｅｒｅｎｃｅ　　”八
　Ｓｉｎｇｌｅ　　ＣｈｉｐＢｉｔ−Ｍａｐｐｅｄ　Ｉ
ｍａｇｅ　Ｐｒｏｃｅｓｓｏｒ、ＭＮ８６１７　”参照
）。

以下に、このバレルセレクタ２を用いてビットバタンを
直接拡大あるいは縮小する場合の処理手順を示す。人力
バタンをＰｊ、出力バタンをＱｊとした場合、ＰｊとＱ
ｉの関係は以下の式で表される。

ｊ　−［（Ｎｘｉ＋Ｒ’　　）／Ｍコ　　　　　（１）
ここで、Ｒ゛は初期値であって、その値の範囲はＯ≦Ｒ
’　＜Ｍである。

Ｍ、Ｎは正の整数であり、Ｍ＞Ｎである。

また、Ｎ／Ｍは縮小係数、Ｍ／Ｎは拡大係数である。

式（１）において、［Ｘ］はＸより小さな最大の整数を
表す。

式（１）は、ｉ＝１から順次ｉを１増す毎にこの式の値
を計算する場合、以下の３式による加算と減算の繰り返
しで実行できる。

ｉ　＋−４＋１ Ｒ４−Ｒ＋　Ｎ　　　　　　　　　　　　　　（２）Ｒ
４−Ｒ−Ｍｊ←ｊ＋ｉ　　キャリー←１（Ｒ２間のとき
） 第７図のスイッチングセル１を制御する信号Ｔｊは、以
下の式で表される。

ｒ１＝　ｊ　（ｉ）−ｊ　　（ｉ−１）　　　　　　　
　　　　　　Ｌｌ）Ｔｉ＝　ＩはＰｊとＱｉとの対応関
係の変化を表し、Ｔｉ＝０はＩＪとＱｉとの対応関係に
変化のないことを表している。すなわち、Ｔｉ＝０の個
数に等しい数だりＰｊを繰り返し配列することによって
バタンの拡大が実現できる。また、人力バタンのうちＴ
ｉ＝　１に対応したビットを抜出すことによってバタン
の縮小が実現できる。

Ｎ＝４．Ｍ＝１３でＲ’＝１２の場合のＤＤＡ方式によ
る制御信号の算出例を第１表に示す。

第１表ＤＤＡ方式による制御信号の算出例Ｎ＝４　Ｍ＝
１３　Ｒ＝１２ １　　１２＋４＝１６　　→　３　　　　１　１２３＋
４＝７　　　　　　　　１０ ３　　７＋４＝１１　　　　　　　　１　０４　１１＋
４＝１５　　→　２　　　２１５２＋４＝６　　　　　
　　　２０ ６　　６＋４＝１０　　　　　　　　２　０７　１０＋
４＝１４　→　１　　　　　３１８１＋４＝５　　　　
　　　　３０ ９５＋４＝９　　　　　　　　３０ １０　　９＋４＝１３＋０　　　　４　１１１　　０＋
４＝４　　　　　　　　４　０１２　　４＋４＝８　　
　　　　　　４　０このようなバレルセレクタ回路２の
動作の概念を第９図および第１０図を参照して説明する
。

第９図は１３／４倍に拡大する場合を示し、第１０図は
４／１３倍に縮小する場合を示す。

第９図および第１Ｏ図において、図中の矢印は、スイッ
チングセル１の人力選択状態を示している。

スイッチングセル１のＣＭＯ５論理回路による構成例を
第１１図に示す。

ここで、２１〜２７はｐチャネル電界効果トランジスタ
、３１〜３７はｎチャネル電界効果トランジスタである
。トランジスタ２１と２４．２２と２５および２３と２
６を並列接続したものを直列に接続し、その直列接続と
直列に、トランジスタ３１と３２．３３と３４および３
５と３６の各直列接続を並列に接続したものを電源ＶＤ
Ｄと共通電信どの間に接続する。この直列接続と並列接
続との接続点を、トランジスタ２７と３７の直列接続を
介して出力信号線４４に接続する。トランジスタ２３と
３２．２２と３４および２１と３６に、それぞれ、信号
人力線３８．３９および４ｏを接続し、トランジスタ２
６と３］、　２５と３３および２４と３５に、それぞれ
、制御信号線４１．４２および４３を接続する。

この構成例では、スイッチングセル１は１４個のトラン
ジスタで構成され、素子数が多い欠点があった。また、
バレルセレクタ回路２の論理段数は配列の大封さＮに比
例する。そのため、長語長のピッＩ・バタンを配列の大
きなバレルセレクタ２で処理する場合には、遅延時間が
大きくな゛る欠点がバレルセレクタ回路２にはありだ。

〔発明が解決しようとする問題点） そこで、本発明の目的は、素子数が少なく、高速動作に
適した信号線の接続関係を電気的に設定可能なスイッチ
ングセルを提供することにある。

ｃ問題点を解決するための手段〕 このような目的を達成するために、本発明の−の形態で
は、１ビットの２値表示で「１」または「０」をとる情
報を入出力端子（５２）を介して書込み保持し、その書
込まれた情報を入出力端子（５２）を介して読み出し出
力する情報保持手段（５１）と、第１および第２の電界
効果トランジスタ（５３，５４）と、第１、第２および
第３の信号線（５５，５７，５６）とを有し、情報保持
手段（５１）の入出力端子（５２）を第１の電界効果ト
ランジスタ（５３）を介して、第２の信号線（５７）に
接続し、第１の電界効果トランジスタ（５３）のゲート
を、第１の信号線（５５）に接続し、第１および第３の
信号線（５５，５６）を、第２の電界効果トランジスタ
（５４）を介して接続し、第２の電界効果トランジスタ
（５４）のゲートを、情報保持手段（５１）の入出力端
子（５２）に接続したことを特徴とする。

本発明の他の形態では、１ビットの２値表示で「１」ま
たは「０」をとる情報を第１および第２の入出力端子（
ａｔ、６２）を介して書込み保持し、その書込まれた情
報を第１および第２の入出力端子（６１，６２）を介し
て読み出し出力する情報保持手段（６３）と、第１、第
２および第３の電界効果トランジスタ（５３，６８，５
４）と、第１、第２、第３および第４の信号線（５５，
５７，５［ｉ、５９）　とを有し、情報保持手段（６３
）の第１の入出力端子（６１）を、第１の電界効果トラ
ンジスタ（５３）を介して、第２の信号線（５７）に接
続し、情報保持手段（６３）の第２の入出力端子（６２
）を、第１の電界効果トランジスタ（６８）を介して、
第４の信号線（６９）に接続し、第１および第２の電界
効果トランジスタ（５３，６８）の各ゲートを、第１の
信号線（５５）に接続し、第１および第３の信号線（５
５，５６）を、第３の電界効果トランジスタ（５４）を
介して接続し、第３の電界効果トランジスタ（５４）の
ゲートを、情報保持手段（６３）の第１の入出力端子（
６１）に接続したことを特徴とする。

〔作　用〕

本発明では、信号線の接続関係を電気的に設定可能なス
イッチングセルを、集積化に適したメモリと同様の回路
で構成でき、従来のスイッチングセルとはスイッチング
セルの回路構成と制御方法が異なる。すなわち、本発明
のスイッチングセルによれば、従来構成のスイッチング
セルに比較して、メモリセルに１つのトランジスタと１
木の配線を追加してスイッチングセルを構成できるので
、従来構成のスイッチングセルより少ない素子数でスイ
ッチングセルを実現できる。本発明によるスイッチング
セルな用いてスイッチング回路を構成した場合、スイッ
チング回路の大きさによらず、スイッチング回路の論理
深度は３段であり、長語長ビットバタンの高速な処理に
適している。

〔実施例〕

以下、図面に基づいて本発明の実施例を詳細かつ具体的
に説明する。

発明のスイッチングセルの一実施例を第１図に示す。こ
こで、本実施例のスイッチングセル５は、１個の入出力
端子５２を持つ、例えばＭＯ５Ｏ５容量上うな情報保持
手段５１と、２個の電界効果トランジスタ５３および５
４と、３木の信号線５５．５６および５７とから構成さ
れる。

情報保持手段５１は、１ビットの２個表示で「１」また
は「０」をとる情報を入出力端子５２を介して書込み保
持し、また、その書込まれた情報を入出力端子５２を介
して読み出し出力する。情報保持手段５１の入出力端子
を、第１のｎチャネル電界効果トランジスタ５３を介し
て、第２の信号線５７に接続する。第１の電界効果トラ
ンジスタ５３のゲートを、第１の信号線５５に接続する
。第１および第３の信号線５５および５６を、第２のｎ
チャネル電界効果トランジスタ５４を介して接続する。

この第２の電界効果トランジスタ５４のゲートを、情報
保持手段５】の入出力端子５２に接続する。

電界効果トランジスタ５４は、信号線５５と５６との間
を接続するスイッチとなっており、その状態は情報保持
手段５１に記憶されている情報により制御される。記憶
されている＝ｂ’Ｊ報が「１」であれば、電界効果トラ
ンジスタ５４はオン状態となり、信号線５５と５６とは
接続される。他方、情報保持手段５１に記憶されている
情報が「Ｏ」であれば、電界効果トランジスタ５４はオ
フ状態となり、信号線５５と５６とは接続されない。

情報保持手段５１として用いたＭＯ５Ｏ５容量上界効果
トランジスタ５３は、従来の１トランジスタ型ダイナミ
ツクメモリセル（以下、ＤＲＡＭセルと略す）の構成と
同様である。情報保持手段５１に情報を記憶させるには
、従来のＤＲＡＭセルの場合と同様に、信号線５５をワ
ード線としてアクセスし、書込むデータと同相の電位を
ビット線となる信号線５７に印加する。

本発明のスイッチングセルの他の実施例を第２図に示す
。ここで、本実施例のスイッチングセル６は、第１およ
び第２の入出力端子６１および６２を持ち、例えば４個
のトランジスタ６４，６５．６５および６７で構成され
るような情報保持手段６３と、３個の電界効果トランジ
スタ８８．５３および５４と、４木の信号線５５，５６
．５７および６９とから構成される。

情報保持手段６３は、１ビットの２個表示で「１」また
は「０」をとる情報を第１および第２の入出力端子６１
および６２を介して書込み保持し、また、その書込まれ
た情報を第１および第２の入出力端子６１および６２を
介して読み出し出力する。

ｎチャネル電界効果トランジスタ６４と６５およびｎチ
ャネル電界効果トランジスタ６６と６７を有し、これら
トランジスタ６４と６６および６５と６７の各相補接続
を並列に接続したものを電源ｖａｎと共通電位との間に
接続する。トランジスタ６４および６６のゲートとトラ
ンジスタ６５および６７の相補出力端子とを第１人出力
端子６１に接続し、トランジスタ６５および６７のゲー
トとトランジスタ６４および６６の相補出力端子とを第
２人出力端子６２に接続する。

情報保持手段６３の第１の入出力端子６１を、第１のｎ
チャネル電界効果トランジスタ５３を介して、第２の信
号線５７に接続する。情報保持手段６３の第２の入出力
端子６２を、第２のｎチャネル電界効果トランジスタ６
８を介して、第４の信号線６９に接続する。第１および
第２の電界効果トランジスタ５３および６８の各ゲート
を、第１の信号線５５に接続する。第１および第３の信
号線５５および５６を、第３のｎチャネル電界効果トラ
ンジスタ５４を介して接続する。この第３の電界効果ト
ランジスタ５４のゲートを、情報保持手段６３の第１の
入出力端子６１に接続する。

電界効果トランジスタ５４は、信号線５５と５６との間
を接続するスイッチとなっており、その状態は情報保持
手段６３に記憶された情報により制御される。ここに記
憶されている情報が「１」であれば、電界効果トランジ
スタ５４はオン状態となり、信号線５５と５６とは接続
される。他方、情報保持手段６３に記憶されている情報
が「０」であれば、電界効果トランジスタ５４はオフ状
態となり、したがってスイッチは開いており、信号線５
５と５６とは接続されない。

情報保持手段６３と電界効果トランジスタ６８および５
３は、従来の６トランジスタ型スタテイツクメモリセル
（以下、ＳＲＡＭセルと略す）の構成と同様である。情
報保持手段６３に情報を記憶させるには、従来のＳＲＡ
Ｍセルの場合と同様に、信号線５５をワード線としてア
クセスし、書込むデータと同相の電位を信号線５７に印
加し、信号線６９には書込むデータと逆相の電位を印加
する。

第１図に示した本発明のスイッチングセル５をＮＸＮ個
２次元状に配列して構成したスイッチング回路の一実施
例を第３図に示す。

ここで、本実施例のスイッチング回路７は、スイッチン
グセル５の他に、書込回路７エ、ワードドライバ兼デー
タ入力回路７２、データ出力回路７３とから構成される
。スイッチングセル５に必要なりＲＡＭのリフレッシュ
回路等としては、従来のＤＲＡＭ用の周辺回路を使用で
きるので、第３図ではそれらを省略しである。

本例では、スイッチングセル５の第１．第２および第３
の信号線５５．５７および５６を、それぞれ、ワードド
ライバ兼データ入力回路７２、書込回路７１おＪ：びデ
ータ出力回路７３に接続し、書込回路７１から信号線５
７への信号印加のタイミングで、情報保持手段５１に記
憶されている情報に応じて、信号線５５と５６とを接続
し、あるいは接続しない。したがって、当該スイッチン
グセル５がオン、オフのいずれかのスイッチ動作をする
かをあらかじめ定めておき、そのスイッチオン、オフの
いずれかの指示を情報保持手段５１にあらかじめ書き込
んでお（づはよい。

第２図に示した本発明のスイッチングセル６をＮｘＮ個
２次元状に配列して構成したスイッチング回路の一実施
例を第４図に示す。

１に こで、本実施例のスイッチング回路８は、スイッチング
セル６の他に、書込回路８１、ワードドライバ兼データ
入力回路８２、データ出力回路８３とから構成される。

本例では、スイッチングセル６の第１．第２および第３
の信号線５５．５７と６９および５６を、それぞれ、ワ
ードドライバ兼データ入力回路８２、書込回路８１およ
びデータ出力回路８３に接続し、書込回路８１から信号
線５７および６９への信号印加のタイミングで、情報保
持手段６３に記憶されている情報に応じて、信号線５５
と５６とを接続し、あるいは接続しない。したがって、
当該スイッチングセル６がオン、オフのいずれかのスイ
ッチ動作をするかをあらかじめ定めておき、そのスイッ
チオン、オフのいずれかの指示を情報保持手段６３にあ
らかじめ書き込んでおけばよい。

これらスイッチング回路７および８において、それぞれ
使用している情報保持手段５１および６３は、前者がＤ
ＲＡＭセルであり、後者がＳＲＡＭセルである点が異な
るものの、スイッチング回路の機能としては全く同じで
ある。

そこで、これらスイッチング回路の動作はし１ずれも同
様であるから、以下、拡大操作時の概念を第５図を用い
て説明し、縮小操作時の概念を第６図を用いて、スイッ
チング回路７および８に対して共通に、説明する。

第５図および第６図において、黒三角が配置されている
人力信号線と出力信号線との交点番よ、その交点におい
て人力信号線と出力信号線とめ＜電気的に接続されてい
ることを示す。すなわち、その交点に位置するスイッチ
ングセルの情報保持手段５１または６３に記憶された情
報が「１」であり、信号線５５と５７とが接続されるこ
とを示す。制御情報の書込後人カバタンデータをデータ
入力回路７２または８２から入力し、データ出力回路７
３または８３力）ら出力バタンを読み出す。

このスイッチング回路用いてバタン拡大および縮小を行
う操作の方法について以下に説明する。

（制御情報の算出） 制御情報の算出には、第１表につき上述したＤＤＡ方式
を用いる。以下、拡大操作用制御情報の算出と、縮小操
作用制御情報の算出とを分けて説明する。拡大（縮小）
係数Ｎ／Ｍ　（Ｍ／Ｎ）と初期値Ｒ′は上述した例と同
じく、Ｎ／Ｍ＝４／１３、Ｒ’　＝１２とし、第１表の
算出結果を使用する。

（拡大操作の場合） ワードＷＹｎに書込む制御情報用のビットパタンは、列
ｊとＹアドレスＹｎとを対応させて以下のようにして発
生させる。すなわち、第１表において、ｊが同一の値で
あるビット位置を「１」とする。例えば、ワードＷＹＩ
　、ワードＷＹ２には次のように書込む。

ワードＷＹＩ　　　１１１００００００００　　・・・
・・・ワードＷＹ２　　０００１１１０００００　・・
・・・・（縮小操作） ワードＷＹｎに書込むビットパタンは、列ｉとＹアドレ
スＹｎとを対応させて以下のようにして発生させる。す
なわち、第１表において、キャリーＣが１であるワード
ＷＹｎの第ｊビットを「１」とする。例えば、ワードＷ
ＹＩ　、ワードＷＹ２には次のように書込む。

ワードＷＹ１　　１０００００００・・・・・・ワード
ＷＹ２　　０１００００００・・・・・・以」二、第５
図および第６図から分かるように、本発明によるスイッ
チング回路７または８内のデータの流れは、入カバッフ
ァ→スイッチングセル→出力バッファであり、その論理
深度は３段である。このように、本発明では、スイッチ
ングセルの配列の大きさによらず、論理深度が、このス
イッチング回路では３段で一定であるので、従来構成の
スイッチング回路に比較して高速な動作が可能である。

以上の説明から明かなように、第１１図示の従来構成の
スイッチングセル１の素子数１４個に比較して、木発明
の第１図示の実施例におけるスイッチングセル５は３素
子、本発明の第２図示の実施例におけるスイッチングセ
ル６は７素子と、少ない素子数でスイッチングセルを実
現できる。しかもまた、本発明のスイッチングセルを用
いたスイッチング回路の論理深度は、配列の大きさによ
らず、常に３段であり、長語長のビットパタンを高速に
処理することができる。

〔発明の効果〕

以上説明したように、本発明のスイッチングセルによれ
ば、従来構成のスイッチングセルに比較して、以下のよ
うな効果がある。

第１に、メモリセルに１つのトランジスタと１本の配線
を追加してスイッチングセルを構成できるので、従来構
成のスイッチングセルより少ない素子数でスイッチング
セルを実現できる。

第２に、本発明によるスイッチングを用いてスイッチン
グ回路を構成した場合、スイッチング回路の大きさによ
らず、スイッチング回路の論理深度は３段であり、長語
長ビットバタンの高速な処理に適している。

【図面の簡単な説明】

第１図は本発明によるスイッチングセルの一実施例を示
す回路図、 第２図は木発明によるスイッチングセルの他の実施例を
示す回路図、 第３図は本発明によるスイッチングセルにより構成した
スイッチング回路の一実施例を示す配置図、 第４図は本発明によるスイッチングセルにより構成した
スイッチング回路の他の実施例を示す配置図、 第５図はかかるスイッチング回路による拡大操作の概念
の説明図、 第６図は同じくかかるスイッチング回路による縮小操作
の概念の説明図、 第７図は従来構成のスイッチングセルの説明図、 第８図は従来構成のスイッチングセルにより構成したバ
レルセレクタ回路を示す配置図、第９図および第１０図
は、従来構成のバレルセレクタ回路による動作の概念を
、それぞれ、１３／４倍に拡大する場合、および４７１
３倍に縮小する場合について示す説明図、 第１１図は従来構成のスイッチングセルのＣＭＯ５論１
・・・従来構成のスイッチングセル、２・・・バレルセ
レクタ回路、 ２１．２２，２３，２１１，２５，２６．２７・・・ｎ
チャネル電界効果トランジスタ、 ３１．３２，３３，３４，３５，３６．３７・・−ｎチ
ャネル電界効果トランジスタ、 ３８．３９．４０・・・信号人力線、 ４１．４２．４３・・・制御信号線、 ４４・・・信号出力線、 ５・・・本発明によるスイッチングセル、５１・・・入
出力端子１個を持つ情報保持手段、５２・・・入出力端
子、 ５３．５４・・・ｎチャネル電界効果トランジスタ、５
５．５６．５７・・・信号線、 ６・・・本発明によるスイッチングセル、６１・・・第
１の入出力端子、 ６２・・・第２の入出力端子、 ６４．６５．６８・・・ｎチャネル電界効果トランジス
タ、６［ｉ、［ｉ７・・・ｐヂャネル電界効果）・ラン
ジスタ、６９・・・信号線、 ７・・・本発明によるスイッチングセル５で構成したス
イッチング回路、 ８・・・本発明によるスイッチングセル６で構成したス
イッチング回路、 ７１、　、８１・・・書込回路、 ７２．８２・・・ワードドライバ兼データ入力回路、７
３．８３・・・データ出力回路。 特許出願人　日本電信電話株式会社

Claims (1)

1. 【特許請求の範囲】 １）１ビットの２値表示で「１」または「０」をとる情
   報を入出力端子（５２）を介して書込み保持し、その書
   込まれた情報を前記入出力端子（５２）を介して読み出
   し出力する情報保持手段（５１）と、第１および第２の
   電界効果トランジスタ（５３、５４）と、 第１、第２および第３の信号線（５５、５７、５６）と
   を有し、 前記情報保持手段（５１）の入出力端子（５２）を前記
   第１の電界効果トランジスタ（５３）を介して、前記第
   ２の信号線（５７）に接続し、 前記第１の電界効果トランジスタ（５３）のゲートを、
   前記第１の信号線（５５）に接続し、 前記第１および第３の信号線（５５、５６）を、前記第
   ２の電界効果トランジスタ（５４）を介して接続し、 前記第２の電界効果トランジスタ（５４）のゲートを、
   前記情報保持手段（５１）の入出力端子（５２）に接続
   したことを特徴とするスイッチングセル。 ２）１ビットの２値表示で「１」または「０」をとる情
   報を第１および第２の入出力端子（６１、６２）を介し
   て書込み保持し、その書込まれた情報を前記第１および
   第２の入出力端子（６１、６２）を介して読み出し出力
   する情報保持手段（６３）と、第１、第２および第３の
   電界効果トランジスタ（５３、６８、５４）と、 第１、第２、第３および第４の信号線（５５、５７、５
   ６、６９）とを有し、 前記情報保持手段（６３）の第１の入出力端子（６１）
   を、前記第１の電界効果トランジスタ（５３）を介して
   、前記第２の信号線（５７）に接続し、 前記情報保持手段（６３）の第２の入出力端子（６２）
   を、前記第１の電界効果トランジスタ（６８）を介して
   、前記第４の信号線（６９）に接続し、 前記第１および第２の電界効果トランジスタ（５３、６
   ８）の各ゲートを、前記第１の信号線（５５）に接続し
   、 前記第１および第３の信号線（５５、５６）を、前記第
   ３の電界効果トランジスタ（５４）を介して接続し、 前記第３の電界効果トランジスタ（５４）のゲートを、
   前記情報保持手段（６３）の第１の入出力端子（６１）
   に接続したことを特徴とするスイッチングセル。