JP5275208B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、３次元積層デバイスを備えた半導体装置の製造方法に関する。

近年、情報通信機器の小型化が進んでいる。そのため、情報通信機器に搭載するチップとして、高性能（多機能）化、低消費電力化および大容量化を一つのチップで実現した、１チップＩＣが必要となってきている。

チップの性能および容量の向上は微細化によって見込まれる。しかし、コスト面での競争が厳しいメモリ事業においては、より効率的に性能や容量を向上させることが必要である。

メモリチップの性能および容量を飛躍的に向上させるために、最近、３次元積層構造を有するメモリデバイス（３次元積層メモリデバイス）が提案されている。例えば、ＲｅＲＡＭ（Resistance Random Memory）、ＰＣＲＡＭ（Phase Change Memory）、ＭＲＡＭ（Magnetoresistive Random Access Memory）等の不揮発性メモリデバイスが提案されている。

この種の３次元積層メモリデバイスは、メモリセルの積層数を増やすことで、メモリセルの微細化に頼らずとも、メモリ容量を増加させることができる。しかし、メモリセルの積層数を増やすと、高さが増してチップサイズが大きくなる。そのため、メモリ容量およびチップサイズの両方を満足させるためには、やはりメモリセルの微細化は必要となる。

微細化のための技術は微細加工技術と呼ばれている。この微細加工技術を構成する要素技術の一つとして、光リソグラフィ技術がある。光リソグラフィ技術はかつて予測された微細化限界を次々と打破し、現在でも半導体デバイス製造の主役を担っている。しかし、半導体デバイスの微細化の加速により、光リソグラフィ技術で形成可能となる最小パターンピッチよりも微細な、パターンピッチの形成が求められている。

このような状況の中、微細パターンの形成と量産性とを両立させるための技術の一つとして、被転写基板にテンプレートの型を転写するという、インプリント技術が注目されている（特許文献１，２）。

しかしながら、従来の光リソグラフィ技術やインプリント技術は、ＮＡＮＤ型フラッシュメモリ等のように、複数のセル（素子）を２次元的に配置した構造（２次元配置構造）を有する半導体装置を対象として発展してきており、ＰＣＲＡＭ等のように、２次元配置構造を積層したデバイス（３次元積層デバイス）を有する半導体装置を対象として発展してきたものではない。

特開２００１−０６８４１１号公報 特開２０００−１９４１４２号公報

本発明の目的は、３次元積層デバイスの歩留まりの向上を図れるリソグラフィ工程を含む半導体装置の製造方法を提供することにある。

本発明の一態様による半導体装置の製造方法は、複数の層を基板上に積層してなる３次元積層デバイスであって、前記複数の層の各々がデバイス回路が含まれたデバイス構造を具備してなる半導体装置の製造方法であって、前記複数の層のリソグラフィ工程に使用され、前記デバイス回路に対応するパターンが互いに同じであり、前記原版の欠陥に基づいた品質、前記原版の前記基板への転写性に基づいた品質、または、前記原版の使用回数に関しての品質が順位付けされた複数の原版のうち、一定以上の品質を有する原版を、下層のリソグラフィ工程に使用し、前記複数の原版のうち、前記一定以上の品質を有する原版を除いた原版を、上層のリソグラフィ工程に使用することを特徴とする。

本発明によれば、３次元積層デバイスの歩留まりの向上を図れるリソグラフィ工程を含む半導体装置の製造方法を実現できるようになる。

３次元積層デバイス中の上層欠陥および下層欠陥を模式的に示す断面図。 ３次元積層デバイス中の上層欠陥および下層欠陥を模式的に示す平面図。 欠陥サイズと不良確率との関係を示す図。 クラスタリングファクタ＝１−８のそれぞれについて、リダンダンシー回路を用いた場合の、積層欠陥率と歩留まりとの関係を示す図。 クラスタリングファクタを説明するための図。 黒欠陥があるテンプレートを用いた場合の転写特性、白欠陥があるテンプレートを用いた場合の転写特性を示す図。 マスクの検査フローを模式的に示す図。 ３次元積層デバイスの一例を模式的に示す断面図。 第１の実施形態の製造方法を示すフローチャート。 ３次元積層メモリデバイスのパターンレイアウトの一例を示す図。 第１の実施形態の高品質マスクおよび標準マスクの選定の仕方を示すフローチャート。 欠陥数に基づいたソートの仕方を模式的に示す図。 欠陥サイズに基づいたソートの仕方を模式的に示す図。 マスクパターンのウエハへの転写性に基づいたソートの仕方を模式的に示す図。 しきい値の設定の仕方を説明するための図。 テンプレートの検査フローを模式的に示す図。 第２の実施形態の製造方法を示すフローチャート。 第２の実施形態の高品質テンプレートおよび標準テンプレートの選定の仕方を示すフローチャート。

以下、図面を参照しながら本発明の実施形態を説明する。

（第１の実施形態）
本発明者は、インプリントリソグラフィに代表される先端リソグラフィ技術を、ＲｅＲＡＭ等の３次元積層デバイス（複数の層を基板上に積層してなり、前記複数の層の各々がデバイス回路が含まれたデバイス構造を具備してなるデバイス）へ適用する際には、以下のような問題があることを見出した。

図１は、３次元積層デバイスにおいて、上層に発生した欠陥と下層に発生した欠陥とを模式的に示す断面図である。図２は、３次元積層デバイスにおいて、上層に発生した欠陥と下層に発生した欠陥とを模式的に示す平面図である。図１および図２において、１ａは上層に発生した欠陥（上層欠陥）、１ｂは下層に発生した欠陥（下層欠陥）、２−７は３次元積層デバイスを構成する、デバイス構造が含まれる複数の層、８および９は互いに直交する配線（例えば、ワード線およびビット線）、Ｌは欠陥サイズ、Ｒは欠陥の影響が及ぶ範囲を示している。

図１に示すように、上層欠陥１ａは層７（最上層）に影響を与えるが、層２−６には影響を与えない。一方、下層欠陥１ｂは層２−７に影響を与える。また、下層欠陥１ｂによる層７の欠陥サイズＬは、上層欠陥１ａによる層７の欠陥サイズＬよりも大きい。言い換えれば、図２に示すように、下層欠陥１ｂの影響が及ぶ範囲Ｒは、上層欠陥１ａの影響が及ぶ範囲Ｒよりも広い。これは、欠陥の影響は、より上の層ほど増幅されて現れるからである。

図３は、ラインアンドスペースの場合における、欠陥サイズ（パーティクル径）と不良確率との関係を示す図である。図３において、Ｆは、ラインアンドスペースのピッチを示している。図３から分かるように、欠陥サイズがＦ以上の欠陥は、歩留まりに影響を及ぼすことが分かる。

上記の通りに、３次元積層デバイスにおいては、下層の欠陥ほど、大きな欠陥サイズの欠陥を最上層に生じさせるので、下層の欠陥ほど、歩留まりに与える影響は大きいといえる。

図４は、クラスタリングファクタ＝１−８のそれぞれについて、リダンダンシー回路（冗長回路）を用いた場合の、積層欠陥率（下層欠陥に対する上層欠陥の増加率）と歩留まりとの関係を示す図である。

図４から、クラスタリングファクタの値によっても変わるが、積層欠陥率５−１０％程度を境にして、それ以下の積層欠陥率においては、必要な歩留まりは確保できるが、積層欠陥率３０−４０％を境にして、それ以上の積層欠陥率においては、リダンダンシー回路（冗長回路）を用いても、必要な歩留まりを確保することは困難であることが分かる。

積層欠陥率５−１０％は、例えば、ＲｅＲＡＭの上層部における値に相当し、積層欠陥率３０−４０％は、例えば、ＲｅＲＡＭの下層部における値に相当する。

図５（ａ）−図５（ｃ）を用いて、上記のクラスタリングファクタについて簡単に説明する。クラスタリングファクタは、空間的に偏って存在する不良の存在を示す特徴量である。図５（ａ）に示すように、欠陥の偏りが小さい場合、クラスタリングファクタは大きく、逆に、図５（ｂ）に示すように、欠陥の偏りが大きい場合、クラスタリングファクタは小さくなる。クラスタリングファクタは、図５（ｃ）に示すように、負の二項分布ｆ（ｘ）におけるαで定義される。

以上述べた下層欠陥の影響は、先端リソグラフィ技術の一つであるインプリントリソグラフィにおいては、憂慮する問題となりやすい。インプリントリソグラフィは、パターンを形成する際に、テンプレートを被転写基板により接触させるという、転写プロセスを含んでいる。テンプレート上に欠陥があると、その欠陥も接触により被転写基板上に転写される可能性がある。特に、テンプレート上に予め付着していた欠陥（付着欠陥）は、極めて高い転写特性を呈する。

図６（ａ）および図６（ｂ）にその一例を示す。図６（ａ）は、黒欠陥（サイズ：４０ｎｍ² ）があるラインアンドスペース（ｈｐ：９０ｎｍ）が形成されたテンプレートを用いた場合の転写特性、図６（ｂ）は白欠陥（サイズ１０ｎｍ² ）があるラインアンドスペース（ｈｐ：２４ｎｍ）が形成されたテンプレートを用いた場合の転写特性を示す図である。図６（ａ）および図６（ｂ）から、黒欠陥（付着欠陥）は白欠陥（非付着欠陥）に比べてウエハへの転写特性が高いことが分かる。

このように本発明者の鋭意研究によれば、インプリントリソグラフィに代表されるウエハへの転写性が高い先端リソグラフィ技術を３次元積層デバイスへ適用する際、テンプレート欠陥等の原版上の欠陥は、ＬＳＩ動作へ与える影響度が問題となってくることを見出した。このような問題は、ナノインプリントリソグラフィに代表される先端リソグラフィ技術、ひいては３次元積層デバイス自体の将来展望を閉ざすことになる。

以下、上記事情を考慮した本実施形態の半導体装置の製造方法について説明する。

まず、光リソグラフィに使用される原版であるマスク（透過型マスク）の検査について説明する。

図７は、マスクの検査フローを模式的に示す図である。

マスクの検査は、マスクの検査（Ａ１）、マスク受け入れ時の検査（Ａ２）、および、マスクの経時検査（Ａ３）を含む。

検査Ａ１は、出荷時に行われる検査である。この時の検査対象としては、互いにパターンが同一である複数のマスクを含むマスク群（同一マスク群）がある。ここで、同じであるパターンは、基板に形成するべきデバイス回路に対応するマスク上のパターンである。アライメントパターン等のパターンは同じである必要はない。検査Ａ１は、マスクメーカが行う。また、検査Ａ１は、主に、マスク欠陥検査装置を用いて行われ、マスクの全面が検査される。

検査Ａ１によって検出されるマスクの欠陥は、例えば、マスクを形成するためのマスクプロセス（マスク基板にパターンを形成するためのプロセス）、マスク材料（マスク基板等のマスクを構成する部材の材料）、洗浄プロセス（マスクプロセスを経て得られたマスクの洗浄）に起因する欠陥である。

検査Ａ１によって検出された欠陥（マスク欠陥）のうち、デバイスに影響を及ぼすと見なされた欠陥がある場合、当該欠陥がある箇所に対して欠陥修正を行ってからマスクを出荷する。ただし、欠陥修正に掛かるコストと、デバイスへの影響度（例えば、図３に示した不良確率）とを鑑み、前者が大きければ（例えば、図３に示した欠陥サイズが大きく、欠陥修正に許容範囲を超えたコストがかかる場合）、欠陥修正を行わずに、マスクを出荷することもある。その場合、マスク欠陥のデバイスへの影響を軽減する回路技術（例えば、リダンダンシー（冗長）回路）を用いることもある。

検査Ａ２は、ＬＳＩ工場に受け入れられるマスクに対して行われる検査である。検査Ａ２は、主として、マスクの搬送時に付着した欠陥（欠陥）を検出することを目的とする。

検査Ａ２は、マスク欠陥検査装置を用いて行うこともあるが、一般には、上記マスクを用いた複数回のリソグラフィ工程（ショット）により、ウエハ全面にパターンを形成し、各リソグラフィ工程毎に形成されたウエハ上のパターンに対して欠陥検査を行う。

検査Ａ３は、ＬＳＩ工場でマスクを使用していく中で、リソグラフィプロスを行うことや、マスクの保管状態によって、経時的に出現する欠陥を検出することを目的とする。特にリソグラフィプロセスによって経時的に出現する欠陥は、成長欠陥（Ｈａｚｅ欠陥）と呼ばれ、近年、工場でのマスク管理上において問題となってきている。

検査Ａ３は、マスク欠陥検査装置を用いて行うこともあるが、一般には、検査Ａ２と同様に、ウエハ上に実際に形成したパターンに対して欠陥検査を行う。

図８は、３次元積層構造を有するデバイス（３次元積層デバイス）の一例を模式的に示す断面図である。

第１−第４の層Ｌ１−Ｌ４内には、それぞれ、第１のパターンＰ１および第２のパターンＰ２が形成されている。

第１のパターンＰ１および第２のパターンＰ２は、パターンのレイアウトおよびパターンのサイズの少なくとも一方が異なる。

ここでは、第１および第２の層Ｌ１，Ｌ２が下層、第３および第４の層Ｌ３，Ｌ４が上層とする。

図９は、図８の３次元積層デバイスの製造方法を示すフローチャートである。

［Ｓ１］
製造するべき３次元積層デバイス中の異なる層内にある同じパターンを抽出する。ここで、同じパターンは、上記の通り、デバイス回路に対応するパターンであり、アライメントパターン等ではない。図８の場合、第１のパターンＰ１および第２のパターンＰ２が抽出される。上記の同じパターンの抽出は、例えば、３次元積層デバイスの設計データに基づいて行われる。

［Ｓ２］
リソグラフィ工程を用いて、各層Ｌ１−Ｌ４内のパターンを形成する。

この時、下層Ｌ１，Ｌ２に属するパターンＰ１は、３次元積層デバイスを製造するに際して該３次元積層デバイスに対して欠陥の影響が少ないマスク（第１の高品質マスク）を用いたリソグラフィ工程により形成する。同様に、下層Ｌ１，Ｌ２に属するパターンＰ２は、３次元積層デバイスを製造するに際して該３次元積層デバイスに対して欠陥の影響が少ないマスク（第２の高品質マスク）を用いたリソグラフィ工程により形成する。

ここで、３次元積層デバイスを製造するに際して該３次元積層デバイスに対して欠陥の影響が少ないマスク（高品質マスク）とは、例えば、３次元積層デバイスにおける欠陥数の増加を抑制できるマスク、大きなサイズの欠陥の発生を抑制できるマスクまたは転写性の劣化を抑制できるマスクである。

一方、上層Ｌ３，Ｌ４に属するパターンＰ１は、第１の高品質マスク以外のスペック許容範囲内のマスク（第１の標準マスク）を用いたリソグラフィ工程により形成する。同様に、上層Ｌ１，Ｌ２に属するパターンＰ２は、第２の高品質マスク以外のスペック許容範囲内のマスク（第２の標準マスク）を用いたリソグラフィ工程により形成する。

第１の高品質マスクは、欠陥影響が少なくなるように特別のマスクプロセスにより形成されたマスクではない。第１の高品質マスクは、第１の標準マスクと同じマスクプロセスを用いて形成されたマスクである。同じマスクプロセスで複数のマスクを形成しても、プロセス等のばらつきにより、高品質のマスク、標準品質のマスク、粗悪品質のマスクが形成される。すなわち、複数の層のリソグラフィ工程に使用され、パターンが同じであり、品質が順位づけされた複数のマスクが得られる。同じマスクプロセスで形成した複数のマスク（同一マスク群の複数のマスク）のうち、例えば、欠陥数が少ないものが高品質のマスクとして使用される。この点については後述さらに説明する。第２の高品質マスクおよび第２の標準マスクについても同様である。

なお、下層に属するパターンおよび上層に属するパターンの両方に対して高品質マスクを用いると、高品質マスクの使用頻度が高くなり、高品質マスクの劣化の進み具合が速くなる。その結果、下層に属するパターンに欠陥が発生しやすくなり、３次元積層デバイスの歩留まりの向上の効果が低下する。したがって、３次元積層デバイスの歩留まりの向上の観点から、本実施形態では、上記の通りに、上層に属するパターンは標準マスクを用いて形成する。

図１０は、３次元積層メモリデバイスのパターンレイアウトの一例を示す図である。図１０では、ワード線は５層であり、ビット線は４層である。ここでは、１層および２層を下層として、３層以上を上層とする。上記の３次元積層メモリデバイスは、例えば、ＰＣＲＡＭ、ＲｅＲＡＭまたはＭＲＡＭ等のクロスポイント積層構造（Cross Point Stack Structure）を有する不揮発性メモリデバイスである。

図１０の場合、ワード線ＷＬ１、ワード線ＷＬ３およびワード線ＷＬ５（番号は下層からの逐次番号）は、回路構成上全く同一のレイアウトである。同様に、ワード線ＷＬ２およびワード線ＷＬ４は回路構成上全く同一のレイアウトであり、コンタクトＣ２およびコンタクトＣ３（番号は下層からの逐次番号）も回路構成上全く同一のレイアウトである。

したがって、ワード線ＷＬ１、ワード線ＷＬ３およびワード線ＷＬ５は同一マスク群（第１の同一マスク群）内の複数のマスクで形成し、ワード線ＷＬ２およびワード線ＷＬ４は他の同一マスク群（第２の同一マスク群）内の複数のマスクで形成し、そして、コンタクトＣ２およびコンタクトＣ３はさらに別の同一マスク群（第３の同一マスク群）内の複数のマスクで形成することが可能である。

ワード線ＷＬ１、ワード線ＷＬ３およびワード線ＷＬ５を、第１の同一マスク群内の複数のマスクで形成する場合、ワード線ＷＬ１は下層であるので、ワード線ＷＬ１は高品質マスクを用いて形成し、ワード線ＷＬ２，ＷＬ３は上層であるので、ワード線ＷＬ２，ＷＬ３は標準マスクを用いて形成する。

同様に、ワード線ＷＬ２およびワード線ＷＬ４を、第２の同一マスク群内の複数のマスクで形成する場合、ワード線ＷＬ２は高品質マスクを用いて形成し、ワード線ＷＬ４は標準マスクを用いて形成する。コンタクトＣ２およびコンタクトＣ３を、第３の同一マスク群内の複数のマスクで形成する場合、コンタクトＣ２は高品質マスクを用いて形成し、コンタクトＣ３は標準マスクを用いて形成する。

なお、図１０では、ワード線は５層であったが、６層以上、例えば、８層でも構わないし、同様に、ビット線も４層には限定されない。

以上述べたように、本実施形態によれば、同じデバイス回路に対応する同じパターンが異なる層にある場合には、下層に属するパターンを形成するためのリソグラフィ工程においては、同一マスク群内の複数のマスクのうちの高品質マスクを使用し、上層に属するパターンを形成するためのリソグラフィ工程においては、同一マスク群内の複数のマスクのうちの標準マスクを使用することにより、３次元積層デバイスにおける欠陥数の増加の抑制、サイズが大きい欠陥の発生の抑制または転写性の劣化の抑制を図れるようになり、もって、３次元積層デバイスの歩留まりの向上を図れるようになる。

次に、同一マスク群内の複数のマスクの中から、高品質マスクおよび標準マスクの選定の仕方について説明する。

図１１は、高品質マスクおよび標準マスクの選定の仕方を示すフローチャートである。

［Ｓ１１］
上述した検査Ａ１、検査Ａ２または検査Ａ３の結果（欠陥情報）に基づいて、同一マスク群内の複数のマスクをソートする。

ソート（品質の順位付け）の仕方としては、例えば、マスク欠陥の数（欠陥数）に基づいた仕方（図１２）、マスク欠陥のサイズ（欠陥サイズ）に基づいた仕方（図１３）、マスクパターンのウエハへの転写性に基づいた仕方（図１４）がある。

このようにして品質が順位付けられた複数のマスクが得られる。

なお、図１２では、簡単のため、マスクの数（一つ）は一様に分布している様子を示しているが、実際には、例えば、欠陥数が十分に少ないマスクの数は、欠陥数が標準的なマスクの数に比べて、少ないという分布を持つ。図１３、図１４についても同様である。また、欠陥サイズは、例えば、複数の欠陥のサイズの平均値、複数の欠陥のサイズのうちの最大値である。

他のソートの仕方としては、単純に、欠陥数、欠陥サイズまたは転写性に基づいてソートするのではなく、欠陥数、欠陥サイズまたは転写性が形成しようとする３次元積層デバイスへの影響度を考慮して、ソートする方法がある。

例えば、基板に形成するべき引き出し配線に対応するテンプレートの領域（テンプレート領域）上の欠陥は、基板上に形成するべきメモリセル間に対応するテンプレートの領域（テンプレート領域）上の欠陥に比べて、３次元積層メモリデバイスに与える影響を大きいので、同じ数の欠陥数でも、引き出し配線に対応するテンプレート領域上の欠陥数の方が、メモリセル間に対応するテンプレート領域上の欠陥数よりも多くなるように、欠陥数に対して重み付けを行う。このように重み付けされた欠陥数に基づいてソートする。

欠陥サイズの場合であれば、引き出し配線に対応するテンプレート領域上の欠陥サイズの方が、メモリセル間に対応するテンプレート領域上の欠陥サイズよりも大きくなるように、欠陥サイズに対して重み付けを行い、このように重み付けされた欠陥サイズに基づいてソートする。転写性の場合には、引き出し配線に対応するテンプレート領域上の転写性の方が、メモリセル間に対応するテンプレート領域上の転写性よりも悪くなるように、転写性に対して重み付けを行い、このように重み付けされた転写性に基づいてソートする。

［Ｓ１２］
ソートに使用した欠陥情報（欠陥数、欠陥サイズまたは転写性）に二つのしきい値（Ｎ１，Ｎ２）を設定する。以下、ソートに使用した欠陥情報が欠陥数の場合について、図１５を参照して、具体的に説明する。

しきい値Ｎ１は、３次元積層デバイスの下層を形成するためのマスクに対して許される欠陥サイズと同じ値またはそれよりも小さい値である。しきい値Ｎ２は、３次元積層デバイスを形成するためのマスクに対して許される欠陥サイズより大きな値（スペックアウト）である。

図３に示したように、欠陥サイズとデバイス回路の不良確率との間には対応関係があるので、不良確率が一定値（Ｖ１）以下の欠陥サイズを有するマスクは、下層のリソグラフィには使用できない。したがって、Ｖ１をしきい値Ｎ１として使用することができる。同様にして、不良確率に基づいて、しきい値Ｎ２を予め設定することができる。

ソートに使用した欠陥情報が欠陥数、転写性の場合も同様にして二つのしきい値Ｎ１，Ｎ２は決めることが可能である。

［Ｓ１３］
二つのしきい値Ｎ１，Ｎ２を決めることにより、同一マスク群内の複数のマスクを、三つのグループに分類することができる。

欠陥数≦Ｎ１のグループに属するマスクは、３次元積層デバイスの下層を形成するために使用される、一定以上の品質を有する高品質マスクである。

Ｎ１＜欠陥数＜Ｎ２のグループに属するマスクは、３次元積層デバイスの上層を形成するために使用される、標準マスクである。

Ｎ２≦欠陥数のグループに属するマスクは、３次元積層デバイスを形成するためには使用されず（スペックアウト）、例えば、破棄される。Ｎ２≦欠陥数のグループに属するマスクは使用されないので、最終的には、同一マスク群内の複数のマスクは、高品質マスクおよび標準マスクの二つのグループに分類されることになる。

ここでは、二つのしきい値を設定したが三つ以上のしきい値を設定しても構わない。三つ以上のしきい値の場合も、しきい値が小さいグループのマスクほどより下層に属するパターンを形成するために使用され、また、スペックアウトに対応するしきい値は一つである。この場合、最終的には、同一マスク群内の複数のマスクは、三つ以上グループに分類されることになる。

また、本実施形態では、欠陥情報（欠陥数、欠陥サイズまたは転写性）に基づいて、上層に属するパターンの形成に使用するマスクおよび下層に属するパターンの形成に使用するマスクを決めたが、同一マスク群内の複数のマスク（許容範囲内のスペックを有している。）において、リソグラフィ工程への使用回数が多いマスクを上層に属するパターンの形成に使用し、リソグラフィ工程への使用回数が少ないマスクを下層に属するパターンの形成に使用しても構わない。

（第２の実施形態）
第１の本実施形態では、原版として透過型マスクを用いた光リソグラフィ工程の場合について説明したが、本実施形態では、原版としてテンプレートを用いたインプリントリソグラフィ工程の場合について説明する。

図１６は、テンプレートの検査フローを模式的に示す図である。

テンプレートの検査は、親テンプレートの検査（Ｂ０）、子テンプレート出荷時の検査（Ｂ１）、テンプレート受け入れ時の検査（Ｂ２）、および、テンプレートの経時検査（Ｂ３）を含む。

検査Ｂ０は、子テンプレートの作成に使用される前の親テンプレートに対して行われる検査である。子テンプレートは親テンプレートを用いたインプリントリソグラフィによって作成される。親テンプレートはテンプレートメーカによって作成される。検査Ｂ０は、主に、テンプレート欠陥検査装置を用いて行われる。

検査Ｂ０によって検出される親テンプレートの欠陥は、例えば、親テンプレートを形成するためのテンプレートプロセス（基板にパターンを形成するためのプロセス）、テンプレート材料（基板等の親テンプレートを構成する部材の材料）、洗浄プロセス（テンプレートプロセスを経て得られた親テンプレートの洗浄）に起因する欠陥である。

検査Ｂ０によって検出された欠陥（テンプレート欠陥）のうち、デバイスに影響を及ぼすと見なされた欠陥がある場合には、当該欠陥がある箇所に対して欠陥修正を行ってから親テンプレートを出荷する。ただし、欠陥修正に掛かるコストと、デバイスへの影響度を鑑み、前者が大きければ、欠陥修正を行わずに、親テンプレートを出荷することもある。その場合、テンプレート欠陥のデバイスへの影響を軽減する回路技術（例えば、リダンダンシー（冗長）回路）を用いることもある。

検査Ｂ１は、出荷時の子テンプレートに対して行われる検査である。検査Ｂ１は、テンプレートメーカが行う。また、検査Ｂ１は、主に、テンプレート欠陥検査装置を用いて行われる。

検査Ｂ１によって検出される子テンプレートの欠陥は、例えば、親テンプレートの場合と同様に、テンプレートプロセス、テンプレート材料、洗浄プロセスに起因する欠陥である。

検査Ｂ１によって検出された欠陥（テンプレート欠陥）のうち、デバイスに影響を及ぼすと見なされた欠陥がある場合には、当該欠陥がある箇所に対して欠陥修正を行ってから子テンプレートを出荷する。ただし、欠陥修正に掛かるコストと、デバイスへの影響度を鑑み、前者が大きければ、欠陥修正を行わずに、子テンプレートを出荷することもある。その場合、テンプレート欠陥のデバイスへの影響を軽減する回路技術（リダンダンシー（冗長）回路）を用いることもある。

検査Ｂ２は、ＬＳＩ工場に受け入れられるテンプレートに対して行われる検査である。検査Ｂ２は、主として、テンプレートの搬送時に付着した欠陥（テンプレート欠陥）を検出することを目的とする。検査Ｂ２は、テンプレート欠陥検査装置を用いて行うこともあるが、一般には、上記子テンプレートを用いた複数回のインプリトリソグラフィ工程（ショット）により、ウエハ全面にパターンを形成し、各インプリトリソグラフィ工程毎にウエハ上に形成されたパターンに対して欠陥検査を行う。

検査Ｂ３は、ＬＳＩ工場でテンプレートを使用していく中で、インプリトリソグラフィプロセスを行うことや、テンプレートの保管状態によって、経時的に出現する欠陥（テンプレート欠陥）を検出することを目的とする。

特に、インプリントリソグラフィでは、硬化性樹脂からテンプレートを離す時（離型時）に、硬化性樹脂の一部がテンプレート上に残留することで、経時的に欠陥が増加することが問題となってきている。離型時にテンプレート上に残留した硬化性樹脂に起因した欠陥は離型欠陥と呼ばれている。

検査Ｂ３は、テンプレート欠陥検査装置を用いて行うこともあるが、一般には、検査Ｂ２と同様に、ウエハ上に実際に形成したパターンに対して欠陥検査を行う。

次に、本実施形態の３次元積層デバイスの製造方法について説明する。ここでは、図８に示した３次元積層デバイスを例にあげて説明する。

図１７は、本実施形態の３次元積層デバイスの製造方法を示すフローチャートである。

［Ｓ２１］
製造するべき３次元積層デバイス中の異なる層内にある同じパターンを抽出する。ここで、同じパターンは、上記の通り、デバイス回路に対応するパターンであり、アライメントパターン等ではない。図８の場合、第１のパターンＰ１および第２のパターンＰ２が抽出される。上記の同じパターンの抽出は、例えば、３次元積層デバイスの設計データに基づいて行われる。

［Ｓ２２］
インプリトリソグラフィ工程を用いて、各層Ｌ１−Ｌ４内のパターンを形成する。

この時、下層Ｌ１，Ｌ２に属するパターンＰ１は、３次元積層デバイスを製造するに際して該３次元積層デバイスに対して欠陥の影響が少ないテンプレート（第１の高品質テンプレート）を用いたインプリトリソグラフィ工程により形成する。同様に、下層Ｌ１，Ｌ２に属するパターンＰ２は、３次元積層デバイスを製造するに際して該３次元積層デバイスに対して欠陥の影響が少ないテンプレート（第２の高品質テンプレート）を用いたインプリトリソグラフィ工程により形成する。

ここで、３次元積層デバイスを製造するに際して該３次元積層デバイスに対して欠陥の影響が少ないテンプレート（高品質テンプレート）とは、例えば、３次元積層デバイスにおける欠陥数の増加を抑制できるテンプレート、大きなサイズの欠陥の発生を抑制できるテンプレートまたは転写性の劣化を抑制できるテンプレートである。

一方、上層Ｌ３，Ｌ４に属するパターンＰ１は、第１の高品質テンプレート以外のスペック許容範囲内のテンプレート（第１の標準テンプレート）を用いたインプリトリソグラフィ工程により形成する。同様に、上層Ｌ１，Ｌ２に属するパターンＰ２は、第２の高品質マスク以外のスペック許容範囲内のテンプレート（第２の標準テンプレート）を用いたインプリトリソグラフィ工程により形成する。

第１の高品質テンプレートは、欠陥影響が少なくなるように特別のインプリトプロセスにより形成されたテンプレートではない。第１の高品質イテンプレートは、第１の標準テンプレートと同じインプリトプロセスを用いて形成されたテンプレートである。同じインプリトプロセスで複数のテンプレートを形成しても、プロセス等のばらつきにより、高品質のテンプレート、標準品質のテンプレート、粗悪品質のテンプレートが形成される。すなわち、複数の層のインプリトリソグラフィ工程に使用され、パターンが同じであり、品質が順位づけされた複数のインプリトマスクが得られる。同じインプリトプロセスで形成した複数のテンプレート（同一テンプレート群の複数のテンプレート）のうち、例えば、欠陥数が少ないものが高品質のテンプレートとして使用される。この点については後述さらに説明する。第２の高品質テンプレートおよび第２の標準テンプレートについても同様である。

なお、下層に属するパターンおよび上層に属するパターンの両方に対して高品質テンプレートを用いると、高品質テンプレートの使用頻度が高くなり、高品質テンプレートの劣化の進み具合が速くなる。その結果、下層に属するパターンに欠陥が発生しやすくなり、３次元積層デバイスの歩留まりの向上の効果が低下する。したがって、３次元積層デバイスの歩留まりの向上の観点から、本実施形態では、上記の通りに、上層に属するパターンは標準テンプレートを用いて形成する。

また、本実施形態の製造方法を用いて、図１０に示した３次元積層メモリデバイスを製造する場合には、ワード線ＷＬ１は第１のテンプレート群内の高品質テンプレートを用いて形成し、ワード線ＷＬ２，ＷＬ３は第１のテンプレート群内の標準テンプレートを用いて形成する。

同様に、ワード線ＷＬ２は第２のテンプレート群内の高品質テンプレートを用いて形成し、ワード線ＷＬ４は第２のテンプレート群内の標準テンプレートを用いて形成する。コンタクトＣ２は第３のテンプレート群内の高品質テンプレートを用いて形成し、コンタクトＣ３は第３のテンプレート群内の標準テンプレートを用いて形成する。

以上述べたように、本実施形態によれば、同じパターン（レイアウトおよびサイズの少なくとも一方が同じパターン）が異なる層にある場合には、下層に属するパターンを形成するためのインプリトリソグラフィ工程においては、同一テンプレート群内の複数のテンプレートのうちの高品質テンプレートを使用し、上層に属するパターンを形成するためのインプリトリソグラフィ工程においては、同一テンプレート群内の複数のテンプレートのうちの標準テンプレートを使用することにより、３次元積層デバイスにおける欠陥数の増加の抑制、サイズが大きい欠陥の発生の抑制または転写性の劣化の抑制数を図れるようになり、もって、３次元積層デバイスの歩留まりの向上を図れるようになる。

次に、同一テンプレート群内の複数のテンプレートの中から、高品テンプレートおよび標準テンプレートの選定の仕方について説明する。

図１８は、高品質テンプレートおよび標準テンプレートの選定の仕方を示すフローチャートである。

［Ｓ３１］
上述した検査Ｂ１、検査Ｂ２または検査Ｂ３の結果（欠陥情報）に基づいて、同一テンプレート群内の複数のテンプレートをソートする。

このようにして品質が順位付けられた複数のテンプレートが得られる。

ソート（品質の順位付け）の仕方としては、例えば、テンプレート欠陥の数（欠陥数）に基づいた仕方、テンプレート欠陥のサイズ（欠陥サイズ）に基づいた仕方、テンプレートパターンのウエハへの転写性に基づいた仕方がある。欠陥サイズは、例えば、複数の欠陥のサイズの平均値、複数の欠陥のサイズのうちの最大値である。

他のソートの仕方としては、単純に、欠陥数、欠陥サイズまたは転写性に基づいてソートするのではなく、欠陥数、欠陥サイズまたは転写性が形成しようとする３次元積層デバイスへの影響度を考慮して、ソートする方法がある。

例えば、引き出し配線上の欠陥は、メモリセル間の欠陥に比べて、３次元積層メモリデバイスに与える影響を大きいので、同じ数の欠陥数でも、引き出し配線上の欠陥数の方がメモリセル間の欠陥数よりも多くなるように、欠陥数に対して重み付けを行う。このように重み付けされた欠陥数に基づいてソートする。

欠陥サイズの場合であれば、引き出し配線上の欠陥サイズの方がメモリセル間の欠陥サイズよりも大きくなるように、欠陥サイズに対して重み付けを行い、このように重み付けされた欠陥サイズに基づいてソートする。転写性の場合には、引き出し配線上の転写性の方がメモリセル間の転写性よりも悪くなるように、転写性に対して重み付けを行い、このように重み付けされた転写性に基づいてソートする。

［Ｓ３２］
ソートに使用した欠陥情報（欠陥数、欠陥サイズまたは転写性）に二つのしきい値（Ｎ１’，Ｎ２’）を設定する。以下、ソートに使用した欠陥情報が欠陥数の場合について、具体的に説明する。

しきい値Ｎ１’は、３次元積層デバイスの下層を形成するためのテンプレートに対して許される欠陥数と同じ値またはそれよりも小さい値である。しきい値Ｎ２’は、３次元積層デバイスを形成するためのテンプレートに対して許される欠陥数より大きな値（スペックアウト）である。ソートに使用した欠陥情報が欠陥サイズ、転写性の場合も同様にして二つのしきい値Ｎ１’，Ｎ２’は決められる。

［Ｓ３３］
二つのしきい値Ｎ１’，Ｎ２’を決めることにより、同一テンプレート群内の複数のテンプレートを、三つのグループに分類することができる。

欠陥数≦Ｎ１’のグループに属するテンプレートは、３次元積層デバイスの下層を形成するために使用される、一定以上の品質を有する高品質テンプレートである。

Ｎ１’＜欠陥数＜Ｎ２’のグループに属するテンプレートは、３次元積層デバイスの上層を形成するために使用される、標準テンプレートである。

Ｎ２’≦欠陥数のグループに属するテンプレートは、３次元積層デバイスを形成するためには使用されず（スペックアウト）、例えば、破棄される。Ｎ２’≦欠陥数のグループに属するテンプレートは使用されないので、最終的には、同一テンプレート群内の複数のテンプレートは、高品質テンプレートおよび標準テンプレートの二つのグループに分類されることになる。

ここでは、二つのしきい値を設定したが三つ以上のしきい値を設定しても構わない。三つ以上のしきい値の場合も、しきい値が小さいグループのテンプレートほどより下層に属するパターンを形成するために使用され、また、スペックアウトに対応するしきい値は一つである。この場合、最終的には、同一テンプレート群内の複数のマスクは、三つ以上グループに分類されることになる。

また、本実施形態では、欠陥情報（欠陥数、欠陥サイズまたは転写性）に基づいて、上層に属するパターンの形成に使用するテンプレートおよび下層に属するパターンの形成に使用するテンプレートを決めたが、同一マスク群内の複数のテンプレートク（許容範囲内のスペックを有している。）において、インプリトリソグラフィ工程への使用回数が多いテンプレートを上層に属するパターンの形成に使用し、インプリトリソグラフィ工程への使用回数が少ないテンプレートを下層に属するパターンの形成に使用しても構わない。

以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、第１の実施形態では光リソグラフィ工程（透過型マスク）の場合について説明し、第２の実施形態ではインプリトリソグラフィ工程（テンプレート）の場合について説明したが、本発明は、その他の先端リソグラフィ技術にも適用できる。例えば、ＥＵＶリソグラフィ工程（反射型マスク）にも適用できる。

さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。

１ａ…上層欠陥、１ｂ…下層欠陥、２−７…層、８，９…配線、Ｌ１−Ｌ４…第１−第４の層、Ｐ１…第１のパターン、Ｐ２…第２のパターン。

Claims (7)

1. 複数の層を基板上に積層し、前記複数の層の各々がデバイス回路が含まれたＰＣＲＡＭ、ＲｅＲＡＭまたはＭＲＡＭを具備してなる半導体装置の製造方法であって、
   前記複数の層のインプリトリソグラフィ工程に使用され、前記デバイス回路に対応するパターンが互いに同じであり、欠陥のサイズに基づいた品質が順位付けされた複数のテンプレートのうち、前記サイズに対応した前記デバイス回路の不良確率が一定値以下であるテンプレートを、下層のインプリトリソグラフィ工程に使用し、
   前記複数のテンプレートのうち、前記不良確率が一定値以下であるテンプレートを除いたテンプレートを、上層のインプリトリソグラフィ工程に使用することを特徴とする半導体装置の製造方法。
2. 複数の層を基板上に積層してなる３次元積層デバイスであって、前記複数の層の各々がデバイス回路が含まれたデバイス構造を具備してなる半導体装置の製造方法であって、
   前記複数の層のリソグラフィ工程に使用され、前記デバイス回路に対応するパターンが互いに同じであり、前記原版の欠陥に基づいた品質、前記原版の前記基板への転写性に基づいた品質、または、前記原版の使用回数に関しての品質が順位付けされた複数の原版のうち、一定以上の品質を有する原版を、下層のリソグラフィ工程に使用し、
   前記複数の原版のうち、前記一定以上の品質を有する原版を除いた原版を、上層のリソグラフィ工程に使用することを特徴とする半導体装置の製造方法。
3. 前記原版の欠陥は、欠陥の数または欠陥のサイズであることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記サイズに対応した前記デバイス回路の不良確率が一定値以下である原版を、前記下層のリソグラフィ工程に使用することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記３次元積層デバイスは、複数のメモリセルを２次元的に配置してなるデバイス構造が含まれる複数の層を基板上に積層してなることを特徴する請求項２ないし４のいずれか1項に記載の半導体装置の製造方法。
6. ３次元積層デバイスは、ＰＣＲＡＭ、ＲｅＲＡＭまたはＭＲＡＭであることを特徴する請求項２ないし５のいずれか１項に記載の半導体装置の製造方法。
7. 前記原版は、インプリトリソグラフィ工程に使用されるテンプレートであることを特徴する請求項２ないし６のいずれか１項に記載の半導体装置の製造方法。

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