JPH02122527A - 半導体集積回路の配線方法 - Google Patents
半導体集積回路の配線方法Info
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- JPH02122527A JPH02122527A JP27560488A JP27560488A JPH02122527A JP H02122527 A JPH02122527 A JP H02122527A JP 27560488 A JP27560488 A JP 27560488A JP 27560488 A JP27560488 A JP 27560488A JP H02122527 A JPH02122527 A JP H02122527A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000002184 metal Substances 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims 3
- 238000013461 design Methods 0.000 abstract description 4
- 238000007796 conventional method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000005056 compaction Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- 230000010354 integration Effects 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、計算機を用いて自動配線される半導体集結回
路の配線方法に係わり、特に配線幅に対して接続穴を大
きくするのに有効な半導体集積回路の配線方法に関する
。
路の配線方法に係わり、特に配線幅に対して接続穴を大
きくするのに有効な半導体集積回路の配線方法に関する
。
(従来の技術)。
ゲートアレイ、スタンダードセル等を代表例とする自動
配線される半導体集積回路は、計算機処理を容易化する
ため、大部分の配線層を一定幅とし、上下の配線層間を
接続する接続穴も一定の形状としている。現在一般的に
採用されている配線層と接続穴との関係においては、接
続穴周囲の金属パターンの幅が配線層の金属パターンの
幅より若干(高々 1.5倍程度)広くなっている。
配線される半導体集積回路は、計算機処理を容易化する
ため、大部分の配線層を一定幅とし、上下の配線層間を
接続する接続穴も一定の形状としている。現在一般的に
採用されている配線層と接続穴との関係においては、接
続穴周囲の金属パターンの幅が配線層の金属パターンの
幅より若干(高々 1.5倍程度)広くなっている。
このような配線規則の下に自動配線を行う方法としては
、第5図に示すように3種類の方式がある。即ち金属配
線層の幅をw、接続穴周囲の金属パターンの幅をV、同
一層金属配線層間の最小間隔をdとするとき、第5図(
a)のように(v+d)間隔の仮想配線格子上で配線す
る方式、同図(b)のように(w/2+v/2+d)間
隔の格子上で接続穴の隣接を禁止しながら配線する方式
、同図(C)のように特に格子を設けずに配線する方式
である。なお、図中50は仮想配線格子、51は第1層
金属配線層、52は第2層金属配線層、53は接続穴、
54は接続穴周囲の金属パターンを示している。
、第5図に示すように3種類の方式がある。即ち金属配
線層の幅をw、接続穴周囲の金属パターンの幅をV、同
一層金属配線層間の最小間隔をdとするとき、第5図(
a)のように(v+d)間隔の仮想配線格子上で配線す
る方式、同図(b)のように(w/2+v/2+d)間
隔の格子上で接続穴の隣接を禁止しながら配線する方式
、同図(C)のように特に格子を設けずに配線する方式
である。なお、図中50は仮想配線格子、51は第1層
金属配線層、52は第2層金属配線層、53は接続穴、
54は接続穴周囲の金属パターンを示している。
半導体集積回路の配線は微細化される傾向にあるが、微
細化が進むに伴って配線抵抗が動作速度を規定する主因
子になること、さらに微細化が進めば接続穴の抵抗が他
の配線部分の抵抗に比して増大することが計算上明らか
である。
細化が進むに伴って配線抵抗が動作速度を規定する主因
子になること、さらに微細化が進めば接続穴の抵抗が他
の配線部分の抵抗に比して増大することが計算上明らか
である。
接続穴の抵抗はその寸法が小さくなるほど大きくなるの
で、微細化に伴って、配線層の幅と接続穴の幅とが相似
的に縮小するのではなく、抵抗を少なくするために接続
穴が比較的大きなままで残ることが予想される。このと
き、前述の格子を用いた配線方式(a)又は(b)を踏
襲していては、配線層の幅の減少分はどには格子間隔が
減少せず、配線層間の無駄なスペースが増大してしまう
。また、格子を用いない配線方式(C)においては、上
記の問題は生じないが、配線層及び接続穴が不規則な位
置を占めるため、計算機の処理時間や使用メモリ等が、
格子を用いた配線方式に比べて大きいという欠点がある
。
で、微細化に伴って、配線層の幅と接続穴の幅とが相似
的に縮小するのではなく、抵抗を少なくするために接続
穴が比較的大きなままで残ることが予想される。このと
き、前述の格子を用いた配線方式(a)又は(b)を踏
襲していては、配線層の幅の減少分はどには格子間隔が
減少せず、配線層間の無駄なスペースが増大してしまう
。また、格子を用いない配線方式(C)においては、上
記の問題は生じないが、配線層及び接続穴が不規則な位
置を占めるため、計算機の処理時間や使用メモリ等が、
格子を用いた配線方式に比べて大きいという欠点がある
。
(発明が解決しようとする課題)
このように従来、仮想配線格子を用いた配線方式では、
配線層の幅に対して接続穴が比較的大きくなったときに
、十分有効な配線を行うことができないという問題があ
った。また、格子を用いない配線方式では、計算機の処
理時間。
配線層の幅に対して接続穴が比較的大きくなったときに
、十分有効な配線を行うことができないという問題があ
った。また、格子を用いない配線方式では、計算機の処
理時間。
使用メモリ等が増大するという問題があった。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、仮想配線格子を用いた配線方式の利点
を保ちつつ、配線領域を有効に利用することのできる半
導体集積回路の配線方法を提供することにある。
とするところは、仮想配線格子を用いた配線方式の利点
を保ちつつ、配線領域を有効に利用することのできる半
導体集積回路の配線方法を提供することにある。
[発明の構成]
(課題を解決するための手段)
計算機で自動配線される半導体集積回路の配線方式にお
いて、各層について、配線層の幅をw、接続穴周囲の金
属パターンの幅をv1各層における配線層や接続穴周囲
の金属パターン等の隣接する最小間隔をdとする。
いて、各層について、配線層の幅をw、接続穴周囲の金
属パターンの幅をv1各層における配線層や接続穴周囲
の金属パターン等の隣接する最小間隔をdとする。
第1の発明は、V≧nw+ (n−1) d (nは2
以上の整数)の関係を保ち、(v+d)/nの間隔の仮
想配線格子を設定して、配線の中心線が格子線上に重な
るように自動配線する方法である。
以上の整数)の関係を保ち、(v+d)/nの間隔の仮
想配線格子を設定して、配線の中心線が格子線上に重な
るように自動配線する方法である。
第2の発明は、v−nw+ (n−1) d(nは2以
上の整数)となるように設計ルールを選ぶようにする方
法である。その際、配線するためにいかなる格子を使う
か、あるいは格子を使わずに配線するかは問わない。
上の整数)となるように設計ルールを選ぶようにする方
法である。その際、配線するためにいかなる格子を使う
か、あるいは格子を使わずに配線するかは問わない。
第3の発明は、格子間隔を(w+d)に設定して各配線
層を配線し、且つこの設定において接続穴周囲の金属パ
ターンの幅Vをv −’;l w +dに設定するよう
にした方法である。
層を配線し、且つこの設定において接続穴周囲の金属パ
ターンの幅Vをv −’;l w +dに設定するよう
にした方法である。
(作 用)
第1乃至第3の発明のいずれにおいても、接続穴の大き
さが従来に比べて格段に大きい。即ち、従来は接続穴周
囲の金属パターンの幅Vは配線層の幅Wの高々 1.5
程度であるが、本発明ではWの2倍以上(最低でも2w
+d)とすることができる。このため、配線が微細化し
た際に起きる接続穴における抵抗の増大を防止すること
ができる。
さが従来に比べて格段に大きい。即ち、従来は接続穴周
囲の金属パターンの幅Vは配線層の幅Wの高々 1.5
程度であるが、本発明ではWの2倍以上(最低でも2w
+d)とすることができる。このため、配線が微細化し
た際に起きる接続穴における抵抗の増大を防止すること
ができる。
第1の発明においては、仮想配線格子の間隔が(v+d
)/nであり、従来の方式を拡張したときの格子間隔(
v 十d)に比べて半分以下の格子間隔で配線できるた
め、大幅に集積度が向上する。
)/nであり、従来の方式を拡張したときの格子間隔(
v 十d)に比べて半分以下の格子間隔で配線できるた
め、大幅に集積度が向上する。
第2の発明においては、v−nw+ (n−1)dであ
るため、仮に第1の発明と同じ間隔の格子を考えると、
その間隔は(v+d)/n−tnw+ (n−1)d+
dl /n=w+dとなるが、これは第2の発明の設計
ルールにおける配線層間の最小間隔である。従って、第
2の発明において配線層を最小間隔に圧縮して配線する
ようにすれば、自動的に格子上に重なった配線となり、
高密度で格子から外れない配線が可能となる。
るため、仮に第1の発明と同じ間隔の格子を考えると、
その間隔は(v+d)/n−tnw+ (n−1)d+
dl /n=w+dとなるが、これは第2の発明の設計
ルールにおける配線層間の最小間隔である。従って、第
2の発明において配線層を最小間隔に圧縮して配線する
ようにすれば、自動的に格子上に重なった配線となり、
高密度で格子から外れない配線が可能となる。
第3の発明においては、全ての配線層の幅を等しくwと
した状態で、隣接する配線層間が最小間隔dとなるよう
に仮想配線格子ピッチを(w+d)とし、さらに接続穴
周囲の金属パターンの幅をv = 2 w + dとし
ている。従って、第2の発明と同様に配線間隔を最小に
圧縮することができ、且つ高密度で格子から外れない配
線が可能となる。
した状態で、隣接する配線層間が最小間隔dとなるよう
に仮想配線格子ピッチを(w+d)とし、さらに接続穴
周囲の金属パターンの幅をv = 2 w + dとし
ている。従って、第2の発明と同様に配線間隔を最小に
圧縮することができ、且つ高密度で格子から外れない配
線が可能となる。
(実施例)
以下、本発明の詳細を図示の実施例によって説明する。
第1図は本発明の一実施例方法を説明するためのもので
、半導体集積回路の一部分における配線パターンの例を
示す平面図である。なお、この図は第1の発明の実施例
でもあり、第2の発明の実施例でもあり、さらに第3の
発明の実施例でもある。
、半導体集積回路の一部分における配線パターンの例を
示す平面図である。なお、この図は第1の発明の実施例
でもあり、第2の発明の実施例でもあり、さらに第3の
発明の実施例でもある。
この実施例においては、2層金属配線が用いられており
、説明の簡単のため第1層金属配線層(下層配線)11
及び第2層金属配線層(上層配線)12について同一の
設計ルールが用いられているものとする。各金属配線層
11゜12共に、配線幅w、接続穴13の周囲の金属パ
ターン14の幅V、同−層金属配線層の間隔dの関係は
、v −2w + dとなっている。即ち、v −n
w + (n−1) d の式においてnm2となっている。
、説明の簡単のため第1層金属配線層(下層配線)11
及び第2層金属配線層(上層配線)12について同一の
設計ルールが用いられているものとする。各金属配線層
11゜12共に、配線幅w、接続穴13の周囲の金属パ
ターン14の幅V、同−層金属配線層の間隔dの関係は
、v −2w + dとなっている。即ち、v −n
w + (n−1) d の式においてnm2となっている。
この実施例によれば、同一層における配線層同志は最小
間隔で設置できるため、スペースが有効に利用できる。
間隔で設置できるため、スペースが有効に利用できる。
また、周囲の余裕゛を含めた接続穴周囲の金属パターン
14は配線層11゜12の2倍以上の幅を持つため、接
続穴13の面積が大きく、接続穴13における抵抗を十
分低くすることができる。また、各配線層の中心線は一
定間隔の仮想配線格子10上にあるため、従来方式の利
点である配線の容易性も損なわれない。また、接続穴1
3の中心点は、配線層の中心線を設置する格子10上で
はなく、格子10の中間に設置される。つまり、接続穴
周囲の金属パターン14は、格子10からなる最小矩形
を包含するように配置される。
14は配線層11゜12の2倍以上の幅を持つため、接
続穴13の面積が大きく、接続穴13における抵抗を十
分低くすることができる。また、各配線層の中心線は一
定間隔の仮想配線格子10上にあるため、従来方式の利
点である配線の容易性も損なわれない。また、接続穴1
3の中心点は、配線層の中心線を設置する格子10上で
はなく、格子10の中間に設置される。つまり、接続穴
周囲の金属パターン14は、格子10からなる最小矩形
を包含するように配置される。
第1図のような配線を第1の発明を使って実現するため
の配線の方法の一例として、基本的配線手法の一つであ
る迷路法を例にとって説明する。通常の2層迷路法と同
様に、第2図に示す如く2層の格子平面21.22を用
意する。
の配線の方法の一例として、基本的配線手法の一つであ
る迷路法を例にとって説明する。通常の2層迷路法と同
様に、第2図に示す如く2層の格子平面21.22を用
意する。
各平面21.22内を格子に切る。格子間隔は上述した
ように(v十d)/2である。通常の迷路法と同様に探
索の始点から順次ラベルを付けていくが、異なった層に
探索を進める際には注意を要する。即ち、異なる層間の
移動には接続穴が必要であって、本例では接続穴は縦横
にそれぞれ配線2本分の格子を占有することから、接続
穴のためには、縦横計4つの格子を確保する必要がある
。第2図において、aからb(或いはbからa)に探索
を進めるためには、例えばCと示しである格子に障害物
が無いことを確認する必要がある。一般的には、a、b
を含む4格子(第1層、第2層を別々に数えれば8格子
)のいずれか(4通りの場所がある)に障害物がないこ
とを確認すればよい。
ように(v十d)/2である。通常の迷路法と同様に探
索の始点から順次ラベルを付けていくが、異なった層に
探索を進める際には注意を要する。即ち、異なる層間の
移動には接続穴が必要であって、本例では接続穴は縦横
にそれぞれ配線2本分の格子を占有することから、接続
穴のためには、縦横計4つの格子を確保する必要がある
。第2図において、aからb(或いはbからa)に探索
を進めるためには、例えばCと示しである格子に障害物
が無いことを確認する必要がある。一般的には、a、b
を含む4格子(第1層、第2層を別々に数えれば8格子
)のいずれか(4通りの場所がある)に障害物がないこ
とを確認すればよい。
以上のように異なる層に探索を進める場合を除けば、通
常の迷路法と同様に処理できる。以上、迷路法を例にと
って説明したが、第1の発明は線分探索法、チャネル配
線法等の他の配線手法にも容易に適用できる。
常の迷路法と同様に処理できる。以上、迷路法を例にと
って説明したが、第1の発明は線分探索法、チャネル配
線法等の他の配線手法にも容易に適用できる。
次に、第1図のような配線を第2の発明を使って実現す
るための配線方法の一例として、シンボリック配線とコ
ンパクションを組み合わせた方法を説明する。まず、第
3図のようにシンボリック配線を行う。第3図は第1図
と同じ接続の配線である。このシンボリック配線を実パ
ターンで幅付けし、さらに縦横に圧縮すれば、第1図の
配線が得られる。ここで、得られた配線が(v+d)/
2の間隔の格子上に乗っている理由について以下に説明
する。本例においてはv−2w+dであることから、第
4図のように、接続穴周囲の金属パターン14が配線2
本分の領域を占めている。従って、完全にコンパクショ
ンをすれば、即ち、隣接する金属パターン間の間隔を最
小間隔dにすれば、配線に隣接する配線も、接続穴に隣
接する配線も、必ず(w 十d )の間隔の格子上に乗
る。
るための配線方法の一例として、シンボリック配線とコ
ンパクションを組み合わせた方法を説明する。まず、第
3図のようにシンボリック配線を行う。第3図は第1図
と同じ接続の配線である。このシンボリック配線を実パ
ターンで幅付けし、さらに縦横に圧縮すれば、第1図の
配線が得られる。ここで、得られた配線が(v+d)/
2の間隔の格子上に乗っている理由について以下に説明
する。本例においてはv−2w+dであることから、第
4図のように、接続穴周囲の金属パターン14が配線2
本分の領域を占めている。従って、完全にコンパクショ
ンをすれば、即ち、隣接する金属パターン間の間隔を最
小間隔dにすれば、配線に隣接する配線も、接続穴に隣
接する配線も、必ず(w 十d )の間隔の格子上に乗
る。
かくして本実施例方法によれば、接続穴周囲の金属パタ
ーンの幅を配線幅の2倍以上に大きくすることができ、
しかも配線間隔は最小間隔d若しくはそれに近い値に設
定することができる。従って、配線の微細化に伴って配
線幅が小さくなっても、接続穴における抵抗を十分小さ
くすることができ、さらに従来の格子を用いた配線方式
の長所を失うことなく無駄なスペースのない高密度の配
線を得ることができる。
ーンの幅を配線幅の2倍以上に大きくすることができ、
しかも配線間隔は最小間隔d若しくはそれに近い値に設
定することができる。従って、配線の微細化に伴って配
線幅が小さくなっても、接続穴における抵抗を十分小さ
くすることができ、さらに従来の格子を用いた配線方式
の長所を失うことなく無駄なスペースのない高密度の配
線を得ることができる。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記第1及び第2の発明は、必ずしも全て
の配線層の幅が一定である必要はなく、場所により配線
層の幅が異なるものにも適用することができる。また、
接続穴周囲の金属パターンの幅Vはv −2w + d
に限るものではなく、第2及び第3の発明ではv −n
w+ (n−1)d (nは2以上の整数)を満足する
ものであればよく、第1の発明では■≧nw+ (n−
1)d (nは2以上の整数)を満足するものであれば
よい。その他、本発明の要旨を逸脱しない範囲で、種々
変形して実施することができる。
い。例えば、前記第1及び第2の発明は、必ずしも全て
の配線層の幅が一定である必要はなく、場所により配線
層の幅が異なるものにも適用することができる。また、
接続穴周囲の金属パターンの幅Vはv −2w + d
に限るものではなく、第2及び第3の発明ではv −n
w+ (n−1)d (nは2以上の整数)を満足する
ものであればよく、第1の発明では■≧nw+ (n−
1)d (nは2以上の整数)を満足するものであれば
よい。その他、本発明の要旨を逸脱しない範囲で、種々
変形して実施することができる。
[発明の効果]
以上述べたように本発明によれば、半導体集積回路の配
線の微細化に伴って接続穴が比較的大きなままで残った
場合にも、従来の格子を用いた配線方式の長所を失うこ
となく無駄なスペースのない高密度の配線を得ることが
できる。
線の微細化に伴って接続穴が比較的大きなままで残った
場合にも、従来の格子を用いた配線方式の長所を失うこ
となく無駄なスペースのない高密度の配線を得ることが
できる。
第1図は本発明によって実現される配線の一例を示す平
面図、第2図は迷路法を説明するための模式図、第3図
はシンボリック配線を説明するための模式図、第4図は
コンパクションを説明するための模式図、第5図は従来
の配線方法を説明するための平面図である。 10・・・仮想配線格子、11・・・第1層金属配線層
(下層配線)、12・・・第2層金属配線層(上層配線
) 13・・・接続穴、14・・・金属パターン、21
.22・・・格子平面。 第 図 (a) (c) 第5図
面図、第2図は迷路法を説明するための模式図、第3図
はシンボリック配線を説明するための模式図、第4図は
コンパクションを説明するための模式図、第5図は従来
の配線方法を説明するための平面図である。 10・・・仮想配線格子、11・・・第1層金属配線層
(下層配線)、12・・・第2層金属配線層(上層配線
) 13・・・接続穴、14・・・金属パターン、21
.22・・・格子平面。 第 図 (a) (c) 第5図
Claims (3)
- (1)基板上に配線層パターンと共に、上下配線層接続
穴の周囲の金属パターンを配置配線する半導体集積回路
の配線方法において、前記各配線層における接続穴周囲
の金属パターンの幅vを、該配線層の幅の2以上の整数
n倍と、該配線層の最小間隔dの(n−1)倍とを加え
た長さ以上とし、自動配線のための仮想配線格子の間隔
を(v+d)/nとしたことを特徴とする半導体集積回
路の配線方法。 - (2)基板上に配線層パターンと共に、上下配線層接続
穴の周囲の金属パターンを配置配線する半導体集積回路
の配線方法において、前記各配線層における接続穴周囲
の金属パターンの幅vを、該配線層の幅の2以上の整数
n倍と、該配線層の最小間隔dの(n−1)倍とを加え
た長さに等しくし、前記各配線層を最小間隔dで配線す
るようにしたことを特徴とする半導体集積回路の配線方
法。 - (3)基板上に配線層パターンと共に、上下配線層接続
穴の周囲の金属パターンを配置配線する半導体集積回路
の配線方法において、前記配線層の幅をw、隣接する配
線に許容される最小間隔をdとするとき、(w+d)の
格子ピッチで各配線層を配線し、前記前記接続穴周囲の
金属パターンを前記(w+d)ピッチの格子からなる最
小矩形を包含するように配置し、且つ該パターンの幅v
をv=2w+dに設定したことを特徴とする半導体集積
回路の配線方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27560488A JPH02122527A (ja) | 1988-10-31 | 1988-10-31 | 半導体集積回路の配線方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27560488A JPH02122527A (ja) | 1988-10-31 | 1988-10-31 | 半導体集積回路の配線方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02122527A true JPH02122527A (ja) | 1990-05-10 |
Family
ID=17557757
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27560488A Pending JPH02122527A (ja) | 1988-10-31 | 1988-10-31 | 半導体集積回路の配線方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02122527A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7425724B2 (en) | 2002-04-18 | 2008-09-16 | Sony Corporation | Memory device and method of production and method of use of same and semiconductor device and method of production of same |
-
1988
- 1988-10-31 JP JP27560488A patent/JPH02122527A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7425724B2 (en) | 2002-04-18 | 2008-09-16 | Sony Corporation | Memory device and method of production and method of use of same and semiconductor device and method of production of same |
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