CN104241203A - 快闪存储器及其布局方法 - Google Patents

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CN104241203A CN201310243992.6A CN201310243992A CN104241203A CN 104241203 A CN104241203 A CN 104241203A CN 201310243992 A CN201310243992 A CN 201310243992A CN 104241203 A CN104241203 A CN 104241203A
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Abstract

本发明公开了一种快闪存储器及其布局方法，其中，所述快闪存储器包括，一记忆阵列、一周边电路、一晶片外驱动器、一连接结构以及一上层导电层。连接结构电性连接记忆阵列、周边电路以及晶片外驱动器，并包括第一至第三导电层。第一至第三导电层彼此电性连接。上层导电层设置在连接结构之上，并电性连接连接结构，并包括一第一电源接合垫以及多个第一电源走线。第一电源接合垫通过一第一焊线电性连接一电源接脚，用以接收一操作电压。第一电源走线电性连接于第一电源接合垫与连接结构之间，用以提供操作电压予记忆阵列、该周边电路以及该晶片外驱动器的至少一者。

Description

快闪存储器及其布局方法
技术领域
本发明是有关于一种存储器，特别是有关于一种快闪存储器及其布局方法。
背景技术
快闪存储器(flash memory)为非易失性存储器，像是个人数字助理(PDA)、笔记本电脑、数字随身听、数字相机与手机上均可见到快闪存储器。由于工艺的进步，快闪存储器的尺寸愈来愈小，因此，存储器内部的金属层也愈来愈薄。金属层上的金属线用以传送电源信号时，则电源信号很容易受到噪音的干扰。
发明内容
本发明提供一种快闪存储器包括，一记忆阵列、一周边电路、一晶片外驱动器、一连接结构以及一上层导电层。记忆阵列用以储存数据。周边电路存取记忆阵列的数据，用以产生一读取数据。晶片外驱动器处理读取数据，用以产生一输出数据。连接结构用以电性连接记忆阵列、周边电路以及晶片外驱动器，并包括一第一导电层、一第二导电层及一第三导电层。第一至第三导电层彼此电性连接。上层导电层设置在连接结构之上，并电性连接连接结构，并包括一第一电源接合垫以及多个第一电源走线。第一电源接合垫通过一第一焊线电性连接一电源接脚，用以接收一操作电压。第一电源走线电性连接于第一电源接合垫与连接结构之间，用以提供操作电压予记忆阵列、该周边电路以及该晶片外驱动器的至少一者。
本发明另提供一种布局方法，适用于一快闪存储器，该快闪存储器包括，一记忆阵列、一周边电路以及一晶片外驱动器。本发明的布局方法包括，形成一连接结构，其中该连接结构包括一第一导电层、一第二导电层及一第三导电层，该第一至第三导电层彼此电性连接；利用该连接结构，电性连接该记忆阵列、该周边电路以及该晶片外驱动器；在该连接结构之上，形成一上层导电层，其中该上层导电层具有一第一电源接合垫以及多个第一电源走线，该第一电源接合垫电性连接该等第一电源走线；电性连接该等第一电源走线与该连接结构；以及电性连接该第一电源接合垫与一电源接脚，用以接收一操作电压，并将该操作电压通过该等第一电源走线提供予该记忆阵列、该周边电路以及该晶片外驱动器的至少一者。
本发明实施例的快闪存储器及其布局方法，当记忆阵列、周边电路以及晶片外驱动器的至少一者的电源走线形成在上层导电，由于上层导电层的厚度足够，故可预防噪音干扰第一电源走线的电压位准。并且，当晶片外驱动器的电源走线的位准变化时，不会干扰到记忆阵列及周边电路的电源走线。
为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：
图1为本发明的快闪存储器的结构示意图。
图2为封装后的快闪存储器的示意图。
图3为本发明的连接结构及上层导电层的示意图。
图4为本发明的上层导电层的示意图。
图5及图6为本发明的上层导电层的其它可能实施例。
图7A-图7C为本发明的布局方法的可能流程示意图。
附图标号说明：
100：快闪存储器；
111：记忆阵列；
112：周边电路；
113-116：晶片外驱动器；
121-128、Vccq、Vssq：接合垫；
131-138、521-524：焊线；
141-148：接脚；
300：半导体结构；
310：连接结构；
M4：上层导电层；
M1-M3：导电层；
V1-V4、V4-123、V4-126：贯孔；
411-418、511-516、611～614：电源走线；
711～715、721～725、731～735：步骤。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。
图1为本发明的快闪存储器的结构示意图。如图所示，快闪存储器100包括一记忆阵列(Core array)111、一周边电路(periphery circuit)112、晶片外驱动器(off chip driver；OCD)113-116以及接合垫(pad)121-128。
记忆阵列111具有多个记忆单元(未显示)，用以储存数据。在一可能实施例中，记忆单元以阵列方式排列。本发明并不限定记忆单元的电路架构。只要能够储存数据的电路架构，均可作构成记忆阵列111。在本实施例中，记忆阵列111根据接合垫123及126所接收到的操作电压而动作。
周边电路112存取记忆阵列111的数据，用以产生一读取数据。在其它实施例中，周边电路112是根据接合垫122及127所传送的外部指令，将接合垫121、124、125及128所接收到的数据写入记忆阵列111，或是读取记忆阵列111所储存的数据，再通过接合垫121、124、125及128，将读取结果输出予一外部存取器(未显示)。在本实施例中，周边电路112根据接合垫123及126所接收到的操作电压而动作。
本发明并不限定周边电路112的内部电路架构。只要能够存取记忆阵列111的电路架构，均可作为周边电路112。举例而言，周边电路112可能具有多个微处理器、微控制器、解码器及暂存器等，用以根据外部指令，撷取记忆阵列111所储存的数据，或是将数据写入记忆阵列111之中。
晶片外驱动器113-116用以传送数据。在本实施例中，晶片外驱动器113-116根据接合垫123及126所接收到的操作电压而动作。在一读取期间，晶片外驱动器113-116处理周边电路112所产生的读取数据，用以产生一输出数据。在一写入期间，晶片外驱动器113-116接收并处理一外部存取器所提供的一外部数据，再将处理后的结果提供予周边电路112。
由于周边电路112通过晶片外驱动器113-116输出数据，因此，在一可能实施例中，周边电路112将读取数据分成四份，再分别通过晶片外驱动器113-116输出。本发明并不限定晶片外驱动器的数量。在一可能实施例中，快闪存储器可仅具有单一个晶片外驱动器、四个、八个或是十六个晶片外驱动器。在其它可能实施例中，不同的晶片外驱动器通过不同的接合垫传送数据。
在本实施例中，快闪存储器100更包括焊线(bonding wire)131-138以及接脚(pin)141-148。焊线131-138耦接于相对应的接合垫121-128与接脚141-148之间。举例而言，焊线131耦接于接合垫121与接脚141之间，焊线138耦接于接合垫128与接脚148之间。
在本实施例中，接合垫121、124、125及128为输入输出接合垫(IO PAD)，分别通过焊线131、134、135及138电性连接至接脚141、144、145、148。因此，接脚141、144、145、148亦可称为输入输出接脚，用以传送数据。在一可能实施例中，接脚141、144、145、148以一串列传输方式传送数据。因此，快闪存储器100可称为一串列式快闪存储器(SPI flash)。
接合垫122及127为控制接合垫，分别通过焊线132及137电性连接接脚142及147，用以接收外部控制指令，如一晶片选择信号(Chip Select；CS)及一时脉信号(SCL)。周边电路112根据接脚142及147所接收到的晶片选择信号及时脉信号，存取记忆阵列111。
接合垫123及126为电源接合垫，用以供电予记忆阵列111、周边电路112以及晶片外驱动器113-116。如图所示，接合垫123及126分别通过焊线133及136电性连接至接脚143及146，用以接收一高操作电压及一低操作电压。在一可能实施例中，高操作电压大于低操作电压。
在本实施例中，记忆阵列111、周边电路112以及晶片外驱动器113-116之间的信号连接线是由一连接结构所提供。在一可能实施例中，连接结构具有三导电层，其通过多个贯孔，电性连接记忆阵列111、周边电路112以及晶片外驱动器113-116。在本实施例中，通过一上层导电层(未显示)，提供多个电源走线，并通过上述连接结构，供电予记忆阵列111、周边电路112以及晶片外驱动器113-116的至少一者。稍后将说明连接结构及上层导电层。
图2为封装后的快闪存储器的示意图。如图所示，在完成封装工艺后，快闪存储器100通过接脚141-148，接收一外部装置所提供的数据、指令、或是操作电压，或是输出数据予外部装置。在其它实施例中，快闪存储器100通过其它数量的接脚传送数据或指令。在本实施例中，接脚141、144、145及148为输入输出接脚，用以传送数据，接脚142及147为指令接脚，用以接收控制指令，接脚143及146为电源接脚，用以接收操作电压。
图3为本发明的连接结构及上层导电层的示意图。如图所示，连接结构310电性连接于半导体结构300与上层导电层(uppermost)M4之间。半导体结构300具有许多掺杂区，如p+及n+，用以构成记忆阵列111、周边电路112以及晶片外驱动器113-116。连接结构310提供记忆阵列111、周边电路112以及晶片外驱动器113-116间的电性连接，上层导电层M4提供记忆阵列111、周边电路112以及晶片外驱动器113-116的至少一者的电源走线。
如图所示，连接结构310具有导电层M1-M3。导电层M1-M3通过贯孔(via)V1-V4电性连接于半导体结构300与上层导电层M4之间。在本实施例中，上层导电层M4的厚度大于导电层M1-M3。因此，当记忆阵列111、周边电路112以及晶片外驱动器113-116的至少一者的电源走线形成在上层导电层M4时，则可减少电源走线受到噪音干扰的程度。
本发明并不限定导电层M1-M3与上层导电层M4的材质。在一可能实施例中，导电层M1-M3与上层导电层M4的导电材料可为铜、铝或金。在另一可能实施例中，导电层M1-M3与上层导电层M4的一者的材料不同的导电层M1-M3与上层导电层M4的另一者的材料。
图4为本发明的上层导电层的示意图。如图所示，上层导电层M4具有电源走线413及416。电源走线413通过贯孔V4，传送一高操作电压予记忆阵列111、周边电路112以及晶片外驱动器113-116。电源走线416通过贯孔V4，传送一低操作电压予记忆阵列111、周边电路112以及晶片外驱动器113-116。
上层导电层M4更具有走线411-412、414-415及417-418。走线411、414、415及418通过贯孔V4及连接结构300，电性连接晶片外驱动器113-116，用以传送接合垫121、124、125及128所接收到的一外部数据或是，或是将一内部数据通过接合垫121、124、125及128输出。在本实施例中，走线412、417通过贯孔V4及连接结构300，电性连接周边电路112，用以传送接合垫122及127所接收到的控制指令。
图5为本发明的上层导电层的另一可能实施例。由于接合垫121-122、124-125及127-128的特性与图4相同，故不再显示接合垫121-122、124-125及127-128的相关走线。如图所示，图5仅显示电源走线511-514及接合垫123、126、Vccq及Vssq。
接合垫123、126、Vccq及Vssq均作为电源接合垫，用以传送操作电压予记忆阵列111、周边电路112及晶片外驱动器113-116。如图所示，接合垫Vccq与123分别通过焊线521及522电性连接至接脚143，用以接收一高操作电压。接合垫Vssq与126分别通过焊线523及524电性连接至接脚146，用以接收一低操作电压。
在本实施例中，电源接合垫Vccq通过电源走线511及贯孔V4，供电予晶片外驱动器113-116，电源接合垫Vssq通过电源走线512及贯孔V4，供电予晶片外驱动器113-116。如图所示，电源走线511及512形成在上层导电层M4。另外，电源接合垫123通过电源走线513及贯孔V4-123，电性连接电源走线515。电源接合垫126通过电源走线514及贯孔V4-126，电性连接电源走线516。在本实施例中，电源走线515及516形成在导电层M3，用以供电予记忆阵列111及周边电路112。
由于晶片外驱动器113-116的电源走线511及512不同于记忆阵列111及周边电路112的电源走线515及516，因此，当电源走线511或512的位准因晶片外驱动器113-116动作而变化时，并不会影响到记忆阵列111及周边电路112的电源走线515及516的位准。
另外，为清楚起见，图5并未显示贯孔V4在导电层M3的位置。事实上，贯孔V4将会电性连接导电层M3。在一可能实施例中，部分贯孔V4穿过导电层M3，用以电性连接其它导电层。
图6为本发明的上层导电层的另一可能实施例。由于电源接合垫123、Vccq、126及Vssq的特征与图5相同，故不再赘述。在本实施例中，电源接合垫Vccq及Vssq分别通过电源走线611及614及贯孔V4，提供高操作电压及低操作电压予晶片外驱动器113-116。另外，电源接合垫123及126分别通过电源走线612及613及贯孔V4，提供高操作电压及低操作电压予记忆阵列111及周边电路112。
图7A为本发明的布局方法的一可能流程示意图。本发明的布局方法适用于一快闪存储器。在一可能实施例中，快闪存储器至少包括，一记忆阵列、一周边电路以及一晶片外驱动器。首先，形成一连接结构(步骤711)。在本实施例中，该连接结构包括一第一导电层、一第二导电层及一第三导电层。第一至第三导电层依序设置并彼此电性连接。本发明并不限定第一至第三导电层的导电材料。在一可能实施例中，第一至第三导电层的导电材料均为铜或均为铝。在其它实施例中，第一至第三导电层通过贯孔彼此电性连接。
利用该连接结构，电性连接记忆阵列、周边电路以及晶片外驱动器(步骤712)。在一可能实施例中，记忆阵列、周边电路以及晶片外驱动器内的元件形成在一半导体基底中。连接结构利用贯孔电性连接记忆阵列、周边电路以及晶片外驱动器，并提供记忆阵列、周边电路以及晶片外驱动器间的连接线。
在该连接结构之上，形成一上层导电层(步骤713)。在一可能实施例中，该上层导电层至少具有一第一电源接合垫以及多个第一电源走线。第一电源接合垫电性连接所有第一电源走线。本发明并不限定该上层导电层的导电材料。在一可能实施例中，该上层导电层的导电材料可能相同或不同于第一至第三导电层的导电材料。举例而言，该上层导电层的导电材料为铜、铝或金。在另一可能实施例中，该上层导电层的厚度大于第一至第三导电层每一者的厚度。
电性连接该等第一电源走线与该连接结构(步骤714)。在一可能实施例中，该等第一电源走线通过贯孔电性连接该连接结构。
电性连接该第一电源接合垫与一电源接脚(步骤715)。在一可能实施例中，通过一焊线电性连接第一电源接合垫与电源接脚。在另一可能实施例中，第一电源接合垫可将电源接脚所接收到一操作电压，通过第一电源走线及连接结构，供电予记忆阵列、周边电路以及晶片外驱动器的至少一者。在本实施例中，由于上层导电层的厚度足够，故可预防噪音干扰第一电源走线的电压位准。
在一可能实施例中，上层导电层的第一电源走线供电予记忆阵列、周边电路以及晶片外驱动器。在另一可能实施例中，上层导电层的第一电源走线仅供电予晶片外驱动器。在此例中，记忆阵列及周边电路的电源走线设置于连接结构中。在一可能实施例中，记忆阵列及周边电路的电源走线设置于连接结构的最上层导电层，也就是最接近上层导电层的导电层中，如图3的导电层M3。
图7B为本发明的布局方法的另一可能实施例。首先，形成一连接结构(步骤721)。在一可能实施例中，该连接结构包括一第一导电层、一第二导电层及一第三导电层。第一至第三导电层依序设置，其中第一导电层设置在最下层，而第三导电层设置在最上层。在本实施例中，第三导电层具有多个第二电源走线。
利用该连接结构，电性连接记忆阵列、周边电路以及晶片外驱动器(步骤722)。在本实施例中，连接结构的第一及第二导电层提供记忆阵列、周边电路以及晶片外驱动器之间的信号连接线。在另一可能实施例中，记忆阵列、周边电路以及晶片外驱动器之间的部分信号连接线是由连接结构的第三导电层所提供。在其它实施例中，连接结构的第三导电层的第二电源走线用以传送操作电压予记忆阵列及周边电路。
在该连接结构之上，形成一上层导电层(在步骤723)。在本实施例中，该上层导电层具有第一及第二电源接合垫以及多个第一电源走线。第一电源接合垫电性连接该等第一电源走线。
电性连接上层导电层与连接结构(步骤724)。此时，第一及第二电源接合垫彼此并未电性连接在一起。在本实施例中，第一电源接合垫通过第一电源走线供电予晶片外驱动器，第二电源接合垫通过第二电源走线供电予记忆阵列及周边电路。
步骤725电性连接该第一及第二电源接合垫与一电源接脚。在一可能实施例中，利用不同的焊线将第一及第二电源接合垫电性连接至电源接脚。以图5为例，焊线521及522将电源接合垫Vccq及123电性连接至电源接脚143。由于晶片外驱动器的电源走线不同于记忆阵列及周边电路的电源走线，因此，当晶片外驱动器的电源走线的位准变化时，并不会干扰到记忆阵列及周边电路的电源走线。
图7C为本发明的布局方法的另一可能实施例。首先，形成一连接结构(步骤731)。由于步骤731的连接结构与步骤711的连接结构相同，故不再赘述。
利用该连接结构，电性连接记忆阵列、周边电路以及晶片外驱动器(步骤732)。在本实施例中，第一至第三导电层提共记忆阵列、周边电路以及晶片外驱动器之间的信号连接线。
在步骤733中，在该连接结构之上，形成一上层导电层。在本实施例中，该上层导电层具有第一及第二电源接合垫以及多个第一及第二电源走线。第一电源接合垫电性连接该等第一电源走线，第二电源接合垫电性连接该等第二电源走线。此时，第一及第二电源走线彼此并未电性连接在一起。
电性连接该等第一及第二电源走线与该连接结构(步骤734)。在本实施例中，上层导电层中的第一电源走线用以供电予晶片外驱动器，而上层导电层中的第二电源走线用以供电予记忆阵列及周边电路。
步骤735电性连接该第一及第二电源接合垫与一电源接脚。由于步骤735的特性与步骤725相同，故不再赘述。由于晶片外驱动器的电源走线(如第一电源走线)不同于记忆阵列及周边电路的电源走线(如第二电源走线)，因此，当晶片外驱动器的电源走线的位准变化时，并不会干扰到记忆阵列及周边电路的电源走线。
本发明实施例的快闪存储器及其布局方法，当记忆阵列、周边电路以及晶片外驱动器的至少一者的电源走线形成在上层导电，由于上层导电层的厚度足够，故可预防噪音干扰第一电源走线的电压位准。并且，当晶片外驱动器的电源走线的位准变化时，不会干扰到记忆阵列及周边电路的电源走线。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。

Claims (11)

1.一种快闪存储器，其特征在于，包括：
一记忆阵列，储存数据；
一周边电路，存取所述记忆阵列的数据，用以产生一读取数据；
一晶片外驱动器，处理所述读取数据，用以产生一输出数据；
一连接结构，用以电性连接所述记忆阵列、所述周边电路以及所述晶片外驱动器，并包括一第一导电层、一第二导电层及一第三导电层，所述第一至第三导电层彼此电性连接；
一上层导电层，设置在所述连接结构之上，并电性连接所述连接结构，并包括：
一第一电源接合垫，通过一第一焊线电性连接一电源接脚，用以接收一操作电压；以及
多个第一电源走线，电性连接于所述第一电源接合垫与所述连接结构之间，用以提供所述操作电压予所述记忆阵列、所述周边电路以及所述晶片外驱动器的至少一者。
2.根据权利要求1所述的快闪存储器，其特征在于，所述上层导电层更包括：
一输入输出接合垫，通过一第二焊线电性连接一输入输出接脚，用以传送所述输出数据，其中输入输出接合垫以一串列传输方式，传送所述输出数据。
3.根据权利要求1所述的快闪存储器，其特征在于，所述第一电源走线提供所述操作电压予所述记忆阵列、所述周边电路以及所述晶片外驱动器。
4.根据权利要求1所述的快闪存储器，其特征在于，所述上层导电层更包括一第二电源接合垫，通过一第二焊线电性连接所述电源接脚，用以接收所述操作电压。
5.根据权利要求4所述的快闪存储器，其特征在于，所述第三导电层更包括：
多个第二电源走线，电性连接所述第二电源接合垫，其中所述晶片外驱动器通过所述第一电源接合垫及所述第一电源走线，接收所述操作电压，所述记忆阵列及所述周边电路通过所述第二电源接合垫及所述第二电源走线，接收所述操作电压。
6.根据权利要求4所述的快闪存储器，其特征在于，所述上层导电层更包括：
多个第二电源走线，电性连接所述第二电源接合垫，并电性连接所述连接结构，其中所述晶片外驱动器通过所述第一电源接合垫及所述第一电源走线，接收所述操作电压，所述记忆阵列及所述周边电路通过所述第二电源接合垫及所述第二电源走线，接收所述操作电压。
7.根据权利要求1所述的快闪存储器，其特征在于，所述上层导电层的厚度大于所述第一至第三导电层。
8.一种布局方法，其特征在于，适用于一快闪存储器，所述快闪存储器包括，一记忆阵列、一周边电路以及一晶片外驱动器，所述布局方法包括：
形成一连接结构，其中所述连接结构包括一第一导电层、一第二导电层及一第三导电层，所述第一至第三导电层彼此电性连接；
利用所述连接结构，电性连接所述记忆阵列、所述周边电路以及所述晶片外驱动器；
在所述连接结构之上，形成一上层导电层，其中所述上层导电层具有一第一电源接合垫以及多个第一电源走线，所述第一电源接合垫电性连接所述第一电源走线；
电性连接所述第一电源走线与所述连接结构；以及
电性连接所述第一电源接合垫与一电源接脚，用以接收一操作电压，并将所述操作电压通过所述第一电源走线提供予所述记忆阵列、所述周边电路以及所述晶片外驱动器的至少一者。
9.根据权利要求8所述的布局方法，其特征在于，更包括：
形成一第二电源接合垫在所述上层导电层之中；以及
电性连接所述电源接脚与所述第二电源接合垫。
10.根据权利要求9所述的布局方法，其特征在于，更包括：
形成多个第二电源走线在所述第三导电层中；以及
电性连接所述第二电源走线所述第二电源接合垫，其中所述晶片外驱动器通过所述第一电源接合垫及所述第一电源走线，接收所述操作电压，所述记忆阵列及所述周边电路通过所述第二电源接合垫及所述第二电源走线，接收所述操作电压。
11.根据权利要求9所述的布局方法，其特征在于，更包括：
形成多个第二电源走线在所述上层导电层之中；
电性连接所述第二电源接合垫与所述第二电源走线；以及
电性连接所述连接结构与所述第二电源走线，其中所述晶片外驱动器通过所述第一电源接合垫及所述第一电源走线，接收所述操作电压，所述记忆阵列及所述周边电路通过所述第二电源接合垫及所述第二电源走线，接收所述操作电压。
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