KR20210105433A - 메모리 시스템 및 이의 동작 - Google Patents

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KR20210105433A
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딘 디. 간스
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마이크론 테크놀로지, 인크
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Abstract

저에너지 액세스 동작을 위해 구성된 제1 메모리 디바이스, 및 고밀도로 정보를 저장하도록 구성된 제2 메모리 디바이스를 포함하는 메모리 시스템 또는 방식과 관련된 방법, 시스템 및 디바이스 및 그 동작이 설명된다. 상기 메모리 시스템은 고밀도로 정보를 저장하도록 구성된 어레이를 포함할 수 있으며, 제어기 및 비교적 빠른 메모리 유형의 캐시 또는 다른 어레이를 통해 호스트와 인터페이싱할 수 있다. 상기 메모리 시스템은 2개, 3개 또는 그 이상의 전압 레벨을 사용하는 변조 방식 또는 방식(예를 들어, NRZ, PAM4)을 포함하는 하나의 또는 여러 개의 변조 방식에 따라 통신되는 신호를 지원할 수 있다. 상기 메모리 시스템은, 예를 들어, 호스트와 메모리 시스템 내의 메모리 어레이 또는 메모리 유형 간에 상이한 변조 방식을 사용하여 통신하도록 구성된 개별 채널을 포함할 수 있다.

Description

메모리 시스템 및 이의 동작
상호 참조
본 특허 출원은 미국 가특허 출원 번호 16/248,685(발명자: Gans, 발명의 명칭: "MEMORY SYSTEM AND OPERATIONS OF THE SAME", 출원일: 2019년 1월 15일, 본 출원의 양수인에 양도되고, 전체 내용이 본 명세서에 기재된 것처럼 병합됨)에 우선권을 주장한다.
기술 분야
이하는 일반적으로 적어도 하나의 메모리 디바이스를 포함하는 시스템에 관한 것으로, 보다 상세하게는 메모리 시스템 및 이의 동작에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 다양한 상태를 프로그래밍함으로써 저장된다. 예를 들어, 이진 디바이스는 대부분 종종 논리 1 또는 논리 0으로 표시된 두 가지 상태 중 하나를 저장한다. 다른 디바이스에서는, 2개를 초과하는 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 디바이스의 구성 요소는 메모리 디바이스에 저장된 적어도 하나의 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 구성 요소는 메모리 디바이스에 상태를 기입하거나 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM은 외부 전력원이 없는 경우에도 장시간 동안 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스, 예를 들어, DRAM은 외부 전력원으로부터 분리되면 저장된 상태를 상실할 수 있다.
일반적으로 메모리 시스템을 개선하는 것은 무엇보다도 특히 시스템 전력 소비의 감소, 메모리 시스템 용량의 증가, 판독/기입 속도의 향상, 영구 주 메모리의 사용을 통한 비휘발성의 제공, 또는 특정 성능 지점에서 제조 비용의 절감을 포함할 수 있다.
도 1은 본 명세서에 개시된 예에 따른 메모리 시스템 및 그 동작을 지원하는 시스템의 일례를 도시한다.
도 2는 본 명세서에 개시된 예에 따른 메모리 시스템 및 그 동작을 지원하는 메모리 다이의 일례를 도시한다.
도 3은 본 명세서에 개시된 예에 따른 메모리 시스템 및 그 동작을 지원하는 시스템의 일례를 도시한다.
도 4는 본 명세서에 개시된 예에 따른 메모리 시스템 및 그 동작을 지원하는 메모리 디바이스의 일례를 도시한다.
도 5는 본 명세서에 개시된 예에 따른 메모리 시스템 및 그 동작을 지원하는 제어기의 블록도를 도시한다.
도 6은 본 명세서에 개시된 예에 따른 메모리 시스템 및 그 동작을 지원하는 제어기의 블록도를 도시한다.
도 7 내지 도 9는 본 명세서에 개시된 예에 따른 메모리 시스템 및 그 동작을 지원하는 방법 또는 방법들을 도시하는 흐름도를 도시한다.
메모리 시스템은 하나 이상의 메모리 디바이스, 및 메모리 시스템과 결합될 수 있는 호스트 디바이스(예를 들어, 시스템온칩(System on Chip: SoC) 또는 프로세서)에 대한 액세스 동작을 용이하게 하도록 구성된 제어기를 포함할 수 있다. 일부 예에서, 호스트 디바이스는 고성능 동작을 실행하는 모바일 환경에서 동작하고, 메모리 시스템에 액세스할 수 있다. 일부 경우에, 이러한 고성능 동작은 메모리 시스템 내외로 고정된 시간 기간당 많은 양의 데이터를 전송하는 것, 예를 들어, 고 대역폭 동작을 포함할 수 있다.
고 대역폭 동작은 메모리 시스템의 동작 온도(예를 들어, 메모리 시스템에 있는 하나 이상의 메모리 디바이스의 동작 온도)를 증가시킬 수 있다. 일부 경우에, 시스템이 열에 의해 제한되어 일부 메모리 디바이스의 대역폭이 제한될 수 있다. 다시 말해, 메모리 시스템의 동작 온도를 임계 온도 미만으로 유지하기 위해 고성능 동작을 수행하는 동안 메모리 시스템의 대역폭이 감소될 수 있다. 일부 경우에, 메모리 시스템 내에서 메모리 디바이스(예를 들어, 저전력 DRAM)의 전력 소비를 줄이는 것이 열에 의해 유발된 대역폭 제한을 완화하기에 충분치 않을 수 있다. 또한, 비용 영향은 일부 애플리케이션(예를 들어, 모바일 애플리케이션)에서 열에 의해 유발된 대역폭 제한을 완화하기 위해 넓은 입력/출력(I/O) 구성을 제공할 수 있는 메모리 시스템의 핀 카운트의 수를 늘리는 것을 방해할 수 있다.
메모리 시스템 및 그 동작을 설명한다. 메모리 시스템은 제1 비트당 에너지 등급에 따른 액세스 동작(예를 들어, 저에너지 액세스 동작)을 위해 구성된 제1 메모리 디바이스(예를 들어, 빠른 캐시 디바이스) 및 제1 비트당 에너지 등급보다 큰 제2 비트당 에너지 등급에 따라 고밀도로 정보를 저장하도록 구성된 제2 메모리 디바이스를 포함할 수 있다. 고 대역폭 동작을 용이하게 하기 위해, 제1 메모리 디바이스는 3개 이상의 전압 레벨을 포함하는 변조 방식, 예를 들어, 펄스 진폭 변조(PAM)를 사용하여 호스트 디바이스와 신호를 통신하도록 구성될 수 있다. 이러한 변조된 신호는 이진 정보를 운반하는 신호(예를 들어, 2개의 전압 레벨의 정보를 운반하는 신호)에 비해 고정된 시간 기간 동안 전달되는 정보의 양을 증가시킬 수 있다. 이러한 방식으로, 메모리 시스템의 핀 카운트를 증가시키지 않고(예를 들어, 비용 영향을 완화시키고) 메모리 시스템의 대역폭을 증가시킬 수 있다. 다른 동작을 용이하게 하기 위해, 제1 메모리 디바이스는 2개의 전압 레벨을 포함하는 변조 방식, 예를 들어, 0으로 비복귀(non-return-to-zero: NRZ) 방식을 사용하여 메모리 시스템의 제2 메모리 디바이스 또는 다른 구성 요소와 신호를 통신하도록 구성될 수 있다.
또한, 제1 메모리 디바이스는 인터페이스와 메모리 셀(예를 들어, DRAM 메모리 셀) 사이의 비교적 짧은 전도성 경로(예를 들어, 액세스 라인)를 유지함으로써 저에너지 액세스 동작을 위해 구성될 수 있다. 일부 경우에, 제1 메모리 디바이스는 비교적 저밀도의 메모리 셀(예를 들어, DRAM 셀)을 포함할 수 있다. 일부 예에서, 제1 메모리 디바이스는 1 내지 4 기가비트의 메모리 셀을 포함할 수 있다. 전도성 경로는 메모리 셀과 연관된 액세스 라인(예를 들어, 워드 라인, 디지트 라인)을 포함할 수 있고, 더 짧은 액세스 라인 길이는 액세스 동작 동안 액세스 라인을 활성화 또는 비활성화하는 것과 연관된 활성화 에너지, 예를 들어, 전압 및 시간을 감소시킬 수 있다. 일부 경우에, 더 짧은 액세스 라인 길이는 액세스 동작과 연관된 다양한 대기 시간, 예를 들어, tRCD(행 어드레스 대 열 어드레스 지연)을 줄일 수 있다. 이러한 방식으로, 메모리 디바이스(예를 들어, 고 대역폭 성능을 가진 저전력 DRAM 다이)는 고 대역폭, 저에너지 메모리 시스템을 지원할 수 있다.
일부 경우에, 메모리 시스템은 (메모리 매체라고도 지칭될 수 있는) 주 메모리로 기능할 수 있는 하나 이상의 추가 메모리 디바이스(예를 들어, 제2 메모리 디바이스)를 포함할 수 있다. 메모리 매체는 고밀도로 정보를 저장하도록 구성될 수 있다. 일부 경우에, 메모리 매체는 휘발성 메모리 셀(예를 들어, DRAM), 비휘발성 메모리 셀(예를 들어, FeRAM, PCM, 3DXpointTM 메모리) 또는 이 둘 다를 포함할 수 있다. 제1 메모리 디바이스(예를 들어, 저전력, 고 대역폭 DRAM 다이)는 제1 메모리 디바이스가 호스트 디바이스와 결합된 캐시 메모리와 유사한 기능을 제공할 수 있도록 메모리 시스템의 메모리 매체와 결합될 수 있다. 또한, 메모리 시스템은 메모리 시스템, 메모리 디바이스 및 메모리 매체와 결합된 호스트 디바이스와 함께 액세스 동작을 용이하게 하도록 구성된 제어기를 포함할 수 있다. 일부 경우에, 제어기는 액세스 동작 동안 호스트 디바이스에 의해 요청된 데이터 세트의 위치를 결정할 수 있다(예를 들어, 데이터 세트가 메모리 디바이스에 저장되어 있는지 또는 메모리 매체에 저장되어 있는지 여부를 결정할 수 있다). 제어기는 결정에 기초하여 다양한 후속 동작을 실행할 수 있다.
본 발명의 특징은 처음에 도 1 및 도 2를 참조하여 설명된 메모리 시스템 및 메모리 다이의 맥락에서 설명된다. 본 발명의 특징은 도 3 및 도 4를 참조하여 설명된 고 대역폭, 저에너지 메모리 시스템 및 메모리 디바이스의 맥락에서 설명된다. 본 발명의 이들 특징 및 다른 특징은 도 5 내지 도 9를 참조하여 설명된 메모리 시스템 및 그 동작과 관련된 장치도 및 흐름도로 더 도시되고 이 도면을 참조하여 설명된다.
도 1은 본 명세서에 개시된 예에 따른 하나 이상의 메모리 디바이스를 포함할 수 있는 시스템(100)의 일례를 도시한다. 시스템(100)은 외부 메모리 제어기(105), 메모리 디바이스(110), 및 외부 메모리 제어기(105)와 메모리 디바이스(110)를 결합시키는 복수의 채널(115)을 포함할 수 있다. 시스템(100)은 하나 이상의 메모리 디바이스를 포함할 수 있지만, 설명의 편의를 위해 하나 이상의 메모리 디바이스는 단일 메모리 디바이스(110)로 설명될 수 있다.
시스템(100)은 전자 디바이스, 예를 들어, 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스 또는 그래픽 처리 디바이스와 같은 디바이스의 양태를 포함할 수 있다. 시스템(100)은 휴대용 전자 디바이스의 일례일 수 있다. 시스템(100)은 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 휴대폰, 웨어러블 디바이스, 인터넷 연결 디바이스 등의 일례일 수 있다. 메모리 디바이스(110)는 시스템(100)의 하나 이상의 다른 구성 요소에 대한 데이터를 저장하도록 구성된 시스템의 구성 요소일 수 있다. 일부 예에서, 시스템(100)은 기지국 또는 액세스 포인트를 사용하여 다른 시스템 또는 디바이스와 양방향 무선 통신을 하도록 구성된다. 일부 예에서, 시스템(100)은 기계 유형 통신(MTC), 기계 대 기계(M2M) 통신, 또는 디바이스 대 디바이스(D2D) 통신을 할 수 있다.
시스템(100)의 적어도 일부는 호스트 디바이스의 예일 수 있다. 이러한 호스트 디바이스는 메모리를 사용하여 프로세스를 실행하는 디바이스, 예를 들어, 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 그래픽 처리 디바이스, 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 휴대폰, 웨어러블 디바이스, 인터넷 연결 디바이스, 일부 다른 고정식 또는 휴대용 전자 디바이스 등과 같은 디바이스의 일례일 수 있다. 일부 경우에, 호스트 디바이스는 외부 메모리 제어기(105)의 기능을 구현하는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합을 지칭할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 호스트 또는 호스트 디바이스로 지칭될 수 있다. 일부 예에서, 시스템(100)은 그래픽 카드이다. 일부 경우에, 호스트 디바이스는 메모리 시스템(예를 들어, 메모리 디바이스(110))과 제어 정보를 통신하도록 구성될 수 있다. 제어 정보는 메모리 시스템에 저장된 데이터 세트에 대한 명령 및 어드레스 정보를 포함할 수 있다. 일부 경우에, 호스트 디바이스는 3개 이상의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 변조된 제1 신호 세트를 메모리 시스템으로 또는 메모리 시스템으로부터 전송하거나 수신할 수 있다.
일부 경우에, 메모리 디바이스(110)는, 시스템(100)의 다른 구성 요소와 통신하고, 시스템(100)이 사용하거나 참조할 수 있는 물리적 메모리 어드레스/공간을 제공하도록 구성된 독립적인 디바이스 또는 구성 요소일 수 있다. 일부 예에서, 메모리 디바이스(110)는 적어도 하나의 또는 복수의 상이한 유형의 시스템(100)과 함께 작동하도록 구성될 수 있다. 시스템(100)의 구성 요소와 메모리 디바이스(110) 사이의 신호화는 신호를 변조하기 위한 변조 방식, 신호를 통신하기 위한 상이한 핀 설계, 시스템(100)과 메모리 디바이스(110)의 별개의 패키징, 시스템(100)과 메모리 디바이스(110) 사이의 클록 신호화 및 동기화, 타이밍 규칙, 및/또는 다른 요인을 지원하도록 동작할 수 있다.
메모리 디바이스(110)는 시스템(100)의 구성 요소에 대한 데이터를 저장하도록 구성될 수 있다. 일부 경우에, 메모리 디바이스(110)는 시스템(100)에 대해 (예를 들어, 외부 메모리 제어기(105)를 통해 시스템(100)에 의해 제공되는 명령에 응답하여 실행하는) 슬레이브형 디바이스로 작용할 수 있다. 이러한 명령은 액세스 동작을 위한 액세스 명령, 예를 들어, 기입 동작을 위한 기입 명령, 판독 동작을 위한 판독 명령, 리프레시 동작을 위한 리프레시 명령, 또는 다른 명령을 포함할 수 있다. 메모리 디바이스(110)는 데이터 저장을 위해 원하는 또는 지정된 용량을 지원하기 위해 2개 이상의 메모리 다이(160)(예를 들어, 메모리 칩)를 포함할 수 있다. 2개 이상의 메모리 다이를 포함하는 메모리 디바이스(110)는 멀티다이 메모리 또는 패키지(멀티칩 메모리 또는 패키지라고도 지칭됨)로 지칭될 수 있다.
시스템(100)은 프로세서(120), 기본 입력/출력 시스템(BIOS) 구성 요소(125), 하나 이상의 주변 구성 요소(130), 및 입력/출력(I/O) 제어기(135)를 더 포함할 수 있다. 시스템(100)의 구성 요소는 버스(140)를 사용하여 서로 전자 통신할 수 있다.
프로세서(120)는 시스템(100)의 적어도 일부를 제어하도록 구성될 수 있다. 프로세서(120)는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 전계 프로그래밍 가능한 게이트 어레이(FPGA) 또는 다른 프로그래밍 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 회로, 이산 하드웨어 구성 요소일 수 있고, 또는 프로세서는 이들 유형의 구성 요소의 조합일 수 있다. 이러한 경우에, 프로세서(120)는 다른 예들 중에서 특히 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 범용 GPU(GPGPU), 또는 시스템 온 칩(SoC)의 일례일 수 있다.
BIOS 구성 요소(125)는 시스템(100)의 다양한 하드웨어 구성 요소를 초기화하고 실행할 수 있는 펌웨어로 동작하는 BIOS를 포함하는 소프트웨어 구성 요소일 수 있다. BIOS 구성 요소(125)는 또한 프로세서(120)와 시스템(100)의 다양한 구성 요소, 예를 들어, 주변 구성 요소(130), I/O 제어기(135) 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성 요소(125)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성 요소(들)(130)는 시스템(100)에 통합되거나 시스템과 통합될 수 있는, 임의의 입력 디바이스 또는 출력 디바이스이거나, 또는 이러한 디바이스에 대한 인터페이스일 수 있다. 예로는, 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(USB) 제어기, 직렬 또는 병렬 포트, 또는 주변 카드 슬롯, 예를 들어, 주변 구성 요소 상호 연결(PCI) 또는 특수 그래픽 포트를 포함할 수 있다. 주변 구성 요소(들)(130)는 이 기술 분야에 통상의 지식을 가진 자라면 주변 장치로 이해하는 다른 구성 요소일 수 있다.
I/O 제어기(135)는 프로세서(120)와 주변 구성 요소(들)(130), 입력 디바이스(145) 또는 출력 디바이스(150) 사이의 데이터 통신을 관리할 수 있다. I/O 제어기(135)는 시스템(100)에 통합되지도 않고 시스템과 통합되지도 않는 주변 장치를 관리할 수 있다. 일부 경우에, I/O 제어기(135)는 외부 주변 구성 요소에 대한 물리적 연결 또는 포트를 나타낼 수 있다.
입력(145)은 시스템(100) 또는 그 구성 요소에 정보, 신호 또는 데이터를 제공하는 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이것은 사용자 인터페이스를 포함하거나 또는 다른 디바이스와의 인터페이스 또는 다른 디바이스 간의 인터페이스를 포함할 수 있다. 일부 경우에, 입력(145)은, 하나 이상의 주변 구성 요소(130)를 통해 시스템(100)과 인터페이싱하거나 I/O 제어기(135)에 의해 관리될 수 있는 주변 장치일 수 있다.
출력(150)은 시스템(100) 또는 그 구성 요소들 중 임의의 구성 요소로부터 출력을 수신하도록 구성된 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(150)의 예로는 디스플레이, 오디오 스피커, 인쇄 디바이스, 또는 인쇄 회로 보드 상의 다른 프로세서 등을 포함할 수 있다. 일부 경우에, 출력(150)은, 하나 이상의 주변 구성 요소(130)를 통해 시스템(100)과 인터페이싱하거나 I/O 제어기(135)에 의해 관리될 수 있는 주변 장치일 수 있다.
시스템(100)의 구성 요소는 그 기능을 수행하도록 설계된 범용 또는 특수 목적 회로부로 구성될 수 있다. 이것은 본 명세서에 설명된 기능을 수행하도록 구성된 다양한 회로 요소, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 다른 능동 또는 수동 요소를 포함할 수 있다.
메모리 디바이스(110)는 디바이스 메모리 제어기(155) 및 하나 이상의 메모리 다이(160)를 포함할 수 있다. 각각의 메모리 다이(160)는 로컬 메모리 제어기(165)(예를 들어, 로컬 메모리 제어기(165-a), 로컬 메모리 제어기(165-b), 및/또는 로컬 메모리 제어기(165-N)) 및 메모리 어레이(170)(예를 들어, 메모리 어레이(170-a), 메모리 어레이(170-b) 및/또는 메모리 어레이(170-N))를 포함할 수 있다. 메모리 어레이(170)는 메모리 셀의 집합(예를 들어, 그리드)일 수 있으며, 각각의 메모리 셀은 적어도 1 비트의 디지털 데이터를 저장하도록 구성될 수 있다. 메모리 어레이(170) 및/또는 메모리 셀의 특징은 도 2를 참조하여 보다 상세히 설명된다.
일부 경우에, 메모리 디바이스(110)는 비교적 저밀도의 메모리 셀(예를 들어, DRAM 셀)을 유지함으로써 저에너지 액세스 동작(예를 들어, 제2 비트당 에너지 등급보다 적을 수 있는 제1 비트당 에너지 등급에 따른 액세스 동작)을 위해 구성된 메모리 다이를 포함할 수 있다. 일부 예에서, 메모리 디바이스는 1 내지 4 기가비트의 메모리 셀을 포함할 수 있다. 이러한 저밀도의 메모리 셀은 액세스 동작 동안 데이터를 저장하는 메모리 셀과 메모리 디바이스의 핀 사이에서 데이터가 이동할 수 있는 본질적으로 더 짧은 거리로 인해 다양한 전도성 경로와 연관된 에너지 소비를 줄이는 것을 용이하게 할 수 있다. 또한, 메모리 디바이스(110)는 주 메모리(메모리 매체로 지칭될 수 있음)로 기능할 수 있는 하나 이상의 추가 메모리 다이를 포함할 수 있다. 메모리 매체는 고밀도로 정보를 저장(예를 들어, 제1 비트당 에너지 등급보다 클 수 있는 제2 비트당 에너지 등급에 따라 고밀도로 정보를 저장)하도록 구성될 수 있다. 일부 경우에, 메모리 매체는 휘발성 메모리 셀(예를 들어, DRAM), 비휘발성 메모리 셀(예를 들어, FeRAM, PCM, 3DXpointTM 메모리) 또는 이 둘 다를 포함할 수 있다. 이러한 방식으로, 메모리 디바이스(110)는 메모리 다이가 호스트 디바이스와 결합된 캐시 메모리와 유사한 기능을 제공할 수 있도록 하나 이상의 추가 메모리 다이(예를 들어, 메모리 매체)와 결합된 메모리 다이(예를 들어, 저전력, 고 대역폭 DRAM 다이)를 포함할 수 있다.
메모리 디바이스(110)는 메모리 셀의 2차원(2D) 어레이의 일례일 수 있고 또는 메모리 셀의 3차원(3D) 어레이의 일례일 수 있다. 예를 들어, 2D 메모리 디바이스는 단일 메모리 다이(160)를 포함할 수 있다. 3D 메모리 디바이스는 2개 이상의 메모리 다이(160)(예를 들어, 메모리 다이(160-a), 메모리 다이(160-b), 및/또는 임의의 수의 메모리 다이(160-N))를 포함할 수 있다. 3D 메모리 디바이스에서, 복수의 메모리 다이(160-N)가 서로 상하로 또는 서로 인접하여 적층될 수 있다. 일부 경우에, 3D 메모리 디바이스의 메모리 다이(160-N)는 데크, 레벨, 층 또는 다이로 지칭될 수 있다. 3D 메모리 디바이스는 임의의 수의 적층된 메모리 다이(160-N)(예를 들어, 2개 높이, 3개 높이, 4개 높이, 5개 높이, 6개 높이, 7개 높이, 8개 높이)를 포함할 수 있다. 이것은 단일 2D 메모리 디바이스에 비해 기판 상에 위치될 수 있는 메모리 셀의 수를 증가시킬 수 있으며, 이로 생산 비용을 감소시키거나 메모리 어레이의 성능을 높이거나 또는 이 둘 다를 달성할 수 있다. 일부 3D 메모리 디바이스에서, 다른 데크는 일부 데크가 워드 라인, 디지트 라인 및/또는 플레이트 라인 중 적어도 하나를 공유할 수 있도록 적어도 하나의 공통 액세스 라인을 공유할 수 있다.
디바이스 메모리 제어기(155)는 메모리 디바이스(110)의 동작을 제어하도록 구성된 회로 또는 구성 요소를 포함할 수 있다. 이와 같이, 디바이스 메모리 제어기(155)는 메모리 디바이스(110)가 명령을 수행할 수 있도록 하는 하드웨어, 펌웨어 및 소프트웨어를 포함할 수 있으며, 메모리 디바이스(110)와 관련된 명령, 데이터 또는 제어 정보를 수신, 전송 또는 실행하도록 구성될 수 있다. 디바이스 메모리 제어기(155)는 외부 메모리 제어기(105), 하나 이상의 메모리 다이(160) 또는 프로세서(120)와 통신하도록 구성될 수 있다. 일부 경우에, 메모리 디바이스(110)는 외부 메모리 제어기(105)로부터 데이터 및/또는 명령을 수신할 수 있다. 예를 들어, 메모리 디바이스(110)는 메모리 디바이스(110)가 시스템(100)의 구성 요소(예를 들어, 프로세서(120))를 대신하여 특정 데이터를 저장하는 것을 나타내는 기입 명령, 또는 메모리 디바이스(110)가 메모리 다이(160)에 저장된 특정 데이터를 시스템(100)의 구성 요소(예를 들어, 프로세서(120))에 제공하는 것을 나타내는 판독 명령을 수신할 수 있다.
일부 경우에, 디바이스 메모리 제어기(155)는 메모리 다이(160)의 로컬 메모리 제어기(165)와 함께 본 명세서에 설명된 메모리 디바이스(110)의 동작을 제어할 수 있다. 디바이스 메모리 제어기(155) 및/또는 로컬 메모리 제어기(165)에 포함된 구성 요소의 예로는 외부 메모리 제어기(105)로부터 수신된 신호를 복조하기 위한 수신기, 신호를 변조한 후 외부 메모리 제어기(105)에 전송하기 위한 디코더, 논리 회로, 디코더, 증폭기, 필터 등을 포함할 수 있다. 일부 경우에, 디바이스 메모리 제어기(155)는 액세스 동작 동안 호스트 디바이스에 의해 요청된 데이터 세트의 위치를 결정할 수 있다(예를 들어, 데이터 세트가 캐시 메모리로 기능할 수 있는 메모리 다이에 저장되어 있는지 또는 주 메모리 역할을 할 수 있는 다른 메모리 다이에 저장되어 있는지 여부를 결정할 수 있다). 제어기는 본 명세서에 설명된 결정에 기초하여 다양한 후속 동작을 실행할 수 있다.
(예를 들어, 메모리 다이(160)에 로컬인) 로컬 메모리 제어기(165)는 메모리 다이(160)의 동작을 제어하도록 구성될 수 있다. 또한, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와 통신(예를 들어, 데이터 및/또는 명령을 송수신)하도록 구성될 수 있다. 로컬 메모리 제어기(165)는 본 명세서에 설명된 메모리 디바이스(110)의 동작을 제어하도록 디바이스 메모리 제어기(155)를 지원할 수 있다. 일부 경우에, 메모리 디바이스(110)는 디바이스 메모리 제어기(155)를 포함하지 않고, 로컬 메모리 제어기(165) 또는 외부 메모리 제어기(105)는 본 명세서에 설명된 다양한 기능을 수행할 수 있다. 이와 같이, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155), 다른 로컬 메모리 제어기(165)와 통신하거나, 외부 메모리 제어기(105) 또는 프로세서(120)와 직접 통신하도록 구성될 수 있다. 일부 경우에, 로컬 메모리 제어기(165)는 호스트 디바이스로부터 명령 및 어드레스 정보를 수신한 것에 기초하여 호스트 디바이스와 데이터 세트를 전달하기 위한 제1 동작 모드를 식별할 수 있다. 제1 동작 모드는 3개 이상의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 신호화하도록 구성될 수 있다. 또한, 로컬 메모리 제어기(165)는 제1 데이터 세트를 호스트 디바이스와 결합된 제2 인터페이스를 통해 호스트 디바이스로 전송할 수 있으며, 여기서 제1 신호 세트는 제1 동작 모드의 동작에 기초하여 데이터 세트를 포함하는 제1 변조 방식을 사용하여 변조될 수 있다.
외부 메모리 제어기(105)는 시스템(100)의 구성 요소(예를 들어, 프로세서(120))와 메모리 디바이스(110) 사이에 정보, 데이터 및/또는 명령을 통신할 수 있도록 구성될 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성 요소가 메모리 디바이스의 동작의 세부 사항을 알 필요가 없을 수 있도록 시스템(100)의 구성 요소와 메모리 디바이스(110) 사이를 연결하는 작용을 할 수 있다. 시스템(100)의 구성 요소는 외부 메모리 제어기(105)가 충족하는 요청(예를 들어, 판독 명령 또는 기입 명령)을 외부 메모리 제어기(105)에 제공할 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성 요소와 메모리 디바이스(110) 사이에서 교환되는 통신을 변환 또는 전환할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 공통 (소스) 시스템 클록 신호를 생성하는 시스템 클록을 포함할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 공통 (소스) 데이터 클록 신호를 생성하는 공통 데이터 클록을 포함할 수 있다.
일부 경우에, 시스템(100)의 외부 메모리 제어기(105) 또는 다른 구성 요소, 또는 본 명세서에 설명된 기능은 프로세서(120)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 시스템(100)의 프로세서(120) 또는 다른 구성 요소에 의해 구현되는 하드웨어, 펌웨어 또는 소프트웨어 또는 이들의 일부 조합일 수 있다. 외부 메모리 제어기(105)는 메모리 디바이스(110)의 외부에 있는 것으로 도시되어 있지만, 일부 경우에, 외부 메모리 제어기(105) 또는 본 명세서에 설명된 기능은 메모리 디바이스(110)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 디바이스 메모리 제어기(155) 또는 하나 이상의 로컬 메모리 제어기(165)에 의해 구현되는 하드웨어, 펌웨어 또는 소프트웨어 또는 이들의 일부 조합일 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 외부 메모리 제어기(105)의 일부가 프로세서(120)에 의해 구현되고 다른 부분이 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 의해 구현되도록 프로세서(120)와 메모리 디바이스(110)에 걸쳐 분산될 수 있다. 마찬가지로, 일부 경우에, 본 명세서에서 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 속하는 하나 이상의 기능은 일부 경우에 (프로세서(120)와는 별개이거나 또는 프로세서에 포함된) 외부 메모리 제어기(105)에 의해 수행될 수 있다.
시스템(100)의 구성 요소는 복수의 채널(115)을 사용하여 메모리 디바이스(110)와 정보를 교환할 수 있다. 일부 예에서, 채널(115)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이의 통신을 가능하게 할 수 있다. 각 채널(115)은 시스템(100)의 구성 요소와 연관된 단자들 사이의 하나 이상의 신호 경로 또는 전송 매체(예를 들어, 전도체)를 포함할 수 있다. 예를 들어, 채널(115)은 외부 메모리 제어기(105)에 있는 하나 이상의 핀 또는 패드와, 메모리 디바이스(110)에 있는 하나 이상의 핀 또는 패드를 포함하는 제1 단자를 포함할 수 있다. 핀은 시스템(100)의 디바이스의 전도성 입력 또는 출력 지점의 일례일 수 있으며, 핀은 채널의 일부로 작용하도록 구성될 수 있다.
일부 경우에, 단자의 핀 또는 패드는 채널(115)의 신호 경로의 일부일 수 있다. 시스템(100)의 구성 요소 내에서 신호를 라우팅하기 위해 추가 신호 경로가 채널의 단자와 결합될 수 있다. 예를 들어, 메모리 디바이스(110)는 채널(115)의 단자로부터 메모리 디바이스(110)의 다양한 구성 요소(예를 들어, 디바이스 메모리 제어기(155), 메모리 다이(160), 로컬 메모리 제어기(165), 메모리 어레이(170))로 신호를 라우팅하는 신호 경로(예를 들어, 메모리 디바이스(110) 또는 그 구성 요소 내로의 신호 경로, 예를 들어, 메모리 다이(160) 내로의 신호 경로)를 포함할 수 있다.
채널(115)(및 연관된 신호 경로 및 단자)은 특정 유형의 정보를 통신하는 데 전용될 수 있다. 일부 경우에, 채널(115)은 통합 채널일 수 있고, 따라서 다수의 개별 채널을 포함할 수 있다. 예를 들어, 데이터 채널(190)은 x4(예를 들어, 4개의 신호 경로를 포함함), x8(예를 들어, 8개의 신호 경로를 포함함), x16(16개의 신호 경로를 포함함) 등일 수 있다. 채널을 통해 통신되는 신호는 이중 데이터 속도(Double Data Rate: DDR) 신호화를 사용할 수 있다. 예를 들어, 신호의 일부 심볼은 클록 신호의 상승 에지에 등록될 수 있고, 신호의 다른 심볼은 클록 신호의 하강 에지에 등록될 수 있다. 채널을 통해 통신되는 신호는 단일 데이터 속도(Single Data Rate: SDR) 신호화를 사용할 수 있다. 예를 들어, 신호의 하나의 심볼이 각 클록 사이클마다 등록될 수 있다.
일부 경우에, 채널(115)은 하나 이상의 명령 및 어드레스(CA) 채널(186)을 포함할 수 있다. CA 채널(186)은 명령(예를 들어, 어드레스 정보)과 연관된 제어 정보를 포함하는 명령을 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 통신하도록 구성될 수 있다. 예를 들어, CA 채널(186)은 원하는 데이터의 어드레스와 함께 판독 명령을 포함할 수 있다. 일부 경우에, CA 채널(186)은 상승 클록 신호 에지 및/또는 하강 클록 신호 에지에 등록될 수 있다. 일부 경우에, CA 채널(186)은 어드레스 및 명령 데이터(예를 들어, 8개 또는 9개의 신호 경로)를 디코딩하기 위해 임의의 수의 신호 경로를 포함할 수 있다.
일부 경우에, 채널(115)은 하나 이상의 클록 신호(CK) 채널(188)을 포함할 수 있다. CK 채널(188)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 하나 이상의 공통 클록 신호를 통신하도록 구성될 수 있다. 각 클록 신호는, 하이(high) 상태와 로우(low) 상태 사이에서 진동하고, 외부 메모리 제어기(105)와 메모리 디바이스(110)의 동작을 조정하도록 구성될 수 있다. 일부 경우에, 클록 신호는 차동 출력(예를 들어, CK_t 신호 및 CK_c 신호)일 수 있고, CK 채널(188)의 신호 경로는 이에 따라 구성될 수 있다. 일부 경우에, 클록 신호는 단일 종단일 수 있다. CK 채널(188)은 임의의 수의 신호 경로를 포함할 수 있다. 일부 경우에, 클록 신호(CK)(예를 들어, CK_t 신호 및 CK_c 신호)는 메모리 디바이스(110)에 대한 명령 및 어드레싱 동작, 또는 메모리 디바이스(110)에 대한 다른 시스템 폭 동작에 대한 타이밍 참조(timing reference)를 제공할 수 있다. 따라서 클록 신호(CK)는 제어 클록 신호(CK), 명령 클록 신호(CK) 또는 시스템 클록 신호(CK)로 다양하게 지칭될 수 있다. 시스템 클록 신호(CK)는 하나 이상의 하드웨어 구성 요소(예를 들어, 발진기, 석영, 논리 게이트, 트랜지스터 등)를 포함할 수 있는 시스템 클록에 의해 생성될 수 있다.
일부 경우에, 채널(115)은 하나 이상의 데이터(DQ) 채널(190)을 포함할 수 있다. 데이터 채널(190)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 데이터 및/또는 제어 정보를 통신하도록 구성될 수 있다. 예를 들어, 데이터 채널(190)은 메모리 디바이스(110)에 기입될 정보(예를 들어, 양방향), 또는 메모리 디바이스(110)로부터 판독된 정보를 통신할 수 있다.
일부 경우에, 채널(115)은 다른 목적에 전용될 수 있는 하나 이상의 다른 채널(192)을 포함할 수 있다. 이들 다른 채널(192)은 임의의 수의 신호 경로를 포함할 수 있다.
일부 경우에, 다른 채널(192)은 하나 이상의 기입 클록 신호(WCK) 채널을 포함할 수 있다. WCK에서 'W'는 명목상 "기입"을 의미할 수 있지만, 기입 클록 신호(WCK)(예를 들어, WCK_t 신호 및 WCK_c 신호)는 일반적으로 메모리 디바이스(110)에 대한 액세스 동작에 대한 타이밍 참조(예를 들어, 판독 동작 및 기입 동작에 대한 타이밍 참조)를 제공할 수 있다. 따라서, 기입 클록 신호(WCK)는 데이터 클록 신호(WCK)라고도 지칭될 수 있다. WCK 채널은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 공통 데이터 클록 신호를 통신하도록 구성될 수 있다. 데이터 클록 신호는 외부 메모리 제어기(105)와 메모리 디바이스(110)의 액세스 동작(예를 들어, 기입 동작 또는 판독 동작)을 조정하도록 구성될 수 있다. 일부 경우에, 기입 클록 신호는 차동 출력(예를 들어, WCK_t 신호 및 WCK_c 신호)일 수 있고, WCK 채널의 신호 경로는 이에 따라 구성될 수 있다. WCK 채널은 임의의 수의 신호 경로를 포함할 수 있다. 데이터 클록 신호(WCK)는 하나 이상의 하드웨어 구성 요소(예를 들어, 발진기, 석영, 논리 게이트, 트랜지스터 등)를 포함할 수 있는 데이터 클록에 의해 생성될 수 있다.
일부 경우에, 다른 채널(192)은 하나 이상의 에러 검출 코드(EDC) 채널을 포함할 수 있다. EDC 채널은 시스템 신뢰성을 향상시키기 위해 체크섬(checksum)과 같은 에러 검출 신호를 통신하도록 구성될 수 있다. EDC 채널은 임의의 수의 신호 경로를 포함할 수 있다.
채널(115)은 다양한 상이한 아키텍처를 사용하여 외부 메모리 제어기(105)를 메모리 디바이스(110)와 결합시킬 수 있다. 다양한 아키텍처의 예로는 버스, 포인트-투-포인트 연결, 크로스바, 고밀도 인터포저, 예를 들어, 실리콘 인터포저, 또는 유기 기판에 형성된 채널 또는 이들의 일부 조합을 포함할 수 있다. 예를 들어, 일부 경우에, 신호 경로는 고밀도 인터포저, 예를 들어, 실리콘 인터포저 또는 유리 인터포저를 적어도 부분적으로 포함할 수 있다.
채널(115)을 통해 통신되는 신호는 다양한 상이한 변조 방식을 사용하여 변조될 수 있다. 일부 경우에, 이진 심볼(또는 이진 레벨) 변조 방식이 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 통신되는 신호를 변조하는 데 사용될 수 있다. 이진 심볼 변조 방식은 M진 변조 방식에서 M이 2인 경우의 일례일 수 있다. 이진 심볼 변조 방식에서 각각의 심볼(예를 들어, 심볼은 논리 1 또는 논리 0을 나타낼 수 있음)은 1 비트의 디지털 데이터를 나타내도록 구성될 수 있다. 이진 심볼 변조 방식의 예는 NRZ, 유니폴라 인코딩, 바이폴라 인코딩, 맨체스터 인코딩, 2개의 심볼을 갖는 PAM(예를 들어, PAM2), 및/또는 기타를 포함하지만 이들로 제한되지는 않는다.
일부 경우에, 다중 심볼(또는 다중 레벨) 변조 방식은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 통신되는 신호를 변조하는 데 사용될 수 있다. 다중 심볼 변조 방식은 M진 변조 방식에서 M이 3 이상인 경우의 일례일 수 있다. 다중 심볼 변조 방식에서 각각의 심볼(예를 들어, 심볼은 논리 00, 논리 01, 논리 10 또는 논리 11을 나타낼 수 있음)은 1 비트를 초과하는 디지털 데이터를 나타내도록 구성될 수 있다. 다중 심볼 변조 방식의 예는 PAM4, PAM8 등, 직교 진폭 변조(Quadrature Amplitude Modulation: QAM), 직교 위상 이동 키잉(Quadrature Phase Shift Keying: QPSK) 및/또는 기타를 포함하지만 이들로 제한되지는 않는다. 다중 심볼 신호 또는 PAM4 신호는 1 비트를 초과하는 정보를 인코딩하기 위해 적어도 3개의 레벨을 포함하는 변조 방식을 사용하여 변조된 신호일 수 있다. 다중 심볼 변조 방식 및 심볼은 대안적으로 비-이진, 다중 비트 또는 고차 변조 방식 및 심볼이라고 지칭될 수 있다.
도 2는 본 명세서에 개시된 예에 따른 메모리 다이(200)의 일례를 도시한다. 메모리 다이(200)는 도 1을 참조하여 설명된 메모리 다이(160)의 일례일 수 있다. 일부 경우에, 메모리 다이(200)는 메모리 칩, 메모리 디바이스 또는 전자 메모리 장치로 지칭될 수 있다. 메모리 다이(200)는 상이한 논리 상태를 저장하도록 프로그래밍 가능한 하나 이상의 메모리 셀(205)을 포함할 수 있다. 각각의 메모리 셀(205)은 2개 이상의 상태를 저장하도록 프로그래밍될 수 있다. 예를 들어, 메모리 셀(205)은 한 번에 1 비트의 디지털 논리(예를 들어, 논리 0 및 논리 1)를 저장하도록 구성될 수 있다. 일부 경우에, 단일 메모리 셀(205)(예를 들어, 다중 레벨 메모리 셀)은 한 번에 1 비트를 초과하는 디지트 논리(예를 들어, 논리 00, 논리 01, 논리 10 또는 논리 11)를 저장하도록 구성될 수 있다.
메모리 셀(205)은 커패시터에서 프로그래밍 가능한 상태를 나타내는 전하를 포함할 수 있다. DRAM 아키텍처는 프로그래밍 가능한 상태를 나타내는 전하를 저장하기 위해 유전체 물질을 포함하는 커패시터를 포함할 수 있다. 다른 메모리 아키텍처에서는 다른 저장 디바이스 및 구성 요소도 가능하다. 예를 들어, 비선형 유전체 물질이 사용될 수 있다.
판독 및 기입과 같은 동작은 워드 라인(210) 및/또는 디지트 라인(215)과 같은 액세스 라인을 활성화하거나 선택함으로써 메모리 셀(205)에 수행될 수 있다. 일부 경우에, 디지트 라인(215)은 비트 라인이라고도 지칭될 수 있다. 액세스 라인, 워드 라인 및 디지트 라인이라는 언급 또는 그 유사어는 이해 또는 동작의 손실 없이 상호 교환 가능하게 사용될 수 있다. 워드 라인(210) 또는 디지트 라인(215)을 활성화 또는 선택하는 것은 각 라인에 전압을 인가하는 것을 포함할 수 있다.
메모리 다이(200)는 그리드형 패턴으로 배열된 액세스 라인(예를 들어, 워드 라인(210) 및 디지트 라인(215))을 포함할 수 있다. 메모리 셀(205)은 워드 라인(210)과 디지트 라인(215)의 교차점에 위치될 수 있다. 워드 라인(210) 및 디지트 라인(215)을 바이어싱(baising)함으로써(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가함으로써), 단일 메모리 셀(205)은 그 교차점에 액세스될 수 있다.
메모리 셀(205)에 액세스하는 것은 행 디코더(220) 또는 열 디코더(225)를 통해 제어될 수 있다. 예를 들어, 행 디코더(220)는 로컬 메모리 제어기(260)로부터 행 어드레스를 수신하고, 수신된 행 어드레스에 기초하여 워드 라인(210)을 활성화할 수 있다. 열 디코더(225)는 로컬 메모리 제어기(260)로부터 열 어드레스를 수신하고, 수신된 열 어드레스에 기초하여 디지트 라인(215)을 활성화할 수 있다. 예를 들어, 메모리 다이(200)는 WL_1 내지 WL_M으로 명명된 다수의 워드 라인(210), 및 DL_1 내지 DL_N으로 명명된 다수의 디지트 라인(215)을 포함할 수 있으며, 여기서 M 및 N은 메모리 어레이의 크기에 의존한다. 따라서, 워드 라인(210) 및 디지트 라인(215), 예를 들어, WL_1 및 DL_3을 활성화함으로써, 그 교차점에 있는 메모리 셀(205)에 액세스할 수 있다. 2차원 또는 3차원 구성에서 워드 라인(210)과 디지트 라인(215)이 교차하는 지점은 메모리 셀(205)의 어드레스로 지칭될 수 있다.
메모리 셀(205)은 커패시터(230)와 같은 논리 저장 구성 요소 및 스위칭 구성 요소(235)를 포함할 수 있다. 커패시터(230)는 유전체 커패시터 또는 강유전성 커패시터의 일례일 수 있다. 커패시터(230)의 제1 노드는 스위칭 구성 요소(235)와 결합될 수 있고, 커패시터(230)의 제2 노드는 전압 소스(240)와 결합될 수 있다. 일부 경우에, 전압 소스(240)는 Vp1과 같은 셀 플레이트 참조 전압일 수 있고 또는 Vss와 같은 접지일 수 있다. 일부 경우에 전압 소스(240)는 플레이트 라인 드라이버와 결합된 플레이트 라인의 일례일 수 있다. 스위칭 구성 요소(235)는 2개의 구성 요소 사이의 전자 통신을 선택적으로 수립하거나 수립 해제하는 트랜지스터 또는 임의의 다른 유형의 스위치 디바이스의 일례일 수 있다.
메모리 셀(205)을 선택 또는 선택 해제하는 것은 스위칭 구성 요소(235)를 활성화 또는 비활성화함으로써 달성될 수 있다. 커패시터(230)는 스위칭 구성 요소(235)를 사용하여 디지트 라인(215)과 전자 통신할 수 있다. 예를 들어, 커패시터(230)는 스위칭 구성 요소(235)가 비활성화될 때 디지트 라인(215)으로부터 분리될 수 있고, 커패시터(230)는 스위칭 구성 요소(235)가 활성화될 때 디지트 라인(215)과 결합될 수 있다. 일부 경우에, 스위칭 구성 요소(235)는 트랜지스터이고, 그 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어될 수 있고, 여기서 트랜지스터 게이트와 트랜지스터 소스 사이의 전압 차이는 트랜지스터의 임계 전압보다 크거나 작을 수 있다. 일부 경우에, 스위칭 구성 요소(235)는 p형 트랜지스터 또는 n형 트랜지스터일 수 있다. 워드 라인(210)은 스위칭 구성 요소(235)의 게이트와 전자 통신할 수 있고, 워드 라인(210)에 인가되는 전압에 기초하여 스위칭 구성 요소(235)를 활성화/비활성화할 수 있다.
워드 라인(210)은 메모리 셀(205)에 액세스 동작을 수행하는 데 사용되는 메모리 셀(205)과 전자 통신하는 전도성 라인일 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 스위칭 구성 요소(235)의 게이트와 전자 통신할 수 있고, 메모리 셀의 스위칭 구성 요소(235)를 제어하도록 구성될 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 커패시터의 노드와 전자 통신할 수 있고, 메모리 셀(205)은 스위칭 구성 요소를 포함하지 않을 수 있다.
디지트 라인(215)은 메모리 셀(205)을 감지 구성 요소(245)와 연결시키는 전도성 라인일 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 액세스 동작의 일부 동안 디지트 라인(215)과 선택적으로 결합될 수 있다. 예를 들어, 메모리 셀(205)의 워드 라인(210) 및 스위칭 구성 요소(235)는 메모리 셀(205)의 커패시터(230)와 디지트 라인(215)을 결합 및/또는 분리시키도록 구성될 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 디지트 라인(215)과 (예를 들어, 항상) 전자 통신할 수 있다.
일부 경우에, 메모리 다이(200)의 전도성 경로는 메모리 셀(205)과 연관된 액세스 라인(예를 들어, 워드 라인(210), 디지트 라인(215))을 포함할 수 있다. 일부 경우에, 메모리 다이(200)는 비교적 저밀도의 메모리 셀(예를 들어, DRAM 셀)을 유지함으로써 저에너지 액세스 동작, 예를 들어, 제2 비트당 에너지 등급보다 낮을 수 있는 제1 비트당 에너지 등급에 따른 액세스 동작을 위해 구성될 수 있다. 일부 경우에 비트당 에너지 등급은 대안적으로 공칭 비트당 에너지 등급이라고 지칭될 수 있다. 저밀도의 메모리 셀에 기초한 더 짧은 액세스 라인 길이는 액세스 동작 동안 액세스 라인을 활성화 또는 비활성화하는 것과 연관된 활성화 에너지, 예를 들어, 전압 및 시간을 줄일 수 있다. 일부 경우에, 더 짧은 액세스 라인 길이는 액세스 동작과 연관된 다양한 대기 시간, 예를 들어, tRCD(행 어드레스 대 열 어드레스 지연)을 줄일 수 있다.
감지 구성 요소(245)는 메모리 셀(205)의 커패시터(230)에 저장된 상태(예를 들어, 전하)를 검출하고, 저장된 상태에 기초하여 메모리 셀(205)의 논리 상태를 결정하도록 구성될 수 있다. 메모리 셀(205)에 저장된 전하는 일부 경우에 극히 적을 수 있다. 이와 같이, 감지 구성 요소(245)는 메모리 셀(205)에 의해 신호 출력을 증폭하기 위해 하나 이상의 감지 증폭기를 포함할 수 있다. 감지 증폭기는 판독 동작 동안 디지트 라인(215)의 전하의 작은 변화를 검출할 수 있고, 검출된 전하에 기초하여 논리 상태 0 또는 논리 상태 1에 대응하는 신호를 생성할 수 있다. 판독 동작 동안, 메모리 셀(205)의 커패시터(230)는 신호를 그 대응하는 디지트 라인(215)에 출력할 수 있다(예를 들어, 전하를 방전할 수 있다). 신호는 디지트 라인(215)의 전압을 변화시킬 수 있다. 감지 구성 요소(245)는 디지트 라인(215)을 통해 메모리 셀(205)로부터 수신된 신호를 참조 신호(250)(예를 들어, 참조 전압)와 비교하도록 구성될 수 있다. 감지 구성 요소(245)는 비교에 기초하여 메모리 셀(205)의 저장된 상태를 결정할 수 있다. 예를 들어, 이진 신호화에서, 디지트 라인(215)이 참조 신호(250)보다 더 높은 전압을 갖는 경우, 감지 구성 요소(245)는 메모리 셀(205)의 저장된 상태가 논리 1이라고 결정할 수 있고, 디지트 라인(215)이 참조 신호(250)보다 더 낮은 전압을 갖는 경우, 감지 구성 요소(245)는 메모리 셀(205)의 저장된 상태가 논리 0이라고 결정할 수 있다. 감지 구성 요소(245)는 신호의 차이를 검출하고 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(205)의 검출된 논리 상태는 열 디코더(225)를 통해 출력(255)으로서 출력될 수 있다. 일부 경우에, 감지 구성 요소(245)는 다른 구성 요소(예를 들어, 열 디코더(225), 행 디코더(220))의 일부일 수 있다. 일부 경우에, 감지 구성 요소(245)는 행 디코더(220) 또는 열 디코더(225)와 전자 통신할 수 있다.
로컬 메모리 제어기(260)는 다양한 구성 요소(예를 들어, 행 디코더(220), 열 디코더(225) 및 감지 구성 요소(245))를 통해 메모리 셀(205)의 동작을 제어할 수 있다. 로컬 메모리 제어기(260)는 도 1을 참조하여 설명한 로컬 메모리 제어기(165)의 일례일 수 있다. 일부 경우에, 행 디코더(220), 열 디코더(225) 및 감지 구성 요소(245) 중 하나 이상은 로컬 메모리 제어기(260)와 함께 배치될 수 있다. 로컬 메모리 제어기(260)는 외부 메모리 제어기(105)(또는 도 1을 참조하여 설명된 디바이스 메모리 제어기(155))로부터 명령 및/또는 데이터를 수신하고, 명령 및/또는 데이터를 메모리 다이(200)에 의해 사용될 수 있는 정보로 전환하고, 메모리 다이(200)에 하나 이상의 동작을 수행하고, 하나 이상의 동작을 수행한 것에 응답하여 메모리 다이(200)로부터 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))로 데이터를 통신하도록 구성될 수 있다. 로컬 메모리 제어기(260)는 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 활성화하는 행 및 열 어드레스 신호를 생성할 수 있다. 로컬 메모리 제어기(260)는 또한 메모리 다이(200)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성하고 제어할 수 있다. 일반적으로, 본 명세서에서 논의된 인가된 전압 또는 전류의 진폭, 형상 또는 지속 시간은 조정되거나 변할 수 있고, 메모리 다이(200)를 동작시킬 때 논의된 다양한 동작마다 상이할 수 있다.
일부 경우에, 로컬 메모리 제어기(260)는 메모리 시스템(예를 들어, 메모리 디바이스(110))의 제어기(예를 들어, 디바이스 메모리 제어기(155))와 결합된 제1 인터페이스를 통해 명령 및 어드레스 정보를 호스트 디바이스로부터 액세스 동작의 일부로서 수신할 수 있고, 여기서 명령 및 어드레스 정보는 메모리 셀의 어레이에 저장된 데이터 세트와 연관된다. 또한, 로컬 메모리 제어기(260)는 명령 및 어드레스 정보를 수신한 것에 기초하여 호스트 디바이스와 데이터 세트를 통신하기 위해 제1 동작 모드를 식별할 수 있고, 여기서, 제1 동작 모드는 3개 이상의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 신호화하도록 구성될 수 있고, 제2 동작 모드는 2개의 전압 레벨을 포함하는 제2 변조 방식을 사용하여 신호화하도록 구성될 수 있다.
일부 경우에, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 기입 동작(예를 들어, 프로그래밍 동작)을 수행하도록 구성될 수 있다. 기입 동작 동안, 메모리 다이(200)의 메모리 셀(205)은 원하는 논리 상태를 저장하도록 프로그래밍될 수 있다. 일부 경우에, 복수의 메모리 셀(205)은 단일 기입 동작 동안 프로그래밍될 수 있다. 로컬 메모리 제어기(260)는 기입 동작을 수행할 타깃 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타깃 메모리 셀(205)과 전자 통신하는 타깃 워드 라인(210) 및 타깃 디지트 라인(215)(예를 들어, 타깃 메모리 셀(205)의 어드레스)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타깃 메모리 셀(205)에 액세스하기 위해 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 활성화(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가)할 수 있다. 로컬 메모리 제어기(260)는 메모리 셀(205)의 커패시터(230)에 특정 상태(예를 들어, 전하)를 저장하기 위해 기입 동작 동안 특정 신호(예를 들어, 전압)를 디지트 라인(215)에 인가할 수 있고, 여기서 특정 상태(예를 들어, 전하)는 원하는 논리 상태를 나타낼 수 있다.
일부 경우에, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 판독 동작(예를 들어, 감지 동작)을 수행하도록 구성될 수 있다. 판독 동작 동안, 메모리 다이(200)의 메모리 셀(205)에 저장된 논리 상태가 결정될 수 있다. 일부 경우에, 복수의 메모리 셀(205)은 단일 판독 동작 동안 감지될 수 있다. 로컬 메모리 제어기(260)는 판독 동작을 수행할 타깃 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타깃 메모리 셀(205)과 전자 통신하는 타깃 워드 라인(210) 및 타깃 디지트 라인(215)(예를 들어, 타깃 메모리 셀(205)의 어드레스)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타깃 메모리 셀(205)에 액세스하기 위해 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 활성화(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가)할 수 있다. 타깃 메모리 셀(205)은 액세스 라인을 바이어싱하는 것에 응답하여 신호를 감지 구성 요소(245)로 전송할 수 있다. 감지 구성 요소(245)는 신호를 증폭할 수 있다. 로컬 메모리 제어기(260)는 감지 구성 요소(245)를 점화(예를 들어, 감지 구성 요소를 래치)하여 메모리 셀(205)로부터 수신된 신호를 참조 신호(250)와 비교할 수 있다. 이 비교에 기초하여, 감지 구성 요소(245)는 메모리 셀(205)에 저장된 논리 상태를 결정할 수 있다. 로컬 메모리 제어기(260)는 메모리 셀(205)에 저장된 논리 상태를 판독 동작의 일부로서 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))에 통신할 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(205)에 액세스하는 것은 메모리 셀(205)에 저장된 논리 상태를 저하시키거나 파괴할 수 있다. 예를 들어, DRAM 아키텍처에서 수행되는 판독 동작은 타깃 메모리 셀의 커패시터를 부분적으로 또는 완전히 방전시킬 수 있다. 로컬 메모리 제어기(260)는 메모리 셀을 원래의 논리 상태로 복귀시키기 위해 재기입 동작 또는 리프레시 동작을 수행할 수 있다. 로컬 메모리 제어기(260)는 판독 동작 후 논리 상태를 타깃 메모리 셀에 재기입할 수 있다. 일부 경우에, 재기입 동작은 판독 동작의 일부로서 간주될 수 있다. 추가적으로, 워드 라인(210)과 같은 단일 액세스 라인을 활성화하는 것은 이 액세스 라인과 전자 통신하는 일부 메모리 셀에 저장된 상태를 교란시킬 수 있다. 따라서, 액세스되지 않았을 수 있는 하나 이상의 메모리 셀에 재기입 동작 또는 리프레시 동작이 수행될 수 있다.
도 3은 본 명세서에 개시된 예에 따른 메모리 시스템 및 그 동작을 지원하는 시스템(300)의 일례를 도시한다. 시스템(300)은 도 1을 참조하여 설명된 시스템(100)의 양태를 포함할 수 있고, 호스트 디바이스(305) 및 메모리 시스템(310)을 포함할 수 있다. 호스트 디바이스(305)는 도 1을 참조하여 설명된 호스트 또는 호스트 디바이스의 일례일 수 있다. 메모리 시스템(310)은 도 1을 참조하여 설명된 메모리 디바이스(110)의 양태이거나 양태를 포함할 수 있다. 메모리 시스템(310)은 메모리 디바이스(315), 제어기(320) 및 메모리 매체(325)를 포함할 수 있다. 메모리 디바이스(315)는 도 1 및 도 2를 참조하여 설명된 메모리 다이(160) 또는 메모리 다이(200)의 일례일 수 있다. 제어기(320)는 도 1을 참조하여 설명된 디바이스 메모리 제어기(155)의 일례일 수 있다. 메모리 매체(325)는 도 1을 참조하여 설명된 메모리 다이(160)의 일례일 수 있다. 일부 경우에, 메모리 매체(325)는 하나 이상의 메모리 다이(160)를 포함할 수 있고, 메모리 시스템(310)의 지정된 메모리 용량에 기초하여 주 메모리로서 기능할 수 있다. 호스트 디바이스(305)는 채널(340)을 통해 메모리 디바이스(315)와 결합될 수 있고 채널(355)을 통해 제어기(320)와 결합될 수 있다. 메모리 디바이스(315)는 채널(350) 및 메모리 매체(325)를 통해 제어기(320)와 결합될 수 있다. 또한, 제어기(320)는 채널(360)을 통해 메모리 매체와 결합될 수 있다. 도 3에 도시된 채널(예를 들어, 채널(340), 채널(345), 채널(350), 채널(355), 채널(360))은 도 1을 참조하여 설명된 채널(115)의 양태를 포함할 수 있다.
메모리 디바이스(315)는 메모리 셀 세트(예를 들어, DRAM 셀)를 포함할 수 있고, 저에너지 액세스 동작, 예를 들어, 제2 비트당 에너지 등급보다 낮을 수 있는 제1 비트당 에너지 등급에 따른 액세스 동작을 위해 구성될 수 있다. 메모리 디바이스(315)는 본 명세서에 설명된 저전력 DRAM 디바이스의 양태를 포함할 수 있다. 예를 들어, 메모리 디바이스(315)는 저에너지 액세스 동작을 용이하게 하기 위해 비교적 저밀도의 메모리 셀(예를 들어, 1 내지 4 기가비트의 DRAM 셀)을 포함할 수 있다. 다른 예에서, 메모리 디바이스(315)는 메모리 셀과 인터페이스 사이에 비교적 짧은 전도성 경로를 포함할 수 있다. 이러한 더 짧은 전도성은 저에너지 액세스 동작 동안 데이터를 저장하는 메모리 셀과 메모리 디바이스(315)의 핀 사이에서 데이터가 이동할 수 있는 더 짧은 거리로 인해 다양한 전도성 경로와 연관된 에너지 소비를 줄이는 것을 용이하게 할 수 있다. 일부 경우에, 감소된 전도성 경로 길이는 비교적 저밀도의 메모리 셀에 적어도 부분적으로 기초할 수 있다. 일부 경우에, 메모리 디바이스(315)는 제1 밀도 및 제1 비트당 에너지 등급을 갖는 메모리 셀 세트의 하나 이상의 액세스 동작을 위해 구성된 전도성 경로 세트를 포함할 수 있다. 일부 경우에, 메모리 셀은 데이터가 이동할 수 있는 거리를 더욱 감소시키기 위해 2개 이상의 메모리 셀 그룹으로 분할될 수 있다. 전도성 경로는 메모리 셀과 연관된 액세스 라인(예를 들어, 워드 라인, 디지트 라인)을 포함할 수 있고, 저밀도의 메모리 셀에 기초한 더 짧은 액세스 라인 길이는 저에너지 액세스 동작 동안 액세스 라인을 활성화 또는 비활성화하는 것과 연관된 활성화 에너지, 예를 들어, 전압 및 시간을 감소시킬 수 있다. 일부 경우에, 더 짧은 액세스 라인 길이는 저에너지 액세스 동작, 예를 들어, tRCD(행 어드레스 대 열 어드레스 지연)와 연관된 다양한 대기 시간을 줄일 수 있다.
제어기(320)는 메모리 디바이스(315), 메모리 매체(325)와 결합될 수 있고, 호스트 디바이스(305)로부터 제어 정보를 수신하도록 구성될 수 있다. 제어기(320)는 호스트 디바이스(305)에 대한 저에너지 액세스 동작을 용이하게 할 수 있다. 일부 경우에, 제어기(320)는 저에너지 액세스 동작 동안 제어 정보에 의해 지시된 데이터 세트의 위치를 결정(예를 들어, 데이터 세트가 메모리 디바이스(315)에 저장되어 있는지 또는 메모리 매체(325)에 저장되어 있는지 여부를 결정)할 수 있다. 일부 경우에, 제어기(320)는 데이터가 메모리 디바이스(315)에 저장되어 있다는 결정에 기초하여 메모리 디바이스(315)로 하여금 데이터를 (예를 들어, 채널(340)을 통해) 호스트 디바이스(305)로 전송하게 하는 명령을 (예를 들어, 채널(350)을 통해) 메모리 디바이스(315)에 전송할 수 있다. 제어 정보는 하나 이상의 명령/어드레스 채널(355)을 통해 호스트 디바이스(305)로부터 수신된 명령/어드레스 정보의 일례일 수 있다.
메모리 매체(325)는 제2 메모리 셀 세트를 포함할 수 있고, 제1 비트당 에너지 등급보다 클 수 있는 제2 비트당 에너지 등급에 따라 제2 메모리 셀 세트에 정보를 저장하도록 구성될 수 있다. 일부 경우에, 메모리 매체(325)는 2개 이상의 메모리 다이(예를 들어, 도 1을 참조하여 설명된 2개 이상의 메모리 다이(160))를 포함할 수 있다. 일부 경우에, 메모리 매체(325)는 메모리 시스템(310)의 주 메모리로 지칭될 수 있다. 일부 경우에, 메모리 매체(325)는 휘발성 메모리 셀(예를 들어, DRAM 셀), 또는 비휘발성 메모리 셀(예를 들어, FeRAM 셀, PCM 셀, 3DXpointTM 메모리 셀) 또는 이 둘 다를 포함할 수 있다. 일부 경우에, 메모리 디바이스(315)는 호스트 디바이스(305)와 메모리 매체(325) 사이에 버퍼로서 기능할 수 있기 때문에, 메모리 매체(325)는 (메모리 디바이스(315)에 비해) 완화된 대역폭 및 대기 시간 파라미터를 지원할 수 있다. 이와 같이, 메모리 매체(325)는 주어진 폼 팩터에서 더 높은 저장 용량뿐만 아니라 더 낮은 비트당 비용을 제공할 수 있다. 일부 경우에, 버퍼로서 기능하는 메모리 디바이스(315)는 메모리 매체(325)에서 특정 비휘발성 메모리 셀의 사용을 용이하게 하기 위해 호스트 디바이스(305)로부터 메모리 매체(325)의 일부 동작 양태(예를 들어, 매체 관리 동작)를 은닉할 수 있다.
호스트 디바이스(305)는 채널(340) 및 채널(355)을 통해 메모리 시스템(310)과 함께 동작하도록 구성될 수 있다. 채널(340)은 메모리 디바이스(315)와 결합될 수 있고, 3개 이상의 전압 레벨을 포함하는 제1 변조 방식, 예를 들어, PAM4 변조 방식을 사용하여 변조될 수 있는 제1 신호(예를 들어, 데이터 세트)를 통신하도록 구성될 수 있다. 일부 경우에, 제1 변조 방식은 4개의 전압 레벨을 포함할 수 있으며, PAM4 변조 방식으로 지칭될 수 있다. 이러한 신호(예를 들어, PAM4 변조 방식으로 변조된 제1 신호)는 메모리 시스템(310)의 대역폭을 증가시키기 위해 고정된 시간 기간 동안 전송되는 데이터의 양을 증가시킬 수 있다. 제1 변조 방식의 예는 PAM4, PAM8 등, QAM, QPSK 및/또는 기타를 포함하지만 이들로 제한되지 않는다.
채널(355)은 제어기(320)와 호스트 디바이스(305) 사이의 저에너지 액세스 동작과 연관된 제어 정보(예를 들어, 명령 및 어드레스 정보)를 통신하도록 구성될 수 있다. 일부 경우에 제어 정보는 2개의 전압 레벨을 포함하는 제2 변조 방식을 사용하여 변조될 수 있다. 일부 경우에, 제2 변조 방식은 NRZ 변조 방식을 포함할 수 있다. 일부 경우에, 채널(355)은 저전력 이중 데이터 속도 메모리 사양과 같은 산업 표준 사양(예를 들어, DDR2, DDR3, DDR4, LPDDR2, LPDDR3, LPDDR4, LPDDR5, GDDR4 또는 GDDR5 사양 이상)을 지원하도록 구성될 수 있다. 일부 경우에, 채널(355)은 저에너지 액세스 동작과 연관된 다양한 정보, 예를 들어, 메모리 디바이스(315)에 저장할 데이터 세트를 나타내는 정보, 호스트 디바이스(305)에 의해 요청된 데이터 세트가 메모리 디바이스(315)에 없을 때 증가된 대기 시간, 순서 없이 실행되는 액세스 동작에 대한 트랜잭션 식별자를 전송하거나 수신하도록 구성된 핀을 포함할 수 있다.
메모리 디바이스(315)는 채널(345)을 통해 메모리 매체(325)와 결합될 수 있다. 채널(345)은 제2 변조 방식(예를 들어, NRZ 변조 방식)을 사용하여 변조될 수 있는 제2 신호를 메모리 디바이스(315)와 메모리 매체(325) 사이에 통신하도록 구성될 수 있다. 또한, 제어기(320)는 채널(360)을 통해 메모리 매체(325)와 결합될 수 있다. 채널(360)은 제2 변조 방식(예를 들어, NRZ 변조 방식)을 사용하여 변조된 신호를 통해 제어기(320)와 메모리 매체(325) 사이에 제어 정보를 통신하도록 구성될 수 있다. 일부 경우에, 채널(360)은 메모리 매체(325)(예를 들어, DRAM, FeRAM, PCM, 3D XPointTM 메모리)에 포함된 여러 유형의 메모리 다이를 지원하도록 구성될 수 있다.
제어기(320)는 메모리 디바이스(315) 또는 메모리 매체(325)에 데이터 세트를 저장하도록 결정할 수 있다. 일부 경우에, 호스트 디바이스(305)는 제어기(320)가 호스트 디바이스(305)에 의해 제공된 정보에 따라 메모리 디바이스(315)(또는 메모리 매체(325))에 데이터 세트를 저장할 수 있도록 제어기(320)에 데이터 세트와 연관된 정보를 제공할 수 있다. 다른 경우에, 제어기(320)는 데이터 세트와 연관된 과거 액세스 이력에 기초하여 데이터 세트가 메모리 디바이스(315)(또는 메모리 매체(325))에 저장하기에 적합할 수 있음을 나타내기 위해 데이터 세트의 어드레스 비트에 여러 비트를 추가할 수 있다. 일부 경우에, 제어기(320)는 액세스 동작과 연관된 데이터 세트, 예를 들어, 그래픽 처리 유닛(GPU)용 프레임 버퍼와 관련된 데이터 세트의 특성에 기초하여 메모리 디바이스(315)에 데이터 세트를 저장하도록 결정할 수 있다. 또한, 제어기(320)는 데이터 세트에 대한 가장 최근 액세스 동작에 기초하여 데이터 세트의 위치(예를 들어, 데이터 세트의 어드레스)를 업데이트하고 추적할 수 있다.
제어기(320)는 메모리 시스템(310)에 저장된 데이터 세트에 대한 명령 및 어드레스 정보를 포함하는 제1 신호를 채널(355)을 통해 호스트 디바이스(305)로부터 수신할 수 있다. 일부 경우에, 신호는 제2 변조 방식(예를 들어, NRZ 변조 방식)을 사용하여 변조되었을 수 있다. 제어기(320)는 명령 및 어드레스 정보를 수신한 것에 기초하여 데이터 세트가 메모리 디바이스(315)에 저장되어 있는지 또는 메모리 매체(325)에 저장되어 있는지 여부를 결정할 수 있다. 이어서, 제어기(320)는 결정에 기초하여 데이터 세트를 포함하는 제2 신호를 채널(340)을 통해 메모리 디바이스(315)로부터 호스트 디바이스(305)로 전송할 수 있으며, 여기서 제2 신호는 제1 변조 방식(예를 들어, PAM4 변조 방식)을 사용하여 변조되었을 수 있다. PAM4 변조 방식으로 변조된 제2 신호는 메모리 시스템(310)이 본 명세서에 설명된 바와 같이 열에 의해 유발된 대역폭 제한 문제를 완화함으로써 고 대역폭 동작을 수행하도록 할 수 있다.
일부 경우에, 제어기(320)는 데이터 세트가 메모리 디바이스(315)에 저장되어 있다(예를 들어, 판독 명령에 대한 캐시 히트)고 결정할 수 있다. 그런 다음 제어기(320)는 메모리 디바이스(315)가 명령 및 어드레스 정보에 지시된 데이터에 액세스하도록 명령 및 어드레스 정보를 채널(350)을 통해 메모리 디바이스(315)로 전송할 수 있다. 메모리 디바이스(315)는 명령 및 어드레스 정보에 기초하여 명령 및 어드레스 정보에 지시된 데이터를 제2 신호를 이용하여 호스트 디바이스로 전송할 수 있다.
다른 경우에, 제어기(320)는 데이터 세트가 메모리 디바이스(315)에 존재하지 않는다고 결정할 수 있고, 예를 들어, 데이터 세트가 메모리 매체(325)(예를 들어, 판독 명령에 대한 캐시 미스(cache miss))에 저장되어 있다고 결정할 수 있다. 제어기(320)는 명령 및 어드레스 정보를 채널(360)을 통해 메모리 매체(325)로 전송할 수 있다. 이어서, 제어기(320)는 (메모리 매체(325)와 함께) 명령 및 어드레스 정보에 의해 지시된 데이터 세트를 포함하는 제3 신호를 메모리 매체(325)로부터 채널(345)을 통해 메모리 디바이스(315)로 전송할 수 있다. 일부 경우에, 제3 신호는 제2 변조 방식(예를 들어, NRZ 변조 방식)으로 변조되었을 수 있다.
일부 경우에, 제어기(320)는 데이터 세트가 메모리 디바이스(315)에 존재하지 않는다는 결정에 기초하여 판독 동작을 수행하는데 있어 증가된 대기 시간의 지시를 채널(355)을 통해 호스트 디바이스(305)로 전송할 수 있다. 일부 경우에, 제어기(320)는 데이터 세트가 메모리 디바이스(315)에 존재하지 않는다는 결정에 기초하여 데이터 세트와 연관된 적어도 일부 저에너지 액세스 동작이 순서 없이 실행되는 것임을 나타내는 정보를 채널(355)을 통해 호스트 디바이스(305)로 전송할 수 있다.
일부 경우에, 제어기(320)는 메모리 디바이스(315)를 포함하는 메모리 시스템(310)에 저장된 데이터 세트에 대한 제어 정보를 채널(355)을 통해 호스트 디바이스(305)로부터 수신할 수 있다. 제어 정보는 판독 동작과 연관된 데이터 세트의 논리 어드레스를 포함할 수 있다. 이어서, 제어기(320)는 제어 정보를 수신한 것에 기초하여 메모리 디바이스(315) 또는 메모리 매체(325)에서 데이터 세트의 위치를 결정할 수 있다. 일부 경우에, 제어기(320)는 메모리 디바이스(315)로 하여금 3개 이상의 전압 레벨을 포함하는 제1 변조 방식(예를 들어, PAM4 변조 방식)을 사용하여 데이터 세트를 채널(340)을 통해 호스트 디바이스(305)로 전송하게 하는 제1 명령을 채널(350)을 통해 메모리 디바이스(315)로 전송할 수 있다.
일부 경우에, 제어기(320)는 데이터 세트가 메모리 디바이스(315)에 저장되어 있음을 식별할 수 있다. 다른 경우에, 제어기(320)는 데이터 세트가 메모리 매체(325)에 저장되어 있음을 식별할 수 있다. 이어서, 제어기(320)는 데이터 세트가 메모리 매체(325)에 저장되어 있음을 식별한 것에 기초하여, 2개의 전압 레벨을 포함하는 제2 변조 방식(예를 들어, NRZ 변조 방식)을 사용하여 메모리 매체(325)로 하여금 데이터 세트를 채널(345)을 통해 메모리 디바이스(315)로 전송하게 하는 제2 명령을 채널(360)을 통해 메모리 매체(325)로 전송할 수 있다. 일부 경우에, 제어기(320)는 메모리 매체(325)에 제2 명령을 전송한 것에 기초하여 데이터 세트의 논리 어드레스를 업데이트할 수 있다. 또한, 제어기(320)는 데이터 세트가 메모리 매체(325)에 저장되어 있음을 식별한 것에 기초하여 증가된 대기 시간의 지시를 채널(355)을 통해 호스트 디바이스(305)로 전송할 수 있다.
제어기(320)는 데이터 세트가 메모리 매체(325)에 저장되어 있음을 식별할 수 있다. 이어서, 제어기(320)는 데이터 세트가 메모리 매체(325)에 저장되어 있음을 식별한 것에 기초하여 순서 없이 실행되는 판독 동작을 지원하도록 구성된 트랜잭션 식별 정보를 채널(355)을 통해 호스트 디바이스(305)로 전송할 수 있다. 일부 경우에, 정보를 저장하도록 구성된 메모리 매체(325)는 고밀도로 정보를 저장하도록 구성될 수 있고, 예를 들어, 제1 비트당 에너지 등급보다 클 수 있는 제2 비트당 에너지 등급에 따라 정보를 저장하도록 구성될 수 있다.
도 4는 본 명세서에 개시된 예에 따른 메모리 시스템 및 그 동작을 지원하는 메모리 디바이스(400)의 일례를 도시한다. 메모리 디바이스(400)는 도 1 내지 도 3을 참조하여 설명된 메모리 다이(160), 메모리 다이(200), 메모리 디바이스(315)의 양태를 포함할 수 있다. 예로서, 메모리 디바이스(400)는 4개의 부분(예를 들어, 부분(405-a), 부분(405-b), 부분(405-c), 부분(405-d))을 포함할 수 있지만, 본 발명은 이들로 제한되지 않고, 예를 들어, 메모리 디바이스(400)는 임의의 수의 부분(2개의 부분, 4개의 부분, 6개의 부분, 8개의 부분, 10개의 부분 등)을 포함할 수 있다. 각각의 부분(405)은 메모리 셀(예를 들어, 도 2를 참조하여 설명된 메모리 셀(205))의 하나 이상의 어레이(410), 제1 인터페이스(440), 제2 인터페이스(445) 및 제3 인터페이스(450)를 포함할 수 있다. 메모리 디바이스(400)는 메모리 시스템의 인터페이스 제어기(예를 들어, 제어기(320))와 다양한 신호를 통신하도록 구성될 수 있는 추가 인터페이스(451)를 포함할 수 있다. 도 4에 도시된 인터페이스(예를 들어, 제1 인터페이스(440), 제2 인터페이스(445), 제3 인터페이스(450), 추가 인터페이스(451))는 도 3을 참조하여 설명된 채널(예를 들어, 채널(340), 채널(345), 채널(350), 채널(355), 채널(360))의 양태와 결합되거나 양태를 포함될 수 있다. 도 4에 도시된 구성 요소 각각은 구성 요소를 설명하는 명확성을 개선하기 위해 도 4에서 생략된 하나 이상의 내부 버스를 통해 서로 직접 또는 간접 통신할 수 있다. 도 4에 도시된 다양한 구성 요소의 위치 및 크기는 설명을 위한 것일 뿐, 본 발명을 제한하려는 것이 아니다.
어레이(410)는 제1 밀도를 갖는 메모리 셀 어레이 및 다른 유형의 메모리 디바이스의 전도성 경로보다 비교적 더 짧을 수 있는 전도성 경로 세트를 포함할 수 있다. 일부 경우에, 어레이(410)의 전도성 경로 세트는 제1 비트당 에너지 등급을 갖는 메모리 셀 어레이의 하나 이상의 액세스 동작을 위해 구성될 수 있다. 다시 말해, 어레이(410)는 많은 양의 정보를 저장하기보다는 메모리 시스템의 주 메모리(예를 들어, 메모리 매체(325))의 버퍼(예를 들어, 캐시 메모리)로서 동작하도록 구성될 수 있다. 일부 경우에, 메모리 디바이스(400)는 많은 양의 정보(예를 들어, 64 기가비트)를 저장하도록 구성된 메모리 디바이스의 것에 비해 1 내지 4 기가비트의 메모리 셀에 이르는 메모리 셀의 총 수를 포함할 수 있다. 액세스 동작 동안 데이터를 저장하는 메모리 셀과 메모리 디바이스(400)의 데이터 핀 사이에서 데이터가 이동할 수 있는 비교적 더 짧은 전도성 경로(예를 들어, 데이터 경로)는 동작과 연관된 에너지 소비를 감소시킬 수 있고 따라서 메모리 디바이스의 열적 프로파일을 감소시킬 수 있다. 전도성 경로는 메모리 셀과 연관된 액세스 라인(예를 들어, 워드 라인, 디지트 라인)을 포함할 수 있고, 저밀도의 메모리 셀에 기초한 더 짧은 액세스 라인 길이는 액세스 동작 동안 액세스 라인을 활성화 또는 비활성화하는 것과 연관된 활성화 에너지, 예를 들어, 전압 및 시간을 줄일 수 있다. 일부 경우에, 더 짧은 액세스 라인 길이는 액세스 동작과 연관된 다양한 대기 시간, 예를 들어, tRCD(행 어드레스 대 열 어드레스 지연)을 줄일 수 있다. 일부 경우에, 전도성 경로는 어레이(410)의 메모리 셀과 연관된 액세스 라인, 또는 메모리 셀과 제1 인터페이스(440) 사이에 위치된 하나 이상의 전도성 구성 요소와 연관된 액세스 라인, 또는 이들 둘 다를 포함할 수 있다.
제1 인터페이스(440)는 호스트 디바이스(예를 들어, 도 3을 참조하여 설명된 호스트 디바이스(305))와 통신하도록 구성될 수 있다. 일부 경우에, 제1 인터페이스(440)는 프런트엔드 인터페이스로 지칭될 수 있다. 일부 경우에, 제1 인터페이스(440)는 각각이 ×16 채널일 수 있는 채널 세트(예를 들어, 4개의 채널)를 포함할 수 있다. 일부 경우에, 각각의 ×16 채널은 주어진 길이의 최소 어드레스 길이(MAL), 예를 들어, 32 바이트 길이의 MAL을 유지하기 위해 2개의 의사 채널(pseudo-channel)을 포함할 수 있다. 일부 경우에, 제1 인터페이스(440)는 하나 이상의 버스트 길이(BL) 예를 들어, 16의 BL, 32의 BL, 64의 BL을 지원하도록 구성될 수 있다. 일부 경우에, 특정 BL은 동작 모드에 관계없이 주어진 프리페치 크기를 유지하기 위해 메모리 디바이스(400)(또는 메모리 디바이스(400)를 포함하는 메모리 시스템)의 동작 모드와 연관될 수 있고, 예를 들어, 고속(HS) 모드의 경우 16의 BL일 수 있고, 저속(LS) 모드의 경우 32의 BL일 수 있다.
제1 인터페이스(440)는 메모리 셀의 어레이(410)로 그리고 어레이로부터 제1 신호 세트를 통신하도록 구성될 수 있으며, 여기서 제1 신호 세트는 3개 이상의 전압 레벨을 포함하는 제1 변조 방식(예를 들어, PAM4 변조 방식)을 사용하여 변조되었을 수 있다. 일부 경우에, 메모리 디바이스(400)는 메모리 디바이스(400) 내의 부분(405)의 수에 기초하여 하나 이상의 제1 인터페이스(440)(예를 들어, 4개의 제1 인터페이스(440))를 포함할 수 있다. 일부 경우에, 제1 인터페이스(440)는 제1 신호 세트를 운반하도록 구성된 하나 이상의 채널을 포함할 수 있으며, 여기서 제1 신호 세트는 제1 변조 방식 또는 2개의 전압 레벨을 포함하는 제2 변조 방식(예를 들어, NRZ 변조 방식)을 사용하여 변조될 수 있다.
또한, 제1 신호 세트는 제1 인터페이스(440)를 통해 상이한 버스트 길이(BL) 세트를 사용하여 통신될 수 있다. 일부 경우에, 제1 신호 세트는 16 비트의 BL을 사용하여 통신될 수 있다. 다른 경우에, 제1 신호 세트는 32 비트의 BL을 사용하여 통신될 수 있다. 일부 경우에, 제1 신호 세트에 대한 BL은 제1 신호 세트가 제1 변조 방식을 사용하여 변조되는지 그리고 제2 변조 방식을 사용하여 변조되는지 여부에 기초할 수 있다. 일부 경우에, 제1 인터페이스(440)의 하나 이상의 채널은 제1 신호 세트와 연관된 데이터의 고정된 최소 어드레스 길이(예를 들어, 32 바이트 길이의 최소 어드레스 길이)를 유지하도록 구성될 수 있다.
제2 인터페이스(445)는 메모리 시스템의 주 메모리(예를 들어, 도 3을 참조하여 설명된 메모리 매체(325))와 통신하도록 구성될 수 있다. 일부 경우에, 제2 인터페이스(445)는 백엔드 인터페이스로 지칭될 수 있다. 일부 경우에, 제2 인터페이스(445)는 각각이 ×16 채널일 수 있는 채널 세트(예를 들어, 4개의 채널)를 포함할 수 있다. 일부 경우에, 채널 세트는 산업 표준 사양, 예를 들어, DDR2, DDR3, DDR4, LPDDR2, LPDDR3, LPDDR4, LPDDR5, GDDR4 또는 GDDR5 사양 이상을 지원할 수 있다.
일부 경우에, 제2 인터페이스(445)는 어레이(410)와 주 메모리(예를 들어, 메모리 매체(325)) 사이에서 전송되는 데이터를 저장하도록 구성된 하나 이상의 버퍼(446)를 포함할 수 있다. 일부 경우에, 각각의 버퍼(446)는 각각의 채널에 대해 4 킬로바이트의 메모리 셀을 포함할 수 있다. 버퍼(446)는 어레이(410)에 존재하지 않는, 액세스 동작과 연관된 데이터 세트, 예를 들어, 주 메모리(예를 들어, 메모리 매체(325))에 저장된 데이터 세트에 기초하여 순서 없이 실행될 수 있는 액세스 동작을 지원할 수 있다. 다른 경우에, 버퍼(446)는 어레이(410)로부터 축출된 데이터를 저장하도록 구성될 수 있다. 이어서, 어레이(410)로부터 축출된 데이터는 제2 인터페이스(445)를 통해 주 메모리(예를 들어, 메모리 매체(325))로 전송될 수 있다. 이러한 방식으로, 버퍼(446)는 어레이(410)와 주 메모리(예를 들어, 메모리 매체(325)) 사이의 동시 데이터 관리를 지원할 수 있다. 일부 경우에, 제2 인터페이스(445)는, 제1 밀도보다 큰 메모리 셀의 제2 밀도 및 제1 비트당 에너지 등급 이상일 수 있는 제2 비트당 에너지 등급을 갖고 정보를 저장하도록 구성된 메모리 디바이스(예를 들어, 메모리 매체(325))와 메모리 셀의 어레이(410) 사이에 제2 신호 세트를 통신하도록 구성될 수 있으며, 여기서 제2 신호 세트는 2개의 전압 레벨을 포함하는 제2 변조 방식(예를 들어, NRZ 변조 방식)을 사용하여 변조되었을 수 있다.
제3 인터페이스(450)는 메모리 시스템의 제어기와 통신하도록 구성될 수 있다. 일부 경우에, 제3 인터페이스(450)는 프런트엔드 인터페이스의 일부로 지칭될 수 있다. 일부 경우에, 제3 인터페이스(450)는 메모리 시스템의 제어기와 제어 정보(예를 들어, 명령 및 어드레스 정보)를 통신하도록 구성될 수 있으며, 제어 정보는 제1 변조 방식 또는 제2 변조 방식을 사용하여 변조된 제1 신호 세트와 연관된다. 일부 경우에, 메모리 디바이스(400)는 추가 인터페이스(451)를 사용하여 제어기와 추가 정보(예를 들어, 어레이(410), 호스트 디바이스 및 주 메모리 간의 데이터 트래픽을 제어하는 것과 관련된 정보)를 통신할 수 있다. 일부 경우에, 메모리 디바이스(400)는 호스트 디바이스와 결합된 인터페이스를 포함할 수 있고, 이 인터페이스는, 저에너지 액세스 동작, 예를 들어, 제2 비트당 에너지 등급 이하일 수 있는 제1 비트당 에너지 등급에 따른 액세스 동작을 지원하기 위해, 호스트 디바이스와 결합될 때 효율적인 동작 조건을 달성하기 위해 훈련 동작, 예를 들어, 메모리 시스템 내의 메모리 디바이스(400)의 파라미터를 미세 조정하는 동작 동안 어레이(410)와 호스트 디바이스 사이에 정보를 통신하도록 구성될 수 있다.
일부 경우에, 메모리 디바이스(400)(예를 들어, 메모리 디바이스(400) 내의 로컬 메모리 제어기)는 메모리 시스템의 제어기와 결합된 제3 인터페이스(450)를 통해 명령 및 어드레스 정보를 액세스 동작의 일부로서 호스트 디바이스로부터 수신할 수 있으며, 여기서 명령 및 어드레스 정보는 어레이(410)에 저장된 데이터 세트와 연관될 수 있다. 이어서, 메모리 디바이스(400)는 명령 및 어드레스 정보를 수신한 것에 기초하여 호스트 디바이스와 데이터 세트를 통신하기 위한 제1 동작 모드(예를 들어, 고 대역폭 동작 모드)(여기서, 제1 동작 모드는 3개 이상의 전압 레벨을 포함하는 제1 변조 방식(예를 들어, PAM4 변조 방식)을 사용하여 신호화하도록 구성될 수 있음), 및 2개의 전압 레벨을 포함하는 제2 변조 방식(예를 들어, NRZ 변조 방식)을 사용하여 신호화하도록 구성된 제2 동작 모드(예를 들어, 일반 대역폭 동작 모드)를 식별할 수 있다. 일부 경우에, 메모리 디바이스(400)는 제1 동작 모드의 동작에 기초하여 데이터 세트를 포함하는 제1 변조 방식을 사용하여 변조된 제1 신호 세트를 호스트 디바이스와 결합된 제1 인터페이스(440)를 통해 호스트 디바이스로 전송할 수 있다.
일부 경우에, 메모리 디바이스(400)(예를 들어, 메모리 디바이스(400) 내의 로컬 메모리 제어기)는 제2 변조 방식을 사용하여 변조되고 메모리 디바이스로부터의 데이터 세트를 포함하는 제2 신호 세트를 메모리 디바이스와 결합된 제2 인터페이스(445)를 통해 메모리 디바이스(예를 들어, 메모리 매체(325))로부터 수신할 수 있다. 이어서, 메모리 디바이스(400)는 메모리 디바이스로부터 데이터 세트를 수신한 것에 기초하여 버퍼(446)에 데이터 세트를 저장할 수 있다. 또한, 메모리 디바이스(400)는 어레이(410)에 데이터 세트를 저장할 수 있다. 일부 경우에, 메모리 디바이스(400)는 메모리 디바이스로부터 제2 신호 세트를 수신한 것에 기초하여 제1 신호 세트를 전송할 수 있다. 일부 경우에, 메모리 디바이스(400)는 어레이(410)에 데이터 세트를 저장한 것에 기초하여 제1 신호 세트를 전송할 수 있다. 일부 경우에, 메모리 디바이스(400)(예를 들어, 메모리 디바이스(400) 내의 로컬 메모리 제어기)는 온-다이 종단(on-die termination: ODT) 구성 요소를 활성화할 수 있으며, 여기서, 제1 신호 세트를 전송하는 것은 제1 신호 세트에 대한 임피던스를 매칭하도록 구성된 ODT 구성 요소를 활성화한 것에 기초한다.
도 5는 본 명세서에 개시된 예에 따른 시스템 메모리 및 그 동작을 지원하는 제어기(505)의 블록도(500)를 도시한다. 제어기(505)는 도 1 및 도 2를 참조하여 설명된 로컬 메모리 제어기(165) 또는 로컬 메모리 제어기(260)의 양태의 일례일 수 있다. 도 4를 참조하여 설명된 메모리 디바이스(400)는 제어기(505)를 포함할 수 있다. 제어기(505)는 제어기 인터페이스 관리자(510), 동작 모드 관리자(515), 호스트 인터페이스 관리자(520), 메모리 인터페이스 관리자(525) 및 데이터 관리자(530)를 포함할 수 있다. 이러한 모듈 각각은 (예를 들어, 하나 이상의 버스를 통해) 서로 직접 또는 간접 통신할 수 있다.
제어기 인터페이스 관리자(510)는 메모리 시스템의 제어기와 결합된 제1 인터페이스를 통해 명령 및 어드레스 정보를 액세스 동작의 일부로서 호스트 디바이스로부터 수신할 수 있으며, 여기서 명령 및 어드레스 정보는 메모리 셀 어레이에 저장된 데이터 세트와 연관된다.
동작 모드 관리자(515)는 명령 및 어드레스 정보를 수신한 것에 기초하여 호스트 디바이스와 데이터 세트를 통신하기 위한 제1 동작 모드(여기서, 제1 동작 모드는 3개 이상의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 신호화하도록 구성될 수 있음), 및 2개 이하의 전압 레벨을 포함하는 제2 변조 방식을 사용하여 신호화하도록 구성된 제2 동작 모드를 식별할 수 있다. 일부 경우에, 제1 동작 모드는 제1 데이터 전송 속도를 포함한다. 일부 경우에, 제2 동작 모드는 제1 데이터 전송 속도보다 높은 제2 데이터 전송 속도를 포함한다.
호스트 인터페이스 관리자(520)는 제1 동작 모드의 동작에 기초하여 데이터 세트를 포함하는 제1 변조 방식을 사용하여 변조된 제1 신호 세트를 호스트 디바이스와 결합된 제2 인터페이스를 통해 호스트 디바이스에 전송할 수 있다. 일부 예에서, 호스트 인터페이스 관리자(520)는 온-다이 종단(ODT) 구성 요소를 활성화할 수 있으며, 여기서 제1 신호 세트를 전송하는 것은 제1 신호 세트에 대한 임피던스를 매칭하도록 구성된 ODT 구성 요소를 활성화한 것에 기초한다.
메모리 인터페이스 관리자(525)는, 제2 변조 방식을 사용하여 변조되고 메모리 디바이스로부터의 데이터 세트를 포함하는 제2 신호 세트를 메모리 디바이스와 결합된 제3 인터페이스를 통해 메모리 디바이스로부터 수신할 수 있으며, 여기서, 제1 신호 세트를 전송하는 것은 메모리 디바이스로부터 제2 신호 세트를 수신한 것에 기초한다.
데이터 관리자(530)는 메모리 디바이스로부터 데이터 세트를 수신한 것에 기초하여 데이터 세트를 버퍼에 저장할 수 있다. 일부 예에서, 데이터 관리자(530)는 메모리 셀의 어레이에 데이터 세트를 저장할 수 있고, 여기서 제1 신호 세트를 전송하는 것은 메모리 셀 어레이에 데이터 세트를 저장한 것에 기초한다.
도 6은 본 명세서에 개시된 예에 따른 메모리 시스템 및 그 동작을 지원하는 제어기(605)의 블록도(600)를 도시한다. 제어기(605)는 도 1 및 도 3을 참조하여 설명된 디바이스 메모리 제어기(155) 또는 제어기(320)의 양태의 일례일 수 있다. 제어기(605)는 인터페이스 관리자(610), 데이터 관리자(615) 및 제어 명령 관리자(620)를 포함할 수 있다. 이러한 모듈 각각은 (예를 들어, 하나 이상의 버스를 통해) 서로 직접 또는 간접 통신할 수 있다.
인터페이스 관리자(610)는 2개 이하의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 변조된 제1 신호를 제1 채널을 통해 호스트 디바이스로부터 수신할 수 있으며, 여기서 제1 신호는 제1 비트당 에너지 등급에 따라 하나 이상의 액세스 동작을 위해 구성된 제1 메모리 디바이스, 및 제1 비트당 에너지 등급보다 큰 제2 비트당 에너지 등급에 따라 정보를 저장하도록 구성된 제2 메모리 디바이스를 포함하는 메모리 시스템에 저장된 데이터 세트에 대한 명령 및 어드레스 정보를 포함한다. 일부 예에서, 인터페이스 관리자(610)는 결정에 기초하여 데이터 세트를 포함하는 제2 신호를 제2 채널을 통해 제1 메모리 디바이스로부터 호스트 디바이스로 전송할 수 있으며, 제2 신호는 3개 이상의 전압 레벨을 포함하는 제2 변조 방식을 사용하여 변조된다.
일부 예에서, 인터페이스 관리자(610)는 제1 비트당 에너지 등급에 따라 제1 메모리 디바이스에서 메모리 셀의 하나 이상의 액세스 동작을 위해 구성된 제1 메모리 디바이스, 및 제1 비트당 에너지 등급보다 큰 제2 비트당 에너지 등급에 따라 정보를 저장하도록 구성된 제2 메모리 디바이스를 포함하는 메모리 시스템에 저장된 데이터 세트에 대한 제어 정보를 제1 채널을 통해 호스트 디바이스로부터 수신할 수 있고, 여기서 제어 정보는 판독 동작과 연관된 데이터 세트의 논리 어드레스를 포함한다. 일부 예에서, 인터페이스 관리자(610)는 데이터 세트가 제1 메모리 디바이스에 존재하지 않는다는 결정에 기초하여 증가된 대기 시간의 지시를 제1 채널을 통해 호스트 디바이스로 전송할 수 있다.
일부 예에서, 인터페이스 관리자(610)는 데이터 세트가 제1 메모리 디바이스에 존재하지 않는다는 결정에 기초하여 데이터 세트와 연관된 제1 비트당 에너지 등급에 따라 적어도 일부 액세스 동작이 순서 없이 실행됨을 나타내는 정보를 제1 채널을 통해 호스트 디바이스에 전송할 수 있다. 일부 예에서, 인터페이스 관리자(610)는 데이터 세트가 제2 메모리 디바이스에 저장되어 있음을 식별한 것에 기초하여 증가된 대기 시간의 지시를 제1 채널을 통해 호스트 디바이스에 전송할 수 있다. 일부 예에서, 인터페이스 관리자(610)는 데이터 세트가 제2 메모리 디바이스에 저장되어 있음을 식별한 것에 기초하여 순서 없이 실행되는 판독 동작을 지원하도록 구성된 트랜잭션 식별 정보를 제1 채널을 통해 호스트 디바이스로 전송할 수 있다.
데이터 관리자(615)는 명령 및 어드레스 정보를 수신한 것에 기초하여 데이터 세트가 제1 메모리 디바이스에 저장되어 있는지 여부를 결정할 수 있다. 일부 예에서, 데이터 관리자(615)는 제어 정보를 수신한 것에 기초하여 제1 메모리 디바이스 또는 제2 메모리 디바이스에서 데이터 세트의 위치를 결정할 수 있다. 일부 예에서, 데이터 관리자(615)는 데이터 세트가 제1 메모리 디바이스에 존재하지 않는다는 결정에 기초하여 데이터 세트를 포함하는 제3 신호를 제4 채널을 통해 제2 메모리 디바이스로부터 제1 메모리 디바이스로 전송할 수 있고, 여기서 제3 신호는 제1 변조 방식을 사용하여 변조된다.
일부 예에서, 데이터 관리자(615)는 데이터 세트가 제1 메모리 디바이스에 저장되어 있음을 식별할 수 있고, 여기서 제1 메모리 디바이스에서 데이터 세트의 위치를 결정하는 것은 데이터 세트가 제1 메모리 디바이스에 저장되어 있음을 식별한 것에 기초한다. 일부 예에서, 데이터 관리자(615)는 데이터 세트가 제2 메모리 디바이스에 저장되어 있음을 식별할 수 있다. 일부 예에서, 데이터 관리자(615)는 제2 명령을 제2 메모리 디바이스로 전송한 것에 기초하여 데이터 세트의 논리 어드레스를 업데이트할 수 있다. 일부 예에서, 데이터 관리자(615)는 데이터 세트가 제2 메모리 디바이스에 저장되어 있음을 식별할 수 있다. 일부 예에서, 데이터 관리자(615)는 데이터 세트가 제2 메모리 디바이스에 저장되어 있음을 식별할 수 있다. 일부 경우에, 정보를 저장하도록 구성된 제2 메모리 디바이스는 고밀도로 정보를 저장하도록 구성된다.
제어 명령 관리자(620)는 3개 이상의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 제1 메모리 디바이스로 하여금 제3 채널을 통해 데이터 세트를 호스트 디바이스로 전송하게 하는 제1 명령을 제2 채널을 통해 제1 메모리 디바이스에 전송할 수 있다. 일부 예에서, 제어 명령 관리자(620)는 데이터 세트가 제1 메모리 디바이스에 저장되어 있다는 결정에 기초하여 명령 및 어드레스 정보를 제3 채널을 통해 제1 메모리 디바이스로 전송할 수 있으며, 여기서 제2 신호를 전송하는 것은 명령 및 어드레스 정보를 제1 메모리 디바이스로 전송한 것에 기초한다.
일부 예에서, 제어 명령 관리자(620)는 데이터 세트가 제1 메모리 디바이스에 존재하지 않는다는 결정에 기초하여 명령 및 어드레스 정보를 제5 채널을 통해 제2 메모리 디바이스에 전송할 수 있으며, 여기서 제2 메모리 디바이스로부터 제1 메모리 디바이스로 제3 신호를 전송하는 것은 명령 및 어드레스 정보를 제2 메모리 디바이스로 전송한 것에 기초한다.
일부 예에서, 제어 명령 관리자(620)는 데이터 세트가 제2 메모리 디바이스에 저장되어 있음을 식별한 것에 기초하여, 제2 메모리 디바이스로 하여금 2개 이하의 전압 레벨을 포함하는 제2 변조 방식을 사용하여 제5 채널을 통해 데이터 세트를 제1 메모리 디바이스로 전송하게 하는 제2 명령을 제4 채널을 통해 제2 메모리 디바이스로 전송할 수 있다.
도 7은 본 명세서에 개시된 예에 따른 메모리 시스템 및 그 동작을 지원하는 방법 또는 방법(700)들을 예시하는 흐름도를 도시한다. 방법(700)의 동작은 본 명세서에 설명된 제어기 또는 그 구성 요소에 의해 구현될 수 있다. 예를 들어, 방법(700)의 동작은 도 6을 참조하여 설명된 제어기(605)에 의해 수행될 수 있다. 일부 예에서, 제어기는 설명된 기능을 수행하기 위해 메모리 시스템의 기능 요소를 제어하기 위해 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 제어기는 특수 목적 하드웨어를 사용하여 설명된 기능의 양태를 수행할 수 있다.
705에서, 제어기는 2개의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 변조된 제1 신호를 제1 채널을 통해 호스트 디바이스로부터 수신할 수 있고, 여기서 제1 신호는 제1 비트당 에너지 등급에 따라 하나 이상의 액세스 동작을 위해 구성된 제1 메모리 디바이스, 및 제1 비트당 에너지 등급보다 큰 제2 비트당 에너지 등급에 따라 정보를 저장하도록 구성된 제2 메모리 디바이스를 포함하는 메모리 시스템에 저장된 데이터 세트에 대한 명령 및 어드레스 정보를 포함한다. 705의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 705의 동작의 양태는 도 6을 참조하여 설명된 인터페이스 관리자에 의해 수행될 수 있다.
710에서, 제어기는 명령 및 어드레스 정보를 수신한 것에 기초하여 데이터 세트가 제1 메모리 디바이스에 저장되어 있는지 여부를 결정할 수 있다. 710의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 710의 동작의 양태는 도 6을 참조하여 설명된 데이터 관리자에 의해 수행될 수 있다.
715에서, 제어기는 결정에 기초하여 데이터 세트를 포함하는 제2 신호를 제2 채널을 통해 제1 메모리 디바이스로부터 호스트 디바이스로 전송할 수 있고, 여기서 제2 신호는 3개 이상의 전압 레벨을 포함하는 제2 변조 방식을 사용하여 변조된다. 715의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 715의 동작의 양태는 도 6을 참조하여 설명된 인터페이스 관리자에 의해 수행될 수 있다.
일부 예에서, 본 명세서에 설명된 장치는 방법(700)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 2개의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 변조된 제1 신호(여기서, 제1 신호는 제1 비트당 에너지 등급에 따라 하나 이상의 액세스 동작을 위해 구성된 제1 메모리 디바이스, 및 제1 비트당 에너지 등급보다 큰 제2 비트당 에너지 등급에 따라 정보를 저장하도록 구성된 제2 메모리 디바이스를 포함하는 메모리 시스템에 저장된 데이터 세트에 대한 명령 및 어드레스 정보를 포함함)를 제1 채널을 통해 호스트 디바이스로부터 수신하고, 명령 및 어드레스 정보를 수신한 것에 기초하여 데이터 세트가 제1 메모리 디바이스에 저장되어 있는지 여부를 결정하고, 이 결정에 기초하여 데이터 세트를 포함하는 제2 신호(여기서, 제2 신호는 3개 이상의 전압 레벨을 포함하는 제2 변조 방식을 사용하여 변조됨)를 제2 채널을 통해 제1 메모리 디바이스로부터 호스트 디바이스로 전송하기 위한 특징, 수단 또는 명령어(예를 들어, 프로세서에 의해 실행 가능한 명령어를 저장하는 비-일시적인 컴퓨터 판독 가능 매체)를 포함할 수 있다.
본 명세서에 설명된 방법(700) 및 장치의 일부 예는 데이터 세트가 제1 메모리 디바이스에 저장될 수 있다는 결정에 기초하여 명령 및 어드레스 정보를 제3 채널을 통해 제1 메모리 디바이스로 전송하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있고, 여기서 제2 신호를 전송하는 것은 제1 메모리 디바이스에 명령 및 어드레스 정보를 전송한 것에 기초할 수 있다.
본 명세서에 설명된 방법(700) 및 장치의 일부 예는 데이터 세트가 제1 메모리 디바이스에 존재하지 않을 수 있다는 결정에 기초하여 데이터 세트를 포함하는 제3 신호(여기서, 제3 신호는 제1 변조 방식을 사용하여 변조됨)를 제4 채널을 통해 제2 메모리 디바이스로부터 제1 메모리 디바이스로 전송하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에 설명된 방법(700) 및 장치의 일부 예는 데이터 세트가 제1 메모리 디바이스에 존재하지 않을 수 있다는 결정에 기초하여 명령 및 어드레스 정보를 제5 채널을 통해 제2 메모리 디바이스로 전송하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있고, 여기서 제2 메모리 디바이스로부터 제1 메모리 디바이스로 제3 신호를 전송하는 것은 제2 메모리 디바이스에 명령 및 어드레스 정보를 전송한 것에 기초할 수 있다.
본 명세서에 설명된 방법(700) 및 장치의 일부 예는 데이터 세트가 제1 메모리 디바이스에 존재하지 않을 수 있다는 결정에 기초하여 증가된 대기 시간의 지시를 제1 채널을 통해 호스트 디바이스로 전송하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에 설명된 방법(700) 및 장치의 일부 예는 데이터 세트가 제1 메모리 디바이스에 존재하지 않을 수 있다는 결정에 기초하여 데이터 세트와 연관된 제1 비트당 에너지 등급에 따른 적어도 일부 액세스 동작이 순서 없이 실행되는 것임을 나타내는 정보를 제1 채널을 통해 호스트 디바이스로 전송하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
도 8은 본 명세서에 개시된 예에 따른 메모리 시스템 및 그 동작을 지원하는 방법 또는 방법(800)들을 예시하는 흐름도를 도시한다. 방법(800)의 동작은 본 명세서에 설명된 제어기 또는 그 구성 요소에 의해 구현될 수 있다. 예를 들어, 방법(800)의 동작은 도 5를 참조하여 설명된 제어기(505)에 의해 수행될 수 있다. 일부 예에서, 제어기는 설명된 기능을 수행하기 위해 메모리 디바이스의 기능적 요소를 제어하기 위해 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 제어기는 특수 목적 하드웨어를 사용하여 설명된 기능의 양태를 수행할 수 있다.
805에서, 제어기는 메모리 시스템의 제어기와 결합된 제1 인터페이스를 통해 명령 및 어드레스 정보를 액세스 동작의 일부로서 호스트 디바이스로부터 수신할 수 있고, 여기서 명령 및 어드레스 정보는 메모리 셀 어레이에 저장된 데이터 세트와 연관된다. 805의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 805의 동작의 양태는 도 5를 참조하여 설명된 제어기 인터페이스 관리자에 의해 수행될 수 있다.
810에서, 제어기는 명령 및 어드레스 정보를 수신한 것에 기초하여 호스트 디바이스와 데이터 세트를 통신하기 위한 제1 동작 모드(여기서, 제1 동작 모드는 3개 이상의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 신호화하도록 구성됨), 및 2개의 전압 레벨을 포함하는 제2 변조 방식을 사용하여 신호화하도록 구성된 제2 동작 모드를 식별할 수 있다. 810의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 810의 동작의 양태는 도 5를 참조하여 설명된 동작 모드 관리자에 의해 수행될 수 있다.
815에서, 제어기는 제1 동작 모드의 동작에 기초하여 데이터 세트를 포함하는 제1 변조 방식을 사용하여 변조된 제1 신호 세트를 호스트 디바이스와 결합된 제2 인터페이스를 통해 호스트 디바이스로 전송할 수 있다. 815의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 815의 동작의 양태는 도 5를 참조하여 설명된 호스트 인터페이스 관리자에 의해 수행될 수 있다.
일부 예에서, 본 명세서에 설명된 장치는 방법(800)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 메모리 시스템의 제어기와 결합된 제1 인터페이스를 통해 명령 및 어드레스 정보(여기서, 명령 및 어드레스 정보는 메모리 셀의 어레이에 저장된 데이터 세트와 연관됨)를 액세스 동작의 일부로서 호스트 디바이스로부터 수신하고, 명령 및 어드레스 정보를 수신한 것에 기초하여 호스트 디바이스와 데이터 세트를 통신하기 위한 제1 동작 모드(여기서, 제1 동작 모드는 3개 이상의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 신호화하도록 구성됨), 및 2개의 전압 레벨을 포함하는 제2 변조 방식을 사용하여 신호화하도록 구성된 제2 동작 모드를 식별하고, 제1 동작 모드의 동작에 기초하여 데이터 세트를 포함하는 제1 변조 방식을 사용하여 변조된 제1 신호 세트를 호스트 디바이스와 결합된 제2 인터페이스를 통해 호스트 디바이스로 전송하기 위한 특징, 수단 또는 명령어(예를 들어, 프로세서에 의해 실행 가능한 명령어를 저장하는 비-일시적인 컴퓨터 판독 가능 매체)를 포함할 수 있다.
본 명세서에 설명된 방법(800) 및 장치의 일부 예는 제2 변조 방식을 사용하여 변조되고 메모리 디바이스로부터의 데이터 세트를 포함하는 제2 신호 세트를 메모리 디바이스와 결합된 제3 인터페이스를 통해 메모리 디바이스로부터 수신하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있고, 여기서, 제1 신호 세트를 전송하는 것은 메모리 디바이스로부터의 제2 신호 세트를 수신한 것에 기초할 수 있다.
본 명세서에 설명된 방법(800) 및 장치의 일부 예는 메모리 디바이스로부터 데이터 세트를 수신한 것에 기초하여 버퍼에 데이터 세트를 저장하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에 설명된 방법(800) 및 장치의 일부 예는 메모리 셀의 어레이에 데이터 세트를 저장하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있고, 여기서 제1 신호 세트를 전송하는 것은 메모리 셀의 어레이에 데이터 세트를 저장한 것에 기초할 수 있다.
본 명세서에 설명된 방법(800) 및 장치의 일부 예는 온-다이 종단(ODT) 구성 요소를 활성화하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있고, 여기서 제1 신호 세트를 전송하는 것은 제1 신호 세트에 대한 임피던스를 매칭하도록 구성된 ODT 구성 요소를 활성화한 것에 기초할 수 있다.
본 명세서에 설명된 방법(800) 및 장치의 일부 예에서, 제1 동작 모드는 제1 데이터 전송 속도를 포함하고, 제2 동작 모드는 제1 데이터 전송 속도보다 높은 제2 데이터 전송 속도를 포함한다.
도 9는 본 명세서에 개시된 예에 따른 메모리 시스템 및 그 동작을 지원하는 방법 또는 방법(900)들을 예시하는 흐름도를 도시한다. 방법(900)의 동작은 본 명세서에 설명된 제어기 또는 그 구성 요소에 의해 구현될 수 있다. 예를 들어, 방법(900)의 동작은 도 6을 참조하여 설명된 제어기(605)에 의해 수행될 수 있다. 일부 예에서, 제어기는 설명된 기능을 수행하기 위해 메모리 시스템의 기능 요소를 제어하기 위해 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 제어기는 특수 목적 하드웨어를 사용하여 설명된 기능의 양태를 수행할 수 있다.
905에서 제어기는 제1 비트당 에너지 등급에 따라 제1 메모리 디바이스에서 메모리 셀의 하나 이상의 액세스 동작을 위해 구성된 제1 메모리 디바이스, 및 제1 비트당 에너지 등급보다 큰 제2 비트당 에너지 등급에 따라 정보를 저장하도록 구성된 제2 메모리 디바이스를 포함하는 메모리 시스템에 저장된 데이터 세트에 대한 제어 정보를 제1 채널을 통해 호스트 디바이스로부터 수신할 수 있고, 여기서 제어 정보는 판독 동작과 연관된 데이터 세트의 논리 어드레스를 포함한다. 905의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 905의 동작의 양태는 도 6을 참조하여 설명된 인터페이스 관리자에 의해 수행될 수 있다.
910에서, 제어기는 제어 정보를 수신한 것에 기초하여 제1 메모리 디바이스 또는 제2 메모리 디바이스에서 데이터 세트의 위치를 결정할 수 있다. 910의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 910의 동작의 양태는 도 6을 참조하여 설명된 데이터 관리자에 의해 수행될 수 있다.
915에서, 제어기는 제1 메모리 디바이스로 하여금 3개 이상의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 제3 채널을 통해 데이터 세트를 호스트 디바이스로 전송하게 하는 제1 명령을 제2 채널을 통해 제1 메모리 디바이스로 전송할 수 있다. 915의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 915의 동작의 양태는 도 6을 참조하여 설명된 제어 명령 관리자에 의해 수행될 수 있다.
일부 예에서, 본 명세서에 설명된 장치는 방법(900)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 제1 비트당 에너지 등급에 따라 제1 메모리 디바이스의 메모리 셀의 하나 이상의 액세스 동작을 위해 구성된 제1 메모리 디바이스, 및 제1 비트당 에너지 등급보다 큰 제2 비트당 에너지 등급에 따라 정보를 저장하도록 구성된 제2 메모리 디바이스를 포함하는 메모리 시스템에 저장된 데이터 세트에 대한 제어 정보(여기서, 제어 정보는 판독 동작과 연관된 데이터 세트의 논리 어드레스를 포함함)를 제1 채널을 통해 호스트 디바이스로부터 수신하고, 제어 정보를 수신한 것에 기초하여 제1 메모리 디바이스 또는 제2 메모리 디바이스에서 데이터 세트의 위치를 결정하고, 제1 메모리 디바이스로 하여금 3개 이상의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 제3 채널을 통해 데이터 세트를 호스트 디바이스로 전송하게 하는 제1 명령을 제2 채널을 통해 제1 메모리 디바이스로 전송하기 위한 특징, 수단 또는 명령어(예를 들어, 프로세서에 의해 실행 가능한 명령어를 저장하는 비-일시적인 컴퓨터 판독 가능 매체)를 포함할 수 있다.
본 명세서에 설명된 방법(900) 및 장치의 일부 예는 데이터 세트가 제1 메모리 디바이스에 저장될 수 있음을 식별하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있고, 여기서 제1 메모리 디바이스에서 데이터 세트의 위치를 결정하는 것은 데이터 세트가 제1 메모리 디바이스에 저장될 수 있음을 식별한 것에 기초할 수 있다.
본 명세서에 설명된 방법(900) 및 장치의 일부 예는 데이터 세트가 제2 메모리 디바이스에 저장될 수 있음을 식별하고, 데이터 세트가 제2 메모리 디바이스에 저장될 수 있음을 식별한 것에 기초하여 제2 메모리 디바이스로 하여금 2개의 전압 레벨을 포함하는 제2 변조 방식을 사용하여 제5 채널을 통해 데이터 세트를 제1 메모리 디바이스로 전송하게 하는 제2 명령을 제4 채널을 통해 제2 메모리 디바이스로 전송하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에 설명된 방법(900) 및 장치의 일부 예는 제2 명령을 제2 메모리 디바이스로 전송한 것에 기초하여 데이터 세트의 논리 어드레스를 업데이트하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에 설명된 방법(900) 및 장치의 일부 예는 데이터 세트가 제2 메모리 디바이스에 저장될 수 있음을 식별하고, 데이터 세트가 제2 메모리 디바이스에 저장될 수 있음을 식별한 것에 기초하여 증가된 대기 시간의 지시를 제1 채널을 통해 호스트 디바이스로 전송하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에 설명된 방법(900) 및 장치의 일부 예는 데이터 세트가 제2 메모리 디바이스에 저장될 수 있음을 식별하고, 데이터 세트가 제2 메모리 디바이스에 저장될 수 있음을 식별한 것에 기초하여 순서 없이 실행되는 판독 동작을 지원하도록 구성된 트랜잭션 식별 정보를 제1 채널을 통해 호스트 디바이스로 전송하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에 설명된 방법(900) 및 장치의 일부 예에서, 정보를 저장하도록 구성된 제2 메모리 디바이스는 고밀도로 정보를 저장하도록 구성될 수 있다.
전술한 방법은 가능한 구현예를 설명하는 것일 뿐, 동작과 단계는 재배열되거나 달리 수정될 수 있고 다른 구현예도 가능하다는 것이 주목된다. 더욱이, 2개 이상의 방법의 양태는 결합될 수 있다.
본 명세서에서 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명에 걸쳐 언급될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면은 신호를 단일 신호로서 도시할 수 있으나, 이 기술 분야에 통상의 지식을 가진 자라면 신호는 신호의 버스를 나타낼 수 있고, 여기서 버스는 다양한 비트 폭을 가질 수 있다는 것을 이해할 수 있을 것이다.
본 명세서에서 사용된 "가상 접지"라는 용어는 대략 제로 볼트(0V)의 전압으로 유지되지만 접지와 직접 결합되지 않는 전기 회로의 노드를 의미한다. 따라서, 가상 접지의 전압은 일시적으로 변동하여 정상 상태에서 약 0V로 복귀할 수 있다. 가상 접지는 연산 증폭기 및 저항기로 구성된 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 다른 구현들도 가능하다. "가상 접지" 또는 "가상으로 접지된"이란 약 0V에 연결된 것을 의미한다.
"전자 통신", "전도성 접촉", "연결된", 및 "결합된"이라는 용어는 구성 요소들 간에 신호의 흐름을 지원하는 구성 요소들 사이의 관계를 지칭할 수 있다. 구성 요소들 사이의 신호의 흐름을 언제든지 지원할 수 있는 구성 요소들 사이에 임의의 전도성 경로가 존재하는 경우 구성 요소들은 서로 전자 통신하는 (또는 전도성 있게 접촉하는 상태이거나 연결되거나 결합된) 것으로 고려된다. 임의의 주어진 시간에, 서로 전자 통신하는 (또는 전도성 있게 접촉하는 상태이거나 연결되거나 결합된) 구성 요소들 사이의 전도성 경로는 연결된 구성 요소를 포함하는 디바이스의 동작에 기초하여 개방된 회로 또는 폐쇄된 회로일 수 있다. 연결된 구성 요소들 사이의 전도성 경로는 구성 요소들 사이의 직접 전도성 경로일 수 있고, 또는 연결된 구성 요소들 사이의 전도성 경로는 스위치, 트랜지스터, 또는 다른 구성 요소와 같은 중간 구성 요소를 포함할 수 있는 간접 전도성 경로일 수 있다. 일부 경우에, 연결된 구성 요소들 사이의 신호의 흐름은 예를 들어, 스위치 또는 트랜지스터와 같은 하나 이상의 중간 구성 요소를 사용하여 잠시 동안 중단될 수 있다.
"결합"이라는 용어는 전도성 경로를 통해 구성 요소들 사이에 현재 신호를 통신할 수 없는 구성 요소들 간의 개방된 회로 관계로부터, 전도성 경로를 통해 구성 요소들 사이에 신호를 통신할 수 있는 구성 요소들 간의 폐쇄된 회로 관계로 이동한 상태를 지칭한다. 제어기와 같은 구성 요소가 다른 구성 요소들을 함께 결합시킬 때, 이 구성 요소는 이전에 신호가 흐르는 것을 허용하지 않은 전도성 경로를 통해 다른 구성 요소들 사이에 신호가 흐르는 것을 허용하는 변경을 개시한다.
"분리된"이라는 용어는 구성 요소들 사이에 현재 신호가 흐를 수 없는 구성 요소들 사이의 관계를 지칭한다. 구성 요소들 사이에 개방 회로가 존재하면 구성 요소들은 서로 분리되어 있다. 예를 들어, 구성 요소들 사이에 위치된 스위치에 의해 분리된 2개의 구성 요소는 스위치가 개방될 때 서로 분리된다. 제어기가 2개의 구성 요소를 분리할 때, 제어기는 이전에 신호 흐름이 허용된 전도성 경로를 사용하여 구성 요소들 사이에 신호가 흐르는 것을 방지하는 변경을 수행한다.
본 명세서에 사용된 "층"이라는 용어는 기하학적 구조의 계층 또는 시트를 지칭한다. 각 층은 3차원(예를 들어, 높이, 폭 및 깊이)을 가질 수 있으며 표면의 적어도 일부를 덮을 수 있다. 예를 들어, 층은 2차원이 제3 차원보다 큰 3차원 구조, 예를 들어, 박막일 수 있다. 층은 다른 요소, 구성 요소 및/또는 물질을 포함할 수 있다. 일부 경우에 하나의 층이 2개 이상의 하위 층으로 구성될 수 있다. 일부 첨부된 도면에서, 3차원 층 중 2개의 차원은 예시의 목적으로 도시된다. 그러나, 이 기술 분야에 통상의 지식을 가진 자라면 층이 본질적으로 3차원이라는 것을 이해할 수 있을 것이다.
메모리 어레이를 포함하여 본 명세서에 논의된 디바이스는 실리콘, 게르마늄, 실리콘 게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘 온 글래스(SOG) 또는 실리콘 온 사파이어(SOP)와 같은 실리콘 온 절연체(SOI) 기판, 또는 다른 기판 위의 반도체 물질의 에피택셜 층일 수 있다. 기판 또는 기판의 하위 영역의 전도율은 인, 붕소, 또는 비소를 포함하지만 이들로 제한되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 스위칭 구성 요소 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타낼 수 있고, 소스, 드레인, 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자는 전도성 물질, 예를 들어, 금속을 통해 다른 전자 요소에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며, 고농도로 도핑된, 예를 들어, 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형(즉, 다수 캐리어가 전자임)이면, FET는 n형 FET로서 언급될 수 있다. 채널이 p형(즉, 다수 캐리어가 정공임)이면, FET는 p형 FET로서 언급될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑(capping)될 수 있다. 채널의 전도율은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n형 FET 또는 p형 FET에 양의 전압 또는 음의 전압을 각각 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본 명세서에 제시된 설명은 예시적인 구성을 설명하는 것일 뿐, 구현될 수 있거나 본 청구범위 내에 있는 모든 예를 나타내는 것은 아니다. 본 명세서에서 사용된 "예시적인"이라는 용어는 "일례, 사례, 또는 예시로 기능하는 것"을 의미하고, "선호하는 것" 또는 "또 다른 예에 비해 유리한 것"을 의미하는 것은 아니다. 상세한 설명은 설명된 기법에 대한 이해를 제공하기 위해 특정 상세를 포함한다. 그러나, 이 기법은 이 특정 상세 없이 실시될 수 있다. 일부 사례에서, 잘 알려진 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 회피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성 요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 게다가, 동일한 유형의 다양한 구성 요소는 참조 라벨 후에 대시 그리고 유사한 구성 요소 간을 구별하는 제2 라벨을 따르는 것에 의해 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용되면, 본 설명은 제2 참조 라벨에 관계 없이 동일한 제1 참조 라벨을 가지는 유사한 구성 요소 중 임의의 것에 적용 가능하다.
본 명세서에 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명에 걸쳐 언급될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다.
본 발명과 관련하여 본 명세서에 설명된 다양한 예시적인 블록 및 모듈은 본 명세서에 설명된 기능을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 회로, 이산 하드웨어 구성 요소, 또는 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계일 수 있다. 프로세서는 또한, 컴퓨팅 디바이스의 조합(예를 들어, DSP와 마이크로프로세서의 조합, 다수의 마이크로프로세서, DSP 코어와 결부된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.
본 명세서에 설명된 기능은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행된 소프트웨어로 구현되면, 기능은 컴퓨터 판독 가능한 매체 상에 하나 이상의 명령어 또는 코드로 저장되거나 하나 이상의 명령어 또는 코드로서 전송될 수 있다. 다른 예 및 구현은 본 발명 및 첨부된 청구범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 상기 설명된 기능은 프로세서에 의해 실행된 소프트웨어, 하드웨어, 펌웨어, 배선, 또는 이들 중 임의의 것의 조합을 사용하여 구현될 수 있다. 기능을 구현하는 특징은 또한, 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구범위를 포함하여 본 명세서에서 사용된 항목의 목록(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 어구가 앞에 있는 항목의 목록)에서 사용된 "또는"은 예를 들어, A, B, 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 목록을 나타낸다. 또한, 본 명세서에 사용된 "~에 기초하여"라는 어구는 폐쇄된 조건 세트를 언급하는 것으로서 해석되어서는 안 된다. 예를 들어, "조건(A)에 기초하여"로 설명되는 예시적인 단계는 본 발명의 범위를 벗어남이 없이 조건(A) 및 조건(B)에 모두 기초할 수 있다. 다시 말해, 본 명세서에서 사용된 "~에 기초하여"라는 어구는 "~에 적어도 부분적으로 기초하여"라는 어구와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능한 매체는 하나의 장소로부터 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 비-일시적인 컴퓨터 저장 매체를 모두 포함한다. 비-일시적인 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 비제한적으로, 비-일시적인 컴퓨터 판독 가능한 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그래밍 가능한 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 매체, 자기 디스크 저장 매체 또는 다른 자기 저장 디바이스, 또는 원하는 프로그램 코드 수단을 명령어 또는 데이터 구조의 형태로 운반하거나 저장하는 데 사용될 수 있고, 범용 또는 특수 목적 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비-일시적인 매체를 포함할 수 있다. 또한, 임의의 연결은 컴퓨터 판독 가능한 매체라고 적절하게 명명된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어(twisted pair), 디지털 가입자 회선(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 전송되는 경우에, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술이 매체의 정의에 포함된다. 본 명세서에서 사용된 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광학 디스크, 디지털 다기능 디스크(DVD), 플로피 디스크 및 블루레이 디스크를 포함하고, 여기서, 디스크(disk)는 일반적으로, 데이터를 자기적으로 재생하는 반면, 디스크(disc)는 레이저를 사용하여 데이터를 광학적으로 재생한다. 상기 언급한 것의 조합도 또한 컴퓨터 판독 가능한 매체의 범위 내에 포함된다.
본 명세서의 설명은 이 기술 분야에 통상의 지식을 가진 자가 본 발명을 제조하거나 사용하는 것을 가능하게 하기 위해 제공된다. 본 발명에 대한 다양한 수정은 이 기술 분야에 통상의 지식을 가진 자에게 용이하게 명백할 것이며, 본 명세서에서 정의된 일반적인 원리는 본 발명의 범위를 벗어남이 없이 다른 변형에 적용될 수 있다. 따라서, 본 발명은 본 명세서에서 설명된 예 및 설계로 제한되지 않고, 본 명세서에 개시된 원리 및 신규한 특징에 부합하는 가장 넓은 범위를 따른다.

Claims (35)

  1. 장치로서,
    제1 복수의 메모리 셀을 포함하는 제1 메모리 디바이스로서, 제1 비트당 에너지 등급에 따라 상기 제1 복수의 메모리 셀의 하나 이상의 액세스 동작을 위해 구성된 상기 제1 메모리 디바이스;
    상기 제1 메모리 디바이스와 결합되고 제2 복수의 메모리 셀을 포함하는 제2 메모리 디바이스로서, 상기 제1 비트당 에너지 등급보다 큰 제2 비트당 에너지 등급에 따라 상기 제2 복수의 메모리 셀을 사용하여 정보를 저장하도록 구성된 상기 제2 메모리 디바이스;
    상기 제1 메모리 디바이스와 결합되고, 3개 이상의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 변조된 제1 신호를 상기 제1 메모리 디바이스로 또는 상기 제1 메모리 디바이스로부터 통신하도록 구성된 제1 채널; 및
    2개의 전압 레벨을 포함하는 제2 변조 방식을 사용하여 변조된 제2 신호를 상기 제1 메모리 디바이스와 상기 제2 메모리 디바이스 간에 통신하도록 구성된 제2 채널을 포함하는, 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스와 결합되고, 호스트 디바이스로부터 제어 정보를 수신하도록 구성된 제어기를 더 포함하고, 상기 제어기는 상기 제어 정보에 의해 지시된 데이터가 상기 제1 메모리 디바이스에 저장되어 있는지 또는 상기 제2 메모리 디바이스에 저장되어 있는지 여부를 결정하도록 구성된, 장치.
  3. 제2항에 있어서,
    상기 제1 비트당 에너지 등급에 따라 상기 하나 이상의 액세스 동작과 연관된 상기 제어 정보를 상기 제어기와 상기 호스트 디바이스 간에 통신하도록 구성된 제3 채널을 더 포함하고, 상기 제어 정보는 상기 제2 변조 방식을 사용하여 변조된, 장치.
  4. 제3항에 있어서,
    상기 제2 변조 방식을 사용하여 변조된 신호를 통해 상기 제어기와 상기 제2 메모리 디바이스 간에 상기 제어 정보를 통신하도록 구성된 제4 채널을 더 포함하는, 장치.
  5. 제2항에 있어서, 상기 제어기는 상기 데이터가 상기 제1 메모리 디바이스에 저장되어 있는지 또는 상기 제2 메모리 디바이스에 저장되어 있는지 여부를 결정한 것에 적어도 부분적으로 기초하여 상기 제1 메모리 디바이스로 하여금 상기 데이터를 상기 호스트 디바이스로 전송하게 하는 명령을 상기 제1 변조 방식을 사용하여 상기 제1 메모리 디바이스로 전송하도록 구성된, 장치.
  6. 제1항에 있어서,
    상기 제1 복수의 메모리 셀은 동적 랜덤 액세스 메모리(DRAM) 셀을 포함하고;
    상기 제2 복수의 메모리 셀은 강유전성 랜덤 액세스 메모리(FeRAM) 셀 또는 상 변화 메모리(PCM) 셀, 또는 이들의 임의의 조합을 포함하는, 장치.
  7. 제1항에 있어서, 상기 제1 메모리 디바이스는 상기 제1 복수의 메모리 셀의 하나 이상의 액세스 동작을 위해 구성된 복수의 전도성 경로를 포함하는, 장치.
  8. 방법으로서,
    2개의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 변조된 제1 신호를 제1 채널을 통해 호스트 디바이스로부터 수신하는 단계로서, 상기 제1 신호는 제1 비트당 에너지 등급에 따른 하나 이상의 액세스 동작을 위해 구성된 제1 메모리 디바이스, 및 상기 제1 비트당 에너지 등급보다 큰 제2 비트당 에너지 등급에 따라 정보를 저장하도록 구성된 제2 메모리 디바이스를 포함하는 메모리 시스템에 저장된 데이터 세트에 대한 명령 및 어드레스 정보를 포함하는, 상기 제1 신호를 수신하는 단계;
    상기 명령 및 어드레스 정보를 수신하는 것에 적어도 부분적으로 기초하여 상기 데이터 세트가 상기 제1 메모리 디바이스에 저장되어 있는지 여부를 결정하는 단계; 및
    상기 결정에 적어도 부분적으로 기초하여 상기 데이터 세트를 포함하는 제2 신호를 상기 제1 메모리 디바이스로부터 제2 채널을 통해 상기 호스트 디바이스로 전송하는 단계로서, 상기 제2 신호는 3개 이상의 전압 레벨을 포함하는 제2 변조 방식을 사용하여 변조된, 상기 제2 신호를 전송하는 단계를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 데이터 세트가 상기 제1 메모리 디바이스에 저장되어 있다고 결정한 것에 적어도 부분적으로 기초하여 상기 명령 및 어드레스 정보를 제3 채널을 통해 상기 제1 메모리 디바이스에 전송하는 단계를 더 포함하고, 상기 제2 신호를 전송하는 것은 상기 명령 및 어드레스 정보를 상기 제1 메모리 디바이스에 전송하는 것에 적어도 부분적으로 기초하는, 방법.
  10. 제8항에 있어서,
    상기 데이터 세트가 상기 제1 메모리 디바이스에 존재하지 않는다고 결정한 것에 적어도 부분적으로 기초하여 상기 데이터 세트를 포함하는 제3 신호를 상기 제2 메모리 디바이스로부터 제4 채널을 통해 상기 제1 메모리 디바이스로 전송하는 단계를 더 포함하고, 상기 제3 신호는 상기 제1 변조 방식을 사용하여 변조된, 방법.
  11. 제10항에 있어서,
    상기 데이터 세트가 상기 제1 메모리 디바이스에 존재하지 않는다고 결정한 것에 적어도 부분적으로 기초하여 상기 명령 및 어드레스 정보를 제5 채널을 통해 상기 제2 메모리 디바이스에 전송하는 단계를 더 포함하고, 상기 제3 신호를 상기 제2 메모리 디바이스로부터 상기 제1 메모리 디바이스로 전송하는 것은 상기 명령 및 어드레스 정보를 상기 제2 메모리 디바이스로 전송하는 것에 적어도 부분적으로 기초하는, 방법.
  12. 제8항에 있어서,
    상기 데이터 세트가 상기 제1 메모리 디바이스에 존재하지 않는다고 결정한 것에 적어도 부분적으로 기초하여 증가된 대기 시간의 지시를 상기 제1 채널을 통해 상기 호스트 디바이스로 전송하는 단계를 더 포함하는, 방법.
  13. 제8항에 있어서,
    상기 데이터 세트가 상기 제1 메모리 디바이스에 존재하지 않는다고 결정한 것에 적어도 부분적으로 기초하여 상기 데이터 세트와 연관된 상기 제1 비트당 에너지 등급에 따른 적어도 일부 액세스 동작이 순서 없이 실행되고 있음을 나타내는 정보를 상기 제1 채널을 통해 상기 호스트 디바이스로 전송하는 단계를 더 포함하는, 방법.
  14. 장치로서,
    제1 밀도 및 제1 비트당 에너지 등급을 갖는 메모리 셀 어레이의 하나 이상의 액세스 동작을 위해 구성된 전도성 경로를 포함하는 상기 메모리 셀 어레이;
    제1 신호 세트를 상기 메모리 셀 어레이로 그리고 상기 메모리 셀 어레이로부터 통신하도록 구성된 제1 인터페이스로서, 상기 제1 신호 세트는 3개 이상의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 변조된, 제1 인터페이스; 및
    상기 제1 밀도보다 큰 제2 메모리 셀 밀도 및 상기 제1 비트당 에너지 등급 이상의 제2 비트당 에너지 등급을 갖고 정보를 저장하도록 구성된 메모리 디바이스와 상기 메모리 셀 어레이 간에 제2 신호 세트를 통신하도록 구성된 제2 인터페이스로서, 상기 제2 신호 세트는 2개의 전압 레벨을 포함하는 제2 변조 방식을 사용하여 변조된, 상기 제2 인터페이스를 포함하는, 장치.
  15. 제14항에 있어서, 상기 제1 인터페이스는 상기 제1 신호 세트를 운반하도록 구성된 하나 이상의 채널을 포함하고, 상기 제1 신호 세트는 상기 제1 변조 방식 또는 상기 제2 변조 방식을 사용하여 변조될 수 있는, 장치.
  16. 제15항에 있어서, 상기 제1 신호 세트는 상기 제1 신호 세트가 상기 제1 변조 방식을 사용하여 변조되는지 그리고 상기 제2 변조 방식을 사용하여 변조되는지 여부에 적어도 부분적으로 기초하여 복수의 상이한 버스트 길이를 사용하여 통신되는, 장치.
  17. 제15항에 있어서, 상기 하나 이상의 채널은 상기 제1 신호 세트와 연관된 데이터의 고정된 최소 어드레스 길이를 유지하도록 구성된, 장치.
  18. 제14항에 있어서, 상기 제2 인터페이스는 상기 메모리 셀의 어레이와 상기 메모리 디바이스 간에 전송되는 데이터를 저장하도록 구성된 하나 이상의 버퍼를 포함하는, 장치.
  19. 제18항에 있어서, 상기 하나 이상의 버퍼는 상기 메모리 셀의 어레이로부터 축출된 데이터를 저장하도록 구성된, 장치.
  20. 제14항에 있어서,
    메모리 시스템의 제어기와 제어 정보를 통신하도록 구성된 제3 인터페이스를 더 포함하고, 상기 제어 정보는 상기 제1 변조 방식 또는 상기 제2 변조 방식을 사용하여 변조된 상기 제1 신호 세트와 연관된, 장치.
  21. 제20항에 있어서,
    호스트 디바이스와 결합되고, 훈련 동작 동안 상기 메모리 셀의 어레이와 상기 호스트 디바이스 간에 정보를 통신하도록 구성된 제4 인터페이스를 더 포함하는, 장치.
  22. 제14항에 있어서, 상기 전도성 경로는 상기 메모리 셀 어레이의 메모리 셀과 연관된 액세스 라인, 또는 상기 메모리 셀과 상기 제1 인터페이스 사이에 위치된 하나 이상의 전도성 구성 요소와 연관된 액세스 라인, 또는 이 둘 다를 포함하는, 장치.
  23. 방법으로서,
    메모리 시스템의 제어기와 결합된 제1 인터페이스를 통해 명령 및 어드레스 정보를 액세스 동작의 일부로서 호스트 디바이스로부터 수신하는 단계로서, 상기 명령 및 어드레스 정보는 메모리 셀 어레이에 저장된 데이터 세트와 연관된, 상기 명령 및 어드레스 정보를 수신하는 단계;
    상기 명령 및 어드레스 정보를 수신한 것에 적어도 부분적으로 기초하여 상기 호스트 디바이스와 상기 데이터 세트를 통신하기 위한 제1 동작 모드로서, 상기 제1 동작 모드는 3개 이상의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 신호화하도록 구성된, 상기 제1 동작 모드, 및 2개의 전압 레벨을 포함하는 제2 변조 방식을 사용하여 신호화하도록 구성된 제2 동작 모드를 식별하는 단계; 및
    제1 신호 세트를 상기 호스트 디바이스와 결합된 제2 인터페이스를 통해 상기 호스트 디바이스로 전송하는 단계로서, 상기 제1 신호 세트는 상기 제1 동작 모드에서 동작하는 것에 적어도 부분적으로 기초하여 상기 데이터 세트를 포함하는 상기 제1 변조 방식을 사용하여 변조된, 상기 제1 신호 세트를 전송하는 단계를 포함하는, 방법.
  24. 제23항에 있어서,
    상기 메모리 디바이스와 결합된 제3 인터페이스를 통해 메모리 디바이스로부터, 상기 제2 변조 방식을 사용하여 변조되고 상기 메모리 디바이스로부터의 상기 데이터 세트를 포함하는 제2 신호 세트를 수신하는 단계를 더 포함하고, 상기 제1 신호 세트를 전송하는 것은 상기 메모리 디바이스로부터 상기 제2 신호 세트를 수신하는 것에 적어도 부분적으로 기초하는, 방법.
  25. 제24항에 있어서,
    상기 메모리 디바이스로부터 상기 데이터 세트를 수신하는 것에 적어도 부분적으로 기초하여 버퍼에 상기 데이터 세트를 저장하는 단계를 더 포함하는, 방법.
  26. 제25항에 있어서,
    상기 데이터 세트를 상기 메모리 셀 어레이에 저장하는 단계를 더 포함하고, 상기 제1 신호 세트를 전송하는 것은 상기 데이터 세트를 상기 메모리 셀 어레이에 저장하는 것에 적어도 부분적으로 기초하는, 방법.
  27. 제23항에 있어서,
    온-다이 종단(on-die termination: ODT) 구성 요소를 활성화하는 단계를 더 포함하고, 상기 제1 신호 세트를 전송하는 것은 상기 제1 신호 세트에 대한 임피던스를 매칭하도록 구성된 상기 ODT 구성 요소를 활성화하는 것에 적어도 부분적으로 기초하는, 방법.
  28. 제23항에 있어서,
    상기 제1 동작 모드는 제1 데이터 전송 속도를 포함하고;
    상기 제2 동작 모드는 상기 제1 데이터 전송 속도보다 높은 제2 데이터 전송 속도를 포함하는, 방법.
  29. 방법으로서,
    제1 비트당 에너지 등급에 따라 상기 제1 메모리 디바이스의 메모리 셀의 하나 이상의 액세스 동작을 위해 구성된 제1 메모리 디바이스, 및 상기 제1 비트당 에너지 등급보다 큰 제2 비트당 에너지 등급에 따라 정보를 저장하도록 구성된 제2 메모리 디바이스를 포함하는 메모리 시스템에 저장된 데이터 세트에 대한 제어 정보를 제1 채널을 통해 호스트 디바이스로부터 수신하는 단계로서, 상기 제어 정보는 판독 동작과 연관된 상기 데이터 세트의 논리 어드레스를 포함하는, 상기 제어 정보를 수신하는 단계;
    상기 제어 정보를 수신하는 것에 적어도 부분적으로 기초하여 상기 제1 메모리 디바이스 또는 상기 제2 메모리 디바이스에서 상기 데이터 세트의 위치를 결정하는 단계; 및
    상기 제1 메모리 디바이스로 하여금 3개 이상의 전압 레벨을 포함하는 제1 변조 방식을 사용하여 제3 채널을 통해 상기 데이터 세트를 상기 호스트 디바이스로 전송하게 하는 제1 명령을 제2 채널을 통해 상기 제1 메모리 디바이스로 전송하는 단계를 포함하는, 방법.
  30. 제29항에 있어서,
    상기 데이터 세트가 상기 제1 메모리 디바이스에 저장되어 있음을 식별하는 단계를 더 포함하고, 상기 제1 메모리 디바이스에서 상기 데이터 세트의 위치를 결정하는 것은 상기 데이터 세트가 상기 제1 메모리 디바이스에 저장되어 있음을 식별하는 것에 적어도 부분적으로 기초하는, 방법.
  31. 제29항에 있어서,
    상기 데이터 세트가 상기 제2 메모리 디바이스에 저장되어 있음을 식별하는 단계; 및
    상기 데이터 세트가 상기 제2 메모리 디바이스에 저장되어 있음을 식별한 것에 적어도 부분적으로 기초하여 상기 제2 메모리 디바이스로 하여금 2개의 전압 레벨을 포함하는 제2 변조 방식을 사용하여 제5 채널을 통해 상기 데이터 세트를 상기 제1 메모리 디바이스에 전송하게 하는 제2 명령을 제4 채널을 통해 상기 제2 메모리 디바이스에 전송하는 단계를 더 포함하는, 방법.
  32. 제31항에 있어서,
    상기 제2 명령을 상기 제2 메모리 디바이스로 전송하는 것에 적어도 부분적으로 기초하여 상기 데이터 세트의 논리 어드레스를 업데이트하는 단계를 더 포함하는, 방법.
  33. 제29항에 있어서,
    상기 데이터 세트가 상기 제2 메모리 디바이스에 저장되어 있음을 식별하는 단계; 및
    상기 데이터 세트가 상기 제2 메모리 디바이스에 저장되어 있음을 식별한 것에 적어도 부분적으로 기초하여 증가된 대기 시간의 지시를 상기 제1 채널을 통해 상기 호스트 디바이스로 전송하는 단계를 더 포함하는, 방법.
  34. 제29항에 있어서,
    상기 데이터 세트가 상기 제2 메모리 디바이스에 저장되어 있음을 식별하는 단계; 및
    상기 데이터 세트가 상기 제2 메모리 디바이스에 저장되어 있음을 식별하는 것에 적어도 부분적으로 기초하여 순서 없이 실행되는 상기 판독 동작을 지원하도록 구성된 트랜잭션 식별 정보를 상기 제1 채널을 통해 상기 호스트 디바이스로 전송하는 단계를 더 포함하는, 방법.
  35. 제29항에 있어서, 상기 정보를 저장하도록 구성된 상기 제2 메모리 디바이스는 고밀도로 상기 정보를 저장하도록 구성된, 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11474743B2 (en) 2020-08-13 2022-10-18 Micron Technology, Inc. Data modification
US20230025601A1 (en) * 2021-07-23 2023-01-26 Micron Technology, Inc. Initializing memory systems

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7124221B1 (en) * 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6502161B1 (en) * 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
US7010642B2 (en) * 2000-01-05 2006-03-07 Rambus Inc. System featuring a controller device and a memory module that includes an integrated circuit buffer device and a plurality of integrated circuit memory devices
US7200170B1 (en) 2002-07-12 2007-04-03 Pmc-Sierra, Inc. High speed I-O loopback testing with low speed DC test capability
US6705877B1 (en) * 2003-01-17 2004-03-16 High Connection Density, Inc. Stackable memory module with variable bandwidth
US7831882B2 (en) * 2005-06-03 2010-11-09 Rambus Inc. Memory system with error detection and retry modes of operation
US7616133B2 (en) 2008-01-16 2009-11-10 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
KR101900423B1 (ko) * 2011-09-19 2018-09-21 삼성전자주식회사 반도체 메모리 장치
US9171607B2 (en) * 2013-03-15 2015-10-27 Nvidia Corporation Ground-referenced single-ended system-on-package
US9324454B2 (en) 2013-12-30 2016-04-26 Qualcomm Incorporated Data pattern generation for I/O testing of multilevel interfaces
US9502110B1 (en) * 2015-12-09 2016-11-22 Stmicroelectronics (Rousset) Sas Modular cell for a memory array, the modular cell including a memory circuit and a read circuit
US10365833B2 (en) * 2016-01-22 2019-07-30 Micron Technology, Inc. Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures
US9911469B1 (en) * 2016-11-10 2018-03-06 Micron Technology, Inc. Apparatuses and methods for power efficient driver circuits
US10164817B2 (en) * 2017-03-21 2018-12-25 Micron Technology, Inc. Methods and apparatuses for signal translation in a buffered memory
US11527510B2 (en) * 2017-06-16 2022-12-13 Micron Technology, Inc. Finer grain dynamic random access memory
US10936221B2 (en) * 2017-10-24 2021-03-02 Micron Technology, Inc. Reconfigurable memory architectures
US10998011B2 (en) * 2018-08-21 2021-05-04 Micron Technology, Inc. Drive strength calibration for multi-level signaling
US10642512B2 (en) * 2018-09-04 2020-05-05 Micron Technology, Inc. Low-speed memory operation
EP3853850A4 (en) * 2018-09-20 2022-06-22 Micron Technology, Inc. ROUTING TECHNIQUES FOR STACKED STORAGE
US11449249B2 (en) * 2018-11-26 2022-09-20 Micron Technology, Inc. Configuring command/address channel for memory
US11017834B2 (en) * 2018-11-30 2021-05-25 Micron Technology, Inc. Refresh command management

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