JP2002311099A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JP2002311099A JP2002311099A JP2001116600A JP2001116600A JP2002311099A JP 2002311099 A JP2002311099 A JP 2002311099A JP 2001116600 A JP2001116600 A JP 2001116600A JP 2001116600 A JP2001116600 A JP 2001116600A JP 2002311099 A JP2002311099 A JP 2002311099A
- Authority
- JP
- Japan
- Prior art keywords
- output
- data
- bits
- bit data
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 試験用の入出力ピンの本数を削減し、かつ制
御レジスタの内容をチェックできるメモリ制御回路を提
供する。 【解決手段】 入力ピン２０から与えられた８ビットの
試験データは、拡張部２１で３２ビットに拡張され、セ
レクタ２２を介してコア部１０の入力端子ＣＩに与えら
れる。一方、コア部１０の出力端子ＣＯから出力される
３２ビットのデータは、ＣＰＵ１に与えられると共に、
縮退部２８で８ビットに圧縮されてセレクタ３１に与え
られる。また、出力端子ＣＯから出力される３２ビット
のデータの内、下位８ビットがセレクタ３１に与えられ
る。コア部１０の機能を試験する場合、切替信号ＴＳＴ
によって縮退部３１側を選択する。また、コア部１０内
の制御レジスタ１１の内容をチェックする場合は、切替
信号ＴＳＴによって３２ビットのデータの下位８ビット
を選択する。
御レジスタの内容をチェックできるメモリ制御回路を提
供する。 【解決手段】 入力ピン２０から与えられた８ビットの
試験データは、拡張部２１で３２ビットに拡張され、セ
レクタ２２を介してコア部１０の入力端子ＣＩに与えら
れる。一方、コア部１０の出力端子ＣＯから出力される
３２ビットのデータは、ＣＰＵ１に与えられると共に、
縮退部２８で８ビットに圧縮されてセレクタ３１に与え
られる。また、出力端子ＣＯから出力される３２ビット
のデータの内、下位８ビットがセレクタ３１に与えられ
る。コア部１０の機能を試験する場合、切替信号ＴＳＴ
によって縮退部３１側を選択する。また、コア部１０内
の制御レジスタ１１の内容をチェックする場合は、切替
信号ＴＳＴによって３２ビットのデータの下位８ビット
を選択する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミック・ラ
ンダムアクセス・メモリ（以下、「ＤＲＡＭ」という）
等のメモリに対して、読み書き等のアクセスを制御する
メモリ制御回路に関するものである。
ンダムアクセス・メモリ（以下、「ＤＲＡＭ」という）
等のメモリに対して、読み書き等のアクセスを制御する
メモリ制御回路に関するものである。
【０００２】
【従来の技術】図２（ａ）〜（ｃ）は、従来のメモリ制
御回路の一例を示す概略の構成図である。この図では、
説明を簡素化して発明のポイントを明確にするために、
アドレス信号や制御信号の記載を割愛している。このメ
モリ制御回路は、図２（ａ）に全体構成を示すように、
中央処理装置（以下、「ＣＰＵ」という）１とＤＲＡＭ
２の間に設けられ、このＤＲＡＭ２のリフレッシュ制
御、プリチャージ制御、バーストモードでのアクセス制
御等を、ＣＰＵ１に代わって行うためのコア部１０を有
している。
御回路の一例を示す概略の構成図である。この図では、
説明を簡素化して発明のポイントを明確にするために、
アドレス信号や制御信号の記載を割愛している。このメ
モリ制御回路は、図２（ａ）に全体構成を示すように、
中央処理装置（以下、「ＣＰＵ」という）１とＤＲＡＭ
２の間に設けられ、このＤＲＡＭ２のリフレッシュ制
御、プリチャージ制御、バーストモードでのアクセス制
御等を、ＣＰＵ１に代わって行うためのコア部１０を有
している。
【０００３】更に、このメモリ制御回路には、コア部１
０の機能試験を行うために、ＣＰＵ１とコア部１０、及
びコア部１０とＤＲＡＭ２の間に、それぞれ次のような
試験用の回路が設けられている。即ち、このメモリ制御
回路は、８ビットの試験データを並列に入力するための
入力ピン２０を有しており、この入力ピン２０が拡張部
２１に接続されている。拡張部２１は、図２（ｂ）に示
すように、８ビットのデータＸ０〜Ｘ７を、４倍の３２
ビットのデータｄ０〜ｄ３１に拡張するものである。拡
張部２１では、例えば、データＸ０は、４個のデータｄ
０，ｄ８，ｄ１６，ｄ２４に拡張されて出力されるよう
に、各データＸｉ（但し、ｉ＝０〜７）がデータｄｉ，
ｄｉ＋８，ｄｉ＋１６，ｄｉ＋２４として出力されるよ
うに接続されている。
０の機能試験を行うために、ＣＰＵ１とコア部１０、及
びコア部１０とＤＲＡＭ２の間に、それぞれ次のような
試験用の回路が設けられている。即ち、このメモリ制御
回路は、８ビットの試験データを並列に入力するための
入力ピン２０を有しており、この入力ピン２０が拡張部
２１に接続されている。拡張部２１は、図２（ｂ）に示
すように、８ビットのデータＸ０〜Ｘ７を、４倍の３２
ビットのデータｄ０〜ｄ３１に拡張するものである。拡
張部２１では、例えば、データＸ０は、４個のデータｄ
０，ｄ８，ｄ１６，ｄ２４に拡張されて出力されるよう
に、各データＸｉ（但し、ｉ＝０〜７）がデータｄｉ，
ｄｉ＋８，ｄｉ＋１６，ｄｉ＋２４として出力されるよ
うに接続されている。
【０００４】拡張部２１の出力側は、セレクタ（ＳＥ
Ｌ）２２の第１の入力側に接続され、このセレクタ２２
の第２の入力側には、ＣＰＵ１の出力端子ＤＯから、３
２ビットの出力データＣＤＯが与えられるようになって
いる。セレクタ２２は、モード信号ＭＯＤが試験モード
の時に第１の入力側が選択され、通常モードの時に第２
の入力側が選択されるようになっている。セレクタ２２
の出力側は、コア部１０のＣＰＵ側の入力端子ＣＩに接
続されている。
Ｌ）２２の第１の入力側に接続され、このセレクタ２２
の第２の入力側には、ＣＰＵ１の出力端子ＤＯから、３
２ビットの出力データＣＤＯが与えられるようになって
いる。セレクタ２２は、モード信号ＭＯＤが試験モード
の時に第１の入力側が選択され、通常モードの時に第２
の入力側が選択されるようになっている。セレクタ２２
の出力側は、コア部１０のＣＰＵ側の入力端子ＣＩに接
続されている。
【０００５】コア部１０のメモリ側の出力端子ＭＯは、
ＤＲＡＭ２の入力端子ＤＩに接続されると共に、縮退部
２３の入力側に接続されている。縮退部２３は、図２
（ｃ）に示すように、拡張部２１とは逆に、３２ビット
のデータｄ０〜ｄ３１を、８ビットのデータＹ０〜Ｙ７
に圧縮するものである。縮退部２３では、４ビットのデ
ータｄｉ，ｄｉ＋８，ｄｉ＋１６，ｄｉ＋２４（但し、
ｉ＝０〜７）が、４入力の否定的排他的論理和ゲート
（以下、「ＥＮＯＲ」という）によって、１ビットのデ
ータＹｉに圧縮されるように接続されている。縮退部２
３の出力側は、圧縮された８ビットの試験データを並列
に出力するための出力ピン２４に接続されている。
ＤＲＡＭ２の入力端子ＤＩに接続されると共に、縮退部
２３の入力側に接続されている。縮退部２３は、図２
（ｃ）に示すように、拡張部２１とは逆に、３２ビット
のデータｄ０〜ｄ３１を、８ビットのデータＹ０〜Ｙ７
に圧縮するものである。縮退部２３では、４ビットのデ
ータｄｉ，ｄｉ＋８，ｄｉ＋１６，ｄｉ＋２４（但し、
ｉ＝０〜７）が、４入力の否定的排他的論理和ゲート
（以下、「ＥＮＯＲ」という）によって、１ビットのデ
ータＹｉに圧縮されるように接続されている。縮退部２
３の出力側は、圧縮された８ビットの試験データを並列
に出力するための出力ピン２４に接続されている。
【０００６】更に、このメモリ制御回路は、８ビットの
試験データを並列に入力するための入力ピン２５と、こ
れに接続された拡張部２６を有している。拡張部２６
は、拡張部２１と同様に、８ビットのデータを３２ビッ
トのデータに拡張するものである。拡張部２６の出力側
は、セレクタ２７の第１の入力側に接続され、このセレ
クタ２７の第２の入力側には、ＤＲＡＭ２の出力端子Ｄ
Ｏから３２ビットの出力データＭＤＯが与えられるよう
になっている。セレクタ２７は、セレクタ２２と同様
に、モード信号ＭＯＤが試験モードの時に第１の入力側
を選択し、通常モードの時に第２の入力側を選択するも
のである。セレクタ２７の出力側は、コア部１０のメモ
リ側の入力端子ＭＩに接続されている。
試験データを並列に入力するための入力ピン２５と、こ
れに接続された拡張部２６を有している。拡張部２６
は、拡張部２１と同様に、８ビットのデータを３２ビッ
トのデータに拡張するものである。拡張部２６の出力側
は、セレクタ２７の第１の入力側に接続され、このセレ
クタ２７の第２の入力側には、ＤＲＡＭ２の出力端子Ｄ
Ｏから３２ビットの出力データＭＤＯが与えられるよう
になっている。セレクタ２７は、セレクタ２２と同様
に、モード信号ＭＯＤが試験モードの時に第１の入力側
を選択し、通常モードの時に第２の入力側を選択するも
のである。セレクタ２７の出力側は、コア部１０のメモ
リ側の入力端子ＭＩに接続されている。
【０００７】コア部１０のＣＰＵ側の出力端子ＣＯは、
ＣＰＵ１の入力端子ＤＩに接続されると共に、縮退部２
８の入力側に接続されている。縮退部２８の出力側は、
８ビットの試験データを並列に出力するための出力ピン
２９に接続されている。このようなメモリ制御回路で
は、まず、コア部１０の機能試験を行うために、モード
信号ＭＯＤを試験モードに設定する。これにより、セレ
クタ２２，２７が、それぞれ第１の入力側に切り替えら
れる。
ＣＰＵ１の入力端子ＤＩに接続されると共に、縮退部２
８の入力側に接続されている。縮退部２８の出力側は、
８ビットの試験データを並列に出力するための出力ピン
２９に接続されている。このようなメモリ制御回路で
は、まず、コア部１０の機能試験を行うために、モード
信号ＭＯＤを試験モードに設定する。これにより、セレ
クタ２２，２７が、それぞれ第１の入力側に切り替えら
れる。
【０００８】更に、入力ピン２０，２５から、ぞれぞれ
８ビットの試験データを並列に入力する。試験データ
は、拡張部２１，２６で、それぞれ３２ビットに拡張さ
れてコア部１０の入力端子ＣＩ，ＭＩに与えられ、これ
に応じてコア部１０の出力端子ＭＯ，ＣＯから、それぞ
れ３２ビットのデータが出力される。コア部１０の出力
端子ＭＯ，ＣＯから出力されたデータは、それぞれ縮退
部２３，２８で８ビットのデータに圧縮され、それぞれ
出力ピン２４，２９から出力される。
８ビットの試験データを並列に入力する。試験データ
は、拡張部２１，２６で、それぞれ３２ビットに拡張さ
れてコア部１０の入力端子ＣＩ，ＭＩに与えられ、これ
に応じてコア部１０の出力端子ＭＯ，ＣＯから、それぞ
れ３２ビットのデータが出力される。コア部１０の出力
端子ＭＯ，ＣＯから出力されたデータは、それぞれ縮退
部２３，２８で８ビットのデータに圧縮され、それぞれ
出力ピン２４，２９から出力される。
【０００９】入力ピン２０，２５に与える試験データを
順次変更し、その都度出力ピン２４，２９から出力され
るデータをチェックすることにより、コア部１０が所定
の機能を有しているか否かを判定する。コア部１０の機
能試験によって機能が正常であることが確認がされた
後、モード信号ＭＯＤを通常モードに設定する。これに
より、セレクタ２２，２７が、それぞれ第２の入力側に
切り替えられ、ＣＰＵ１とＤＲＡＭ２がコア部１０を介
して接続される。以上のように、このメモリ制御回路で
は、試験用の入力ピン２０，２５と出力ピン２４，２９
の本数を、実際のデータ幅よりも格段に削減することが
可能になり、ＩＣパッケージの小型化が可能になる。
順次変更し、その都度出力ピン２４，２９から出力され
るデータをチェックすることにより、コア部１０が所定
の機能を有しているか否かを判定する。コア部１０の機
能試験によって機能が正常であることが確認がされた
後、モード信号ＭＯＤを通常モードに設定する。これに
より、セレクタ２２，２７が、それぞれ第２の入力側に
切り替えられ、ＣＰＵ１とＤＲＡＭ２がコア部１０を介
して接続される。以上のように、このメモリ制御回路で
は、試験用の入力ピン２０，２５と出力ピン２４，２９
の本数を、実際のデータ幅よりも格段に削減することが
可能になり、ＩＣパッケージの小型化が可能になる。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
メモリ制御回路では、次のような課題があった。コア部
１０は、制御対象のＤＲＡＭ２の容量や、アクセス時の
ビット幅等の情報をセットするために、８ビット程度の
制御レジスタ（ＲＥＧ）１１を有している。この制御レ
ジスタ１１は、コア部１０の入力端子ＣＩの３２ビット
のデータの内の下位８ビットに接続されて情報が書き込
まれるようになっている。また、この制御レジスタ１１
の内容は、コア部１０の出力端子ＣＯの３２ビットのデ
ータの内の下位８ビットに出力されるようになってい
る。
メモリ制御回路では、次のような課題があった。コア部
１０は、制御対象のＤＲＡＭ２の容量や、アクセス時の
ビット幅等の情報をセットするために、８ビット程度の
制御レジスタ（ＲＥＧ）１１を有している。この制御レ
ジスタ１１は、コア部１０の入力端子ＣＩの３２ビット
のデータの内の下位８ビットに接続されて情報が書き込
まれるようになっている。また、この制御レジスタ１１
の内容は、コア部１０の出力端子ＣＯの３２ビットのデ
ータの内の下位８ビットに出力されるようになってい
る。
【００１１】試験モードにおいて、制御レジスタ１１に
セットすべき８ビットの情報を入力ピン２０に与えれ
ば、図２（ｂ）に示すように、拡張部２１によってその
８ビットの情報が３２ビットのデータの内の下位のデー
タｄ０〜ｄ７に配置されてコア部１０の入力端子ＣＩに
与えられる。これにより、制御レジスタ１１に所定の情
報を書き込むことができる。
セットすべき８ビットの情報を入力ピン２０に与えれ
ば、図２（ｂ）に示すように、拡張部２１によってその
８ビットの情報が３２ビットのデータの内の下位のデー
タｄ０〜ｄ７に配置されてコア部１０の入力端子ＣＩに
与えられる。これにより、制御レジスタ１１に所定の情
報を書き込むことができる。
【００１２】一方、試験モードで制御レジスタ１１の内
容を読み出す場合、コア部１０の出力端子ＣＯの３２ビ
ットのデータの内の下位８ビットに、読み出された制御
レジスタ１１の内容が出力される。出力端子ＣＯから出
力された３２ビットのデータは、縮退部２８によって８
ビットのデータに圧縮されるが、図２（ｃ）に示すよう
に、例えば最下位ビットのデータｄ０は他のデータｄ
８，ｄ１６，ｄ２４との排他的論理和が取られて出力ピ
ン２９に出力される。このため、出力ピン２９から制御
レジスタ１１の内容を読み出すことができないという課
題があった。本発明は、前記従来技術が持っていた課題
を解決し、試験用の入出力ピンの本数を削減しても、制
御レジスタの内容をチェックすることができるメモリ制
御回路を提供するものである。
容を読み出す場合、コア部１０の出力端子ＣＯの３２ビ
ットのデータの内の下位８ビットに、読み出された制御
レジスタ１１の内容が出力される。出力端子ＣＯから出
力された３２ビットのデータは、縮退部２８によって８
ビットのデータに圧縮されるが、図２（ｃ）に示すよう
に、例えば最下位ビットのデータｄ０は他のデータｄ
８，ｄ１６，ｄ２４との排他的論理和が取られて出力ピ
ン２９に出力される。このため、出力ピン２９から制御
レジスタ１１の内容を読み出すことができないという課
題があった。本発明は、前記従来技術が持っていた課題
を解決し、試験用の入出力ピンの本数を削減しても、制
御レジスタの内容をチェックすることができるメモリ制
御回路を提供するものである。
【００１３】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、ＣＰＵ側から与えられるアドレス信号及
び制御信号に基づいて、制御対象のメモリに対してデー
タの書き込み及び読み出しの制御を行うメモリ制御回路
において、前記メモリの制御に必要な情報を設定するた
めにｍビット以下の記憶容量を有する制御レジスタと、
ｍビットの試験用のデータが並列に与えられる入力ピン
と、前記入力ピンに与えられたデータをｎビットに拡張
する拡張部と、前記拡張部または前記ＣＰＵから与えら
れたｎビットのデータを、試験モードと通常モードを切
り替えるモード信号に基づいて選択して入力する第１の
選択部を有している。
に、本発明は、ＣＰＵ側から与えられるアドレス信号及
び制御信号に基づいて、制御対象のメモリに対してデー
タの書き込み及び読み出しの制御を行うメモリ制御回路
において、前記メモリの制御に必要な情報を設定するた
めにｍビット以下の記憶容量を有する制御レジスタと、
ｍビットの試験用のデータが並列に与えられる入力ピン
と、前記入力ピンに与えられたデータをｎビットに拡張
する拡張部と、前記拡張部または前記ＣＰＵから与えら
れたｎビットのデータを、試験モードと通常モードを切
り替えるモード信号に基づいて選択して入力する第１の
選択部を有している。
【００１４】更にこのメモリ制御装置は、前記ＣＰＵへ
並列に出力するｎビットのデータをｍビットに圧縮する
縮退部と、前記縮退部で圧縮されたｍビットのデータま
たは前記ＣＰＵへ並列に出力するｎビットのデータの内
の下位のｍビットのデータを、切替信号に基づいて選択
する第２の選択部と、前記第２の選択部で選択されたｍ
ビットのデータを並列に出力する出力ピンを備えてい
る。本発明によれば、以上のようにメモリ制御回路を構
成したので、次のような作用が行われる。
並列に出力するｎビットのデータをｍビットに圧縮する
縮退部と、前記縮退部で圧縮されたｍビットのデータま
たは前記ＣＰＵへ並列に出力するｎビットのデータの内
の下位のｍビットのデータを、切替信号に基づいて選択
する第２の選択部と、前記第２の選択部で選択されたｍ
ビットのデータを並列に出力する出力ピンを備えてい
る。本発明によれば、以上のようにメモリ制御回路を構
成したので、次のような作用が行われる。
【００１５】モード信号によって試験モードに切り替え
られると、ｍビット（例えば、８ビット）の入力ピンに
並列に与えられた試験用のデータは、拡張部でｎビット
（例えば、３２ビット）に拡張され、第１の選択部で選
択されて入力される。また、モード信号によって通常モ
ードに切り替えられると、ＣＰＵから与えられたｎビッ
トのデータが第１の選択部で選択されて入力される。
られると、ｍビット（例えば、８ビット）の入力ピンに
並列に与えられた試験用のデータは、拡張部でｎビット
（例えば、３２ビット）に拡張され、第１の選択部で選
択されて入力される。また、モード信号によって通常モ
ードに切り替えられると、ＣＰＵから与えられたｎビッ
トのデータが第１の選択部で選択されて入力される。
【００１６】一方、ＣＰＵへ並列に出力されるｎビット
のデータは、縮退部でｍビットに圧縮されて第２の選択
部に与えられると共に、このｎビットのデータの内の下
位のｍビットのデータがこの第２の選択部に与えられ
る。そして、切替信号に基づいて、圧縮されたｍビット
のデータまたは下位のｍビットのデータが、第２の選択
部から出力ピンに並列に出力される。
のデータは、縮退部でｍビットに圧縮されて第２の選択
部に与えられると共に、このｎビットのデータの内の下
位のｍビットのデータがこの第２の選択部に与えられ
る。そして、切替信号に基づいて、圧縮されたｍビット
のデータまたは下位のｍビットのデータが、第２の選択
部から出力ピンに並列に出力される。
【００１７】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示すメモリ制御回路の概略の構成
図であり、図２中の要素と共通の要素には共通の符号が
付されている。また、この図では、説明を簡素化して発
明のポイントを明確にするために、本発明に直接関係の
ないアドレス信号や制御信号の記載を割愛している。
明の第１の実施形態を示すメモリ制御回路の概略の構成
図であり、図２中の要素と共通の要素には共通の符号が
付されている。また、この図では、説明を簡素化して発
明のポイントを明確にするために、本発明に直接関係の
ないアドレス信号や制御信号の記載を割愛している。
【００１８】このメモリ制御回路は、図２のメモリ制御
回路と同様に、ＣＰＵ１とＤＲＡＭ２の間に設けられ、
このＤＲＡＭ２のリフレッシュ制御、プリチャージ制
御、バーストモードでのアクセス制御等を、ＣＰＵ１に
代わって行うためのコア部１０を有している。更に、こ
のメモリ制御回路には、コア部１０の機能試験を行うた
めに、ＣＰＵ１とコア部１０、及びコア部１０とＤＲＡ
Ｍ２の間に、それぞれ次のような試験用の回路が設けら
れている。
回路と同様に、ＣＰＵ１とＤＲＡＭ２の間に設けられ、
このＤＲＡＭ２のリフレッシュ制御、プリチャージ制
御、バーストモードでのアクセス制御等を、ＣＰＵ１に
代わって行うためのコア部１０を有している。更に、こ
のメモリ制御回路には、コア部１０の機能試験を行うた
めに、ＣＰＵ１とコア部１０、及びコア部１０とＤＲＡ
Ｍ２の間に、それぞれ次のような試験用の回路が設けら
れている。
【００１９】即ち、このメモリ制御回路は、８ビットの
試験データを並列に入力するための入力ピン２０を有し
ており、この入力ピン２０が拡張部２１に接続されてい
る。拡張部２１は、図２（ｂ）に示すように、８ビット
のデータＸ０〜Ｘ７を、４倍の３２ビットのデータｄ０
〜ｄ３１に拡張するものである。拡張部２１では、例え
ば、データＸ０は、４個のデータｄ０，ｄ８，ｄ１６，
ｄ２４に拡張されるように、各データＸｉ（但し、ｉ＝
０〜７）がデータｄｉ，ｄｉ＋８，ｄｉ＋１６，ｄｉ＋
２４として出力されるように接続されている。
試験データを並列に入力するための入力ピン２０を有し
ており、この入力ピン２０が拡張部２１に接続されてい
る。拡張部２１は、図２（ｂ）に示すように、８ビット
のデータＸ０〜Ｘ７を、４倍の３２ビットのデータｄ０
〜ｄ３１に拡張するものである。拡張部２１では、例え
ば、データＸ０は、４個のデータｄ０，ｄ８，ｄ１６，
ｄ２４に拡張されるように、各データＸｉ（但し、ｉ＝
０〜７）がデータｄｉ，ｄｉ＋８，ｄｉ＋１６，ｄｉ＋
２４として出力されるように接続されている。
【００２０】拡張部２１の出力側は、セレクタ２２の第
１の入力側に接続され、このセレクタ２２の第２の入力
側には、ＣＰＵ１の出力端子ＤＯから、３２ビットの出
力データＣＤＯが与えられるようになっている。セレク
タ２２は、モード信号ＭＯＤが試験モードの時に第１の
入力側が選択され、通常モードの時に第２の入力側が選
択されるようになっている。セレクタ２２の出力側は、
コア部１０のＣＰＵ側の入力端子ＣＩに接続されてい
る。
１の入力側に接続され、このセレクタ２２の第２の入力
側には、ＣＰＵ１の出力端子ＤＯから、３２ビットの出
力データＣＤＯが与えられるようになっている。セレク
タ２２は、モード信号ＭＯＤが試験モードの時に第１の
入力側が選択され、通常モードの時に第２の入力側が選
択されるようになっている。セレクタ２２の出力側は、
コア部１０のＣＰＵ側の入力端子ＣＩに接続されてい
る。
【００２１】コア部１０のメモリ側の出力端子ＭＯは、
ＤＲＡＭ２の入力端子ＤＩに接続されると共に、縮退部
２３の入力側に接続されている。縮退部２３は、図２
（ｃ）に示すように、拡張部２１とは逆に、３２ビット
のデータｄ０〜ｄ３１を、８ビットのデータＹ０〜Ｙ７
に圧縮するものである。縮退部２３では、４ビットのデ
ータｄｉ，ｄｉ＋８，ｄｉ＋１６，ｄｉ＋２４（但し、
ｉ＝０〜７）が、４入力のＥＮＯＲによって、１ビット
のデータＹｉに圧縮されるように接続されている。縮退
部２３の出力側は、セレクタ３０の第１の入力側に接続
されている。
ＤＲＡＭ２の入力端子ＤＩに接続されると共に、縮退部
２３の入力側に接続されている。縮退部２３は、図２
（ｃ）に示すように、拡張部２１とは逆に、３２ビット
のデータｄ０〜ｄ３１を、８ビットのデータＹ０〜Ｙ７
に圧縮するものである。縮退部２３では、４ビットのデ
ータｄｉ，ｄｉ＋８，ｄｉ＋１６，ｄｉ＋２４（但し、
ｉ＝０〜７）が、４入力のＥＮＯＲによって、１ビット
のデータＹｉに圧縮されるように接続されている。縮退
部２３の出力側は、セレクタ３０の第１の入力側に接続
されている。
【００２２】セレクタ３０の第２の入力側には、コア部
１０のメモリ側の出力端子ＭＯから下位の８ビットのデ
ータ［７，０］が与えられるようになっている。セレク
タ３０は、試験信号ＴＳＴによって第１または第２の入
力側が選択されるもので、その出力側が８ビットの試験
データを並列に出力するための出力ピン２４に接続され
ている。
１０のメモリ側の出力端子ＭＯから下位の８ビットのデ
ータ［７，０］が与えられるようになっている。セレク
タ３０は、試験信号ＴＳＴによって第１または第２の入
力側が選択されるもので、その出力側が８ビットの試験
データを並列に出力するための出力ピン２４に接続され
ている。
【００２３】更に、このメモリ制御回路は、８ビットの
試験データを並列に入力するための入力ピン２５と、こ
れに接続された拡張部２６を有している。拡張部２６
は、拡張部２１と同様に、８ビットのデータを３２ビッ
トのデータに拡張するものである。拡張部２６の出力側
は、セレクタ２７の第１の入力側に接続され、このセレ
クタ２７の第２の入力側には、ＤＲＡＭ２の出力端子Ｄ
Ｏから３２ビットの出力データＭＤＯが与えられるよう
になっている。セレクタ２７は、セレクタ２２と同様
に、モード信号ＭＯＤが試験モードの時に第１の入力側
が選択され、通常モードの時に第２の入力側が選択され
るようになっている。セレクタ２７の出力側は、コア部
１０のメモリ側の入力端子ＭＩに接続されている。
試験データを並列に入力するための入力ピン２５と、こ
れに接続された拡張部２６を有している。拡張部２６
は、拡張部２１と同様に、８ビットのデータを３２ビッ
トのデータに拡張するものである。拡張部２６の出力側
は、セレクタ２７の第１の入力側に接続され、このセレ
クタ２７の第２の入力側には、ＤＲＡＭ２の出力端子Ｄ
Ｏから３２ビットの出力データＭＤＯが与えられるよう
になっている。セレクタ２７は、セレクタ２２と同様
に、モード信号ＭＯＤが試験モードの時に第１の入力側
が選択され、通常モードの時に第２の入力側が選択され
るようになっている。セレクタ２７の出力側は、コア部
１０のメモリ側の入力端子ＭＩに接続されている。
【００２４】コア部１０のＣＰＵ側の出力端子ＣＯは、
ＣＰＵ１の入力端子ＤＩに接続されると共に、縮退部２
８の入力側に接続されている。縮退部２８の出力側は、
セレクタ３１の第１の入力側に接続されている。セレク
タ３１の第２の入力側には、コア部１０のＣＰＵ側の出
力端子ＣＯから下位の８ビットのデータ［７，０］が与
えられるようになっている。セレクタ３１は、試験信号
ＴＳＴによって第１または第２の入力側が選択されるも
ので、その出力側が８ビットの試験データを並列に出力
するための出力ピン２９に接続されている。
ＣＰＵ１の入力端子ＤＩに接続されると共に、縮退部２
８の入力側に接続されている。縮退部２８の出力側は、
セレクタ３１の第１の入力側に接続されている。セレク
タ３１の第２の入力側には、コア部１０のＣＰＵ側の出
力端子ＣＯから下位の８ビットのデータ［７，０］が与
えられるようになっている。セレクタ３１は、試験信号
ＴＳＴによって第１または第２の入力側が選択されるも
ので、その出力側が８ビットの試験データを並列に出力
するための出力ピン２９に接続されている。
【００２５】次に、動作を説明する。このメモリ制御回
路では、まず、コア部１０の機能試験を行うために、モ
ード信号ＭＯＤを試験モードに設定する。これにより、
セレクタ２２，２７が、それぞれ第１の入力側に切り替
えられる。更に、コア部１０内のレジスタ１１を検査す
るために、試験信号ＴＳＴによって、セレクタ３０，３
１を第２の入力側に切り替える。これにより、コア部１
０のメモリ側の出力端子ＭＯから下位の８ビットのデー
タ［７，０］が、セレクタ３０を介して出力ピン２４に
出力される。また、コア部１０のＣＰＵ側の出力端子Ｃ
Ｏから下位の８ビットのデータ［７，０］が、セレクタ
３１を介して出力ピン２９に出力される。
路では、まず、コア部１０の機能試験を行うために、モ
ード信号ＭＯＤを試験モードに設定する。これにより、
セレクタ２２，２７が、それぞれ第１の入力側に切り替
えられる。更に、コア部１０内のレジスタ１１を検査す
るために、試験信号ＴＳＴによって、セレクタ３０，３
１を第２の入力側に切り替える。これにより、コア部１
０のメモリ側の出力端子ＭＯから下位の８ビットのデー
タ［７，０］が、セレクタ３０を介して出力ピン２４に
出力される。また、コア部１０のＣＰＵ側の出力端子Ｃ
Ｏから下位の８ビットのデータ［７，０］が、セレクタ
３１を介して出力ピン２９に出力される。
【００２６】ここで、入力ピン２０，２５から、ぞれぞ
れ８ビットの試験データを並列に入力して制御レジスタ
１１に所定の情報を書き込み、更に、制御レジスタ１１
に書き込まれた情報を読み出す。制御レジスタ１１から
読み出された情報は、コア部１０のメモリ側の出力端子
ＭＯから下位の８ビットのデータ［７，０］、または、
ＣＰＵ側の出力端子ＣＯから下位の８ビットのデータ
［７，０］として出力される。
れ８ビットの試験データを並列に入力して制御レジスタ
１１に所定の情報を書き込み、更に、制御レジスタ１１
に書き込まれた情報を読み出す。制御レジスタ１１から
読み出された情報は、コア部１０のメモリ側の出力端子
ＭＯから下位の８ビットのデータ［７，０］、または、
ＣＰＵ側の出力端子ＣＯから下位の８ビットのデータ
［７，０］として出力される。
【００２７】出力端子ＭＯから出力された下位の８ビッ
トのデータ［７，０］は、セレクタ３０を介して出力ピ
ン２４に出力される。また、出力端子ＣＯから出力され
た下位の８ビットのデータ［７，０］は、セレクタ３１
を介して出力ピン２９に出力される。従って、出力ピン
２４，２９に出力されたデータによって、制御レジスタ
１１に書き込まれた情報を検査することができる。
トのデータ［７，０］は、セレクタ３０を介して出力ピ
ン２４に出力される。また、出力端子ＣＯから出力され
た下位の８ビットのデータ［７，０］は、セレクタ３１
を介して出力ピン２９に出力される。従って、出力ピン
２４，２９に出力されたデータによって、制御レジスタ
１１に書き込まれた情報を検査することができる。
【００２８】制御レジスタ１１の機能が確認された後、
試験信号ＴＳＴによって、セレクタ３０，３１を第１の
入力側に切り替え、入力ピン２０，２５から、ぞれぞれ
８ビットの試験データを並列に入力する。試験データ
は、拡張部２１，２６で、それぞれ３２ビットに拡張さ
れてコア部１０の入力端子ＣＩ，ＭＩに与えられ、これ
に応じてコア部１０の出力端子ＭＯ，ＣＯから、それぞ
れ３２ビットのデータが出力される。コア部１０の出力
端子ＭＯ，ＣＯから出力されたデータは、それぞれ縮退
部２３，２８で８ビットのデータに圧縮され、それぞれ
セレクタ３０，３１を介して出力ピン２４，２９から出
力される。
試験信号ＴＳＴによって、セレクタ３０，３１を第１の
入力側に切り替え、入力ピン２０，２５から、ぞれぞれ
８ビットの試験データを並列に入力する。試験データ
は、拡張部２１，２６で、それぞれ３２ビットに拡張さ
れてコア部１０の入力端子ＣＩ，ＭＩに与えられ、これ
に応じてコア部１０の出力端子ＭＯ，ＣＯから、それぞ
れ３２ビットのデータが出力される。コア部１０の出力
端子ＭＯ，ＣＯから出力されたデータは、それぞれ縮退
部２３，２８で８ビットのデータに圧縮され、それぞれ
セレクタ３０，３１を介して出力ピン２４，２９から出
力される。
【００２９】入力ピン２０，２５に与える試験データを
順次変更し、その都度出力ピン２４，２９から出力され
るデータをチェックすることにより、コア部１０が所定
の機能を有しているか否かを判定する。コア部１０の機
能試験によって機能の確認がされた後、モード信号ＭＯ
Ｄが通常モードに設定される。これにより、セレクタ２
２，２７が、それぞれ第２の入力側に切り替えられ、Ｃ
ＰＵ１とＤＲＡＭ２がコア部１０を介して接続される。
順次変更し、その都度出力ピン２４，２９から出力され
るデータをチェックすることにより、コア部１０が所定
の機能を有しているか否かを判定する。コア部１０の機
能試験によって機能の確認がされた後、モード信号ＭＯ
Ｄが通常モードに設定される。これにより、セレクタ２
２，２７が、それぞれ第２の入力側に切り替えられ、Ｃ
ＰＵ１とＤＲＡＭ２がコア部１０を介して接続される。
【００３０】以上のように、この第１の実施形態のメモ
リ制御回路は、８ビットの試験データを３２ビットに拡
張する拡張部２１，２６と、３２ビットのデータを８ビ
ットのデータに圧縮する縮退部２３，３２を有してい
る。これにより、試験用の入力ピン２０，２５と出力ピ
ン２４，２９の本数を、実際のデータ幅よりも格段に削
減することが可能になり、ＩＣパッケージの小型化が可
能になる。
リ制御回路は、８ビットの試験データを３２ビットに拡
張する拡張部２１，２６と、３２ビットのデータを８ビ
ットのデータに圧縮する縮退部２３，３２を有してい
る。これにより、試験用の入力ピン２０，２５と出力ピ
ン２４，２９の本数を、実際のデータ幅よりも格段に削
減することが可能になり、ＩＣパッケージの小型化が可
能になる。
【００３１】更に、コア部１０から出力される３２ビッ
トのデータの内、下位８ビットを選択して出力ピン２
４，２９に出力するセレクタ３０，３１を有している。
これにより、コア部１０内の制御レジスタ１１の機能を
検査することができるという利点がある。
トのデータの内、下位８ビットを選択して出力ピン２
４，２９に出力するセレクタ３０，３１を有している。
これにより、コア部１０内の制御レジスタ１１の機能を
検査することができるという利点がある。
【００３２】（第２の実施形態）図３は、本発明の第２
の実施形態を示すメモリ制御回路の概略の構成図であ
り、図１中の要素と共通の要素には共通の符号が付され
ている。このメモリ制御回路は、ＣＰＵ１に接続される
２つのＤＲＡＭ２Ａ，２Ｂを有し、これらの各ＤＲＡＭ
２Ａ，２Ｂを制御するための２つのコア部１０Ａ，１０
Ｂを有している。そして、ＣＰＵ１とコア部１０Ａ，１
０Ｂの間には、接続を切り替えるためのセレクタ３２
Ａ，３２Ｂが追加されている。また、コア部１０Ａ，１
０Ｂのメモリ側の出力端子ＭＯの一方を出力ピン２４に
接続するためのセレクタ３３が追加されている。その他
の構成は、図１と同様である。
の実施形態を示すメモリ制御回路の概略の構成図であ
り、図１中の要素と共通の要素には共通の符号が付され
ている。このメモリ制御回路は、ＣＰＵ１に接続される
２つのＤＲＡＭ２Ａ，２Ｂを有し、これらの各ＤＲＡＭ
２Ａ，２Ｂを制御するための２つのコア部１０Ａ，１０
Ｂを有している。そして、ＣＰＵ１とコア部１０Ａ，１
０Ｂの間には、接続を切り替えるためのセレクタ３２
Ａ，３２Ｂが追加されている。また、コア部１０Ａ，１
０Ｂのメモリ側の出力端子ＭＯの一方を出力ピン２４に
接続するためのセレクタ３３が追加されている。その他
の構成は、図１と同様である。
【００３３】このようなメモリ制御回路では、セレクタ
３２ａ，３２ｂ，３３に与える切替信号Ａ／Ｂによっ
て、コア部１０Ａ側を選択することにより、このコア部
１０ＡとＤＲＡＭ２Ａが使用可能になる。また、切替信
号Ａ／Ｂによって、コア部１０Ｂ側を選択することによ
り、このコア部１０ＢとＤＲＡＭ２Ｂが使用可能にな
る。そして、コア部１０Ａ，１０Ｂの機能試験におい
て、入力ピン２０，２５と、出力ピン２４，２９を共通
して使用することができる。その他の動作は、図１と同
様であり、複数のＤＲＡＭ２Ａ，２Ｂに対しても、第１
の実施形態と同様の利点を有する。
３２ａ，３２ｂ，３３に与える切替信号Ａ／Ｂによっ
て、コア部１０Ａ側を選択することにより、このコア部
１０ＡとＤＲＡＭ２Ａが使用可能になる。また、切替信
号Ａ／Ｂによって、コア部１０Ｂ側を選択することによ
り、このコア部１０ＢとＤＲＡＭ２Ｂが使用可能にな
る。そして、コア部１０Ａ，１０Ｂの機能試験におい
て、入力ピン２０，２５と、出力ピン２４，２９を共通
して使用することができる。その他の動作は、図１と同
様であり、複数のＤＲＡＭ２Ａ，２Ｂに対しても、第１
の実施形態と同様の利点を有する。
【００３４】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） ＣＰＵ１とコア部１０との間のデータ幅（３２
ビット）と、試験用の入力ピン２０，２５、出力ピン２
４，２９のデータ幅（８ビット）は、例示したものに限
定されない。 （ｂ） ＣＰＵ１に接続されるＤＲＡＭ２の数は、１個
または２個に限定されない。図３におけるセレクタ３
２，３３の選択数を多くすれば、３個以上のＤＲＡＭ２
を制御することができる。 （ｃ） コア部１０の構成によっては、制御レジスタ１
１の内容を読み出すためのＤＲＡＭ２側のセレクタ３
０、またはＣＰＵ１側のセレクタ３１のいずれか一方を
削除することができる。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） ＣＰＵ１とコア部１０との間のデータ幅（３２
ビット）と、試験用の入力ピン２０，２５、出力ピン２
４，２９のデータ幅（８ビット）は、例示したものに限
定されない。 （ｂ） ＣＰＵ１に接続されるＤＲＡＭ２の数は、１個
または２個に限定されない。図３におけるセレクタ３
２，３３の選択数を多くすれば、３個以上のＤＲＡＭ２
を制御することができる。 （ｃ） コア部１０の構成によっては、制御レジスタ１
１の内容を読み出すためのＤＲＡＭ２側のセレクタ３
０、またはＣＰＵ１側のセレクタ３１のいずれか一方を
削除することができる。
【００３５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ｍビットの試験用のデータをｎビットに拡張する
拡張部と、ｎビットのデータをｍビットに圧縮する縮退
部を有している。これにより、試験用のデータを入出力
するための入力ピンと出力ピンの数を削減することがで
きる。更に、圧縮されたｍビットのデータと、ｎビット
のデータの内の下位のｍビットのデータを、切替信号に
基づいて選択する第２の選択部を有している。これによ
り、メモリの制御に必要な情報を設定する制御レジスタ
の書き込み及び読み出しの試験を行うことができる。
れば、ｍビットの試験用のデータをｎビットに拡張する
拡張部と、ｎビットのデータをｍビットに圧縮する縮退
部を有している。これにより、試験用のデータを入出力
するための入力ピンと出力ピンの数を削減することがで
きる。更に、圧縮されたｍビットのデータと、ｎビット
のデータの内の下位のｍビットのデータを、切替信号に
基づいて選択する第２の選択部を有している。これによ
り、メモリの制御に必要な情報を設定する制御レジスタ
の書き込み及び読み出しの試験を行うことができる。
【図１】本発明の第１の実施形態を示すメモリ制御回路
の概略の構成図である。
の概略の構成図である。
【図２】従来のメモリ制御回路の一例を示す概略の構成
図である。
図である。
【図３】本発明の第２の実施形態を示すメモリ制御回路
の概略の構成図である。
の概略の構成図である。
１ ＣＰＵ ２ ＤＲＡＭ １０ コア部 １１ 制御レジスタ ２０，２５ 入力ピン ２１，２６ 拡張部 ２２，２７，３０，３１，３２，３３ セレクタ ２３，２８ 縮退部 ２４，２９ 出力ピン
フロントページの続き Ｆターム(参考） 2G132 AA08 AB01 AK07 AK15 5B048 AA19 CC11 FF01 5M024 AA56 AA90 BB30 BB38 MM02 MM04 MM05 PP01 PP02
Claims (1)
- 【請求項１】 中央処理装置側から与えられるアドレス
信号及び制御信号に基づいて、制御対象のメモリに対し
てデータの書き込み及び読み出しの制御を行うメモリ制
御回路において、 前記メモリの制御に必要な情報を設定するためにｍビッ
ト以下の記憶容量を有する制御レジスタと、 ｍビットの試験用のデータが並列に与えられる入力ピン
と、 前記入力ピンに与えられたデータをｎビットに拡張する
拡張部と、 前記拡張部または前記中央処理装置から与えられたｎビ
ットのデータを、試験モードと通常モードを切り替える
モード信号に基づいて選択して入力する第１の選択部
と、 前記中央処理装置へ並列に出力するｎビットのデータを
ｍビットに圧縮する縮退部と、 前記縮退部で圧縮されたｍビットのデータまたは前記中
央処理装置へ並列に出力するｎビットのデータの内の下
位のｍビットのデータを、切替信号に基づいて選択する
第２の選択部と、 前記第２の選択部で選択されたｍビットのデータを並列
に出力する出力ピンとを、 備えたことを特徴とするメモリ制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116600A JP2002311099A (ja) | 2001-04-16 | 2001-04-16 | メモリ制御回路 |
| US10/119,122 US7013369B2 (en) | 2001-04-16 | 2002-04-10 | Memory control circuit outputting contents of a control register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116600A JP2002311099A (ja) | 2001-04-16 | 2001-04-16 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002311099A true JP2002311099A (ja) | 2002-10-23 |
Family
ID=18967315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001116600A Withdrawn JP2002311099A (ja) | 2001-04-16 | 2001-04-16 | メモリ制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7013369B2 (ja) |
| JP (1) | JP2002311099A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500442B1 (ko) * | 2002-11-07 | 2005-07-12 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 테스트 방법 |
| US8122187B2 (en) * | 2004-07-02 | 2012-02-21 | Qualcomm Incorporated | Refreshing dynamic volatile memory |
| US9262326B2 (en) * | 2006-08-14 | 2016-02-16 | Qualcomm Incorporated | Method and apparatus to enable the cooperative signaling of a shared bus interrupt in a multi-rank memory subsystem |
| US8069385B1 (en) * | 2008-07-14 | 2011-11-29 | T-Ram Semiconductor, Inc. | Programmable built-in self-test architecture |
| CN112735493B (zh) * | 2019-10-28 | 2023-06-13 | 敦泰电子股份有限公司 | 静态随机存取内存系统及其数据读写方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519733B1 (en) * | 2000-02-23 | 2003-02-11 | International Business Machines Corporation | Method and apparatus for high integrity hardware memory compression |
-
2001
- 2001-04-16 JP JP2001116600A patent/JP2002311099A/ja not_active Withdrawn
-
2002
- 2002-04-10 US US10/119,122 patent/US7013369B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7013369B2 (en) | 2006-03-14 |
| US20020152351A1 (en) | 2002-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8433960B2 (en) | Semiconductor memory and method for testing the same | |
| KR100374312B1 (ko) | 반도체기억장치 | |
| US5148398A (en) | Semiconductor memory device with built-in test circuit and method for testing the same | |
| JP3860436B2 (ja) | 半導体記憶装置 | |
| US5483493A (en) | Multi-bit test circuit of semiconductor memory device | |
| JPH06139798A (ja) | 半導体メモリ | |
| US7913126B2 (en) | Semiconductor memory device and method of testing same | |
| JP4309086B2 (ja) | 半導体集積回路装置 | |
| US20060092681A1 (en) | Semiconductor device and method for testing semiconductor device | |
| JP2746222B2 (ja) | 半導体記憶装置 | |
| US5848016A (en) | Merged Memory and Logic (MML) integrated circuits and methods including serial data path comparing | |
| US7552368B2 (en) | Systems and methods for simultaneously testing semiconductor memory devices | |
| US6134161A (en) | Test circuit and test method for semiconductor memory | |
| JP2002311099A (ja) | メモリ制御回路 | |
| JP3822371B2 (ja) | 同時カラム選択ライン活性化回路を具備する半導体メモリ装置及びカラム選択ライン制御方法 | |
| KR20050046461A (ko) | 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터발생방법 | |
| JPH04313900A (ja) | 半導体記憶装置 | |
| JP3299176B2 (ja) | 半導体メモリ装置 | |
| KR20070075083A (ko) | 어드레스 핀을 이용하여 테스트 모드를 설정하는 반도체메모리 테스트 장치 | |
| JPH09180497A (ja) | 半導体記憶装置 | |
| JPH0554641A (ja) | 半導体記憶装置 | |
| JPH0765598A (ja) | 欠陥ｄｒａｍの再利用法 | |
| JP2002237573A (ja) | Ｒａｍ内蔵半導体集積回路装置 | |
| JPH0458348A (ja) | パリティジェネレート及びパリティチェック方法 | |
| JPH06119778A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080701 |