CN102771049A - 延迟控制装置 - Google Patents

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Abstract

本发明提供用于控制两信号间的相对延迟时间的小型容易的延迟控制装置。第一信号路径部（110）和第二信号路径部（120）各自的信号路径（111～114）和信号路径（121～124）的延迟时间互不相同。通过选择第一信号路径部（110）的4条信号路径（111～114）中任一和第二信号路径部（120）的4条信号路径（121～124）中任一，从而能够精确地变更两个输入脉冲信号间的相对延迟时间。

Description

延迟控制装置
技术领域
本发明涉及延迟控制装置，其以微小时间单位控制诸如UWB（超宽带：Ultra Wideband）雷达中发送接收脉冲信号间的延迟时间。
背景技术
使用脉冲信号的UWB雷达装置中，通过控制从发送脉冲状的发送信号开始直至对接收信号进行检波的延迟时间来检测位于规定距离范围内的目标物。具体而言，将作为检测范围的规定距离分成多个距离门，从多个距离门各自的接收信号的强度来检测存在目标物的距离门。为了对每个距离门测量接收信号的强度，需要高精度控制与距离门对应的发送信号和接收信号间的相对延迟时间。
作为控制延迟时间的现有延迟时间控制电路，公知的有如专利文献1中披露的一种电路。如图10所示，专利文献1的延迟电路由采用MOS型晶体管的NMOS晶体管TRn和与该NMOS晶体管TRn串联连接的电容器C构成，其使输入信号延迟规定时间再加以输出。延迟电路900的输入侧、输出侧分别连接有NOT门的NOTin、NOTout。
NMOS晶体管TRn的漏极端子与连结NOT门的NOTin和NOTout的输入输出信号侧连接，源极端子经由电容器C与电源侧的接地连接，栅极端子固定为电源电压（Vcc），一直设为导通状态。在此，NMOS晶体管TRn被利用作为能控制栅极-源极间电压的可变电阻R。可根据该可变电阻R的电阻值和电容器C的电容值确定延迟量。当输入图11所示这样的脉冲电压Vin时，连接点上的电压Vp变为积分波形，输出相对于输入的脉冲电压延迟了基于CR时间常数的延迟时间td的脉冲电压Vout。
此外，还公知一种由专利文献2披露的另一现有延迟电路。如图12所示，专利文献2披露的可变延迟电路包括：两条路径A、B，用于分别将输入输入端子921的信号送至输出端子922；可变延迟部924，具有通过选择信号切换路径A、B的选择部；环形振荡器925、929，具有路径A、B各自的至少一部分的延迟时间的X倍、Y倍的振荡周期；相位比较电路927、931，用于分别比较第一时钟信号与环形振荡器925的输出、第二时钟信号与环形振荡器929的输出的相位；以及延迟时间控制电路928、932，用于在分别根据相位比较电路927、931的相位比较结果控制环形振荡器925、929的振荡周期、以使环形振荡器925、929的振荡周期等于第一时钟信号、第二时钟信号的周期的同时控制路径A、B的延迟时间。
n个可变延迟元件Ta隔开存在于路径A上，m个可变延迟元件Tb隔开存在于路径B上。环形振荡器925构成为串联连接x’个与路径A相同的可变延迟元件Ta并使其输出翻转反馈至输入侧，延迟时间控制电路928同时控制路径A的可变延迟元件Ta及环形振荡器925的各可变延迟元件Ta的延迟时间。环形振荡器929构成为串联连接y’个（当设第一时钟信号的周期为T1、第二时钟信号的周期为T2时，T1×x’/n≠T2×y’/m）与路径B相同的可变延迟元件Tb并使其输出翻转反馈至输入侧，延迟时间控制电路932同时控制路径B的可变延迟元件Tb及环形振荡器929的各可变延迟元件Tb的延迟时间。上述结构的可变延迟电路920中，第一路径A的延迟时间为T1/y，第二路径B的延迟时间为T2/y，通过适当规定T1、T2、x、y的值，从而可选择期望的任意分辨率。
上述专利文献1披露的延迟电路900或专利文献2披露的可变延迟电路920采用的是对一个输入信号提供延迟时间的结构。为了将这样的延迟电路用于雷达装置来测量到目标物的距离等，需要采用对发送信号和接收信号中的至少一方提供延迟时间的结构，以便能够控制发送信号与接收信号间的相对延迟时间。
专利文献
专利文献1：特开平7-115351号公报
专利文献2：特开平9-93098号公报
但是，专利文献1披露的延迟电路中，安装时全部的电路均被固定，导致在安装后难以更改电路内部来重新调整延迟时间。因此，无法将其用于需要依次更改发送信号与接收信号间的相对延迟时间的雷达装置。此外，专利文献2披露的可变延迟电路中，虽然可以在安装后更改延迟时间，但可变延迟电路的规模变大，需要用到大的设置面积，并且还存在成本高等问题。因此，无法将其用于要求小型化的UWB雷达。
发明内容
鉴于上述问题，本发明旨在提供一种控制两信号间的相对延迟时间并容易实现小型化的延迟控制装置。
为解决上述问题，本发明第一方面的延迟控制装置用于输入第一输入脉冲信号和第二输入脉冲信号，并输出相对延迟时间接近规定目标值的第一输出脉冲信号和第二输出脉冲信号，所述延迟控制装置的特征在于，包括：第一输入端，用于输入所述第一输入脉冲信号；第二输入端，用于输入所述第二输入脉冲信号；第一输出端，用于输出所述第一输出脉冲信号；第二输出端，用于输出所述第二输出脉冲信号；第一信号路径部，具有2条以上的不同延迟时间的信号路径；第二信号路径部，具有2条以上的不同延迟时间的信号路径；第一开关，具有由连接所述第一信号路径部的2条以上的信号路径各自的一端的2个以上的端子构成的一连接端、以及由1个端子构成的另一连接端；第二开关，具有由连接所述第二信号路径部的2条以上的信号路径各自的一端的2个以上的端子构成的一连接端、以及由1个端子构成的另一连接端；以及控制部，分别向所述第一开关和所述第二开关输出控制信号，所述控制信号用于选择所述第一开关的所述一连接端的任一端子连接到所述第一开关的所述另一连接端的端子，并选择所述第二开关的所述一连接端的任一端子连接到所述第二开关的所述另一连接端的端子，以使所述第一输出脉冲信号和所述第二输出脉冲信号间的相对延迟时间接近于所述目标值，所述第一信号路径部和所述第一开关连接在所述第一输入端与所述第一输出端之间，所述第二信号路径部和所述第二开关连接在所述第二输入端与所述第二输出端之间。
根据本发明第一方面，可高精度控制两信号间的相对延迟时间。
本发明另一方面的延迟控制装置其特征在于，所述第一信号路径部及/或所述第二信号路径部的信号路径构成为通过在信号路径上设置0或1个以上的级联连接的NOT门而使各信号路径间所述延迟时间不同。
本发明另一方面的延迟控制装置其特征在于，所述控制部根据所述第一输入脉冲信号是非翻转信号还是翻转信号，分别将所述第一开关连接到所述第一信号路径部中的通过0或偶数个NOT门的信号路径中的一条或者通过奇数个NOT门的信号路径中的一条，并且，根据所述第二输入脉冲信号是非翻转信号还是翻转信号，分别将所述第二开关连接到所述第二信号路径部中的通过0或偶数个NOT门的信号路径中的一条或者通过奇数个NOT门的信号路径中的一条。
本发明另一方面的延迟控制装置其特征在于，所述第一信号路径部的2条以上的信号路径各自的输出侧与所述第一开关的所述一连接端连接，而各自的输入侧合流连接到所述第一输入端，所述第一开关的所述另一连接端与所述第一输出端连接，所述第二信号路径部的2条以上的信号路径各自的输出侧与所述第二开关的所述一连接端连接，而各自的输入侧合流连接到所述第二输入端，所述第二开关的所述另一连接端与所述第二输出端连接。
本发明另一方面的延迟控制装置其特征在于，所述第一开关的所述另一连接端与所述第一输入端连接，所述第一信号路径部的2条以上的信号路径各自的输入侧与所述第一开关的所述一连接端连接，而各自的输出侧合流连接到所述第一输出端，所述第二开关的所述另一连接端与所述第二输入端连接，所述第二信号路径部的2条以上的信号路径各自的输入侧与所述第二开关的所述一连接端连接，而各自的输出侧合流连接到所述第二输出端。
本发明另一方面的延迟控制装置其特征在于，所述第一开关和所述第二开关各设有两个，并分别连接到所述第一信号路径部的输入侧和输出侧以及所述第二信号路径部的输入侧和输出侧，连接到所述第一信号路径部的输入侧的所述第一开关的所述另一连接端与所述第一输入端连接，且连接到所述第一信号路径部的输出侧的所述第一开关的所述另一连接端与所述第一输出端连接，连接到所述第二信号路径部的输入侧的所述第二开关的所述另一连接端与所述第二输入端连接，且连接到所述第二信号路径部的输出侧的所述第二开关的所述另一连接端与所述第二输出端连接。
本发明另一方面的延迟控制装置其特征在于，所述第一输入脉冲信号是非翻转信号，所述第一信号路径部构成为所述2条以上的信号路径各自通过不同的0或偶数个NOT门。
本发明另一方面的延迟控制装置其特征在于，所述第一输入脉冲信号是翻转信号，所述第一信号路径部构成为所述2条以上的信号路径各自通过不同的奇数个NOT门。
本发明另一方面的延迟控制装置其特征在于，所述第一输入脉冲信号为非翻转信号或翻转信号，所述第一信号路径部具有由分别通过不同的0或偶数个NOT门的2条以上的信号路径构成的第一子信号路径部、以及由分别通过不同的奇数个NOT门的2条以上的信号路径构成的第二子信号路径部，在所述第一输入脉冲信号为非翻转信号时，所述控制部向所述第一开关输出选择所述第一子信号路径部中一条信号路径的控制信号，在所述第一输入脉冲信号为翻转信号时，所述控制部向所述第一开关输出选择所述第二子信号路径部中一条信号路径的控制信号。
本发明另一方面的延迟控制装置其特征在于，所述第二输入脉冲信号是非翻转信号，所述第二信号路径部构成为所述2条以上的信号路径各自通过不同的0或偶数个NOT门。
本发明另一方面的延迟控制装置其特征在于，所述第二输入脉冲信号是翻转信号，所述第二信号路径部构成为所述2条以上的信号路径各自通过不同的奇数个NOT门。
本发明另一方面的延迟控制装置其特征在于，所述第二输入脉冲信号为非翻转信号或翻转信号，所述第二信号路径部具有由分别通过不同的0或偶数个NOT门的2条以上的信号路径构成的第三子信号路径部、以及由分别通过不同的奇数个NOT门的2条以上的信号路径构成的第四子信号路径部，在所述第二输入脉冲信号为非翻转信号时，所述控制部向所述第二开关输出选择所述第三子信号路径部中一条信号路径的控制信号，在所述第二输入脉冲信号为翻转信号时，所述控制部向所述第二开关输出选择所述第四子信号路径部中一条信号路径的控制信号。
本发明另一方面的延迟控制装置其特征在于，所述第一输入脉冲信号为非翻转信号，所述第一信号路径部具有：第一主信号路径，级联连接有N1（N1为2以上的偶数）个NOT门；以及分支信号路径，在即将到达所述N1个NOT门中的第M1（M1=1、3、…N1-1）个之前从所述第一主信号路径分支，或者刚通过所述N1个NOT门中的第L1（L1=2、4、…N1）个之后与所述第一主信号路径合流。
本发明另一方面的延迟控制装置其特征在于，所述第一输入脉冲信号为翻转信号，所述第一信号路径部具有：第二主信号路径，级联连接有N2（N2为3以上的奇数）个NOT门；以及分支信号路径，在刚通过所述N2个NOT门中的第M2（M2=1、3、…N2-2）个之后从所述第二主信号路径分支，或者刚通过所述N2个NOT门中的第L2（L2=2、4、…N2-1）个之后与所述第二主信号路径合流。
本发明另一方面的延迟控制装置其特征在于，所述第一输入脉冲信号为非翻转信号或翻转信号，所述第一信号路径部具有：（1）第一子信号路径部，所述第一子信号路径部由级联连接有N1个（N1为2以上的偶数）NOT门的第一主信号路径、和在即将到达所述N1个NOT门中的第M1（M1=1、3、…N1-1）个之前从所述第一主信号路径分支、或者刚通过所述N1个NOT门中的第L1（L1=2、4、…N1）个之后与所述第一主信号路径合流的分支信号路径构成；（2）第二主信号路径，级联连接有N2（N2为3以上的奇数）个NOT门；以及第二子信号路径部，所述第二子信号路径部由在刚通过所述N2个NOT门中的第M2（M2=1、3、…N2-2）个之后从所述第二主信号路径分支、或者刚通过所述N2个NOT门中的第L2（L2=2、4、…N2-1）个之后与所述第二主信号路径合流的分支信号路径构成，在所述第一输入脉冲信号为非翻转信号时，所述控制部向所述第一开关输出选择所述第一子信号路径部中一条信号路径的控制信号，在所述第一输入脉冲信号为翻转信号时，所述控制部向所述第一开关输出选择所述第二子信号路径部中一条信号路径的控制信号。
本发明另一方面的延迟控制装置其特征在于，所述第二输入脉冲信号为非翻转信号，所述第二信号路径部具有：第三主信号路径，级联连接有N3（N3为2以上的偶数）个NOT门；以及分支信号路径，在即将到达所述N3个NOT门中的第M3（M3=1、3、…N3-1）个之前从所述第三主信号路径分支，或者刚通过所述N3个NOT门中的第L3（L3=2、4、…N3）个之后与所述第三主信号路径合流。
本发明另一方面的延迟控制装置其特征在于，所述第二输入脉冲信号为翻转信号，所述第二信号路径部具有：第四主信号路径，级联连接有N4（N4为3以上的奇数）个NOT门；以及分支信号路径，在刚通过所述N4个NOT门中的第M4（M4=1、3、…N4-2）个之后从所述第四主信号路径分支，或者刚通过所述N4个NOT门中的第L4（L4=2、4、…N4-1）个之后与所述第四主信号路径合流。
本发明另一方面的延迟控制装置其特征在于，所述第二输入脉冲信号为非翻转信号或翻转信号，所述第二信号路径部具有：（1）第三子信号路径部，所述第三子信号路径部由级联连接有N3个（N3为2以上的偶数）NOT门的第三主信号路径、和在即将到达所述N3个NOT门中的第M3（M3=1、3、…N3-1）个之前从所述第三主信号路径分支、或者刚通过所述N3个NOT门中的第L3（L3=2、4、…N3）个之后与所述第三主信号路径合流的分支信号路径构成；（2）第四主信号路径，级联连接有N4（N4为3以上的奇数）个NOT门；以及第四子信号路径部，所述第四子信号路径部由在刚通过所述N4个NOT门中的第M4（M4=1、3、…N4-2）个之后从所述第四主信号路径分支、或者刚通过所述N4个NOT门中的第L4（L4=2、4、…N4-1）个之后与所述第四主信号路径合流的分支信号路径构成，在所述第二输入脉冲信号为非翻转信号时，所述控制部向所述第二开关输出选择所述第三子信号路径部中一条信号路径的控制信号，在所述第二输入脉冲信号为翻转信号时，所述控制部向所述第二开关输出选择所述第四子信号路径部中一条信号路径的控制信号。
本发明另一方面的延迟控制装置其特征在于，所述第一输入脉冲信号为非翻转信号或翻转信号，所述第一信号路径部具有级联连接有多个NOT门的第一主信号路径的同时，具有（1）由从所述第一主信号路径的中途分支或通过整条所述第一主信号路径而在所述第一主信号路径的输入侧至所述第一开关的所述一连接端之间通过不同的偶数个NOT门的多条信号路径构成的第一子信号路径部、以及由从所述第一主信号路径的中途分支或通过整条所述第一主信号路径而在所述第一主信号路径的输入侧至所述第一开关的所述一连接端之间通过不同的奇数个NOT门的多条信号路径构成的第二子信号路径部，或者具有（2）由从所述第一主信号路径的中途分支或通过整条所述第一主信号路径而在所述第一开关的所述一连接端至所述第一主信号路径的输出侧之间通过不同的偶数个NOT门的多条信号路径构成的第一子信号路径部、以及由从所述第一主信号路径的中途分支或通过整条所述第一主信号路径而在所述第一开关的所述一连接端至所述第一主信号路径的输出侧之间通过不同的奇数个NOT门的多条信号路径构成的第二子信号路径部，在所述第一输入脉冲信号为非翻转信号时，所述控制部向所述第一开关输出选择所述第一子信号路径部中一条信号路径的控制信号，在所述第一输入脉冲信号为翻转信号时，所述控制部向所述第一开关输出选择所述第二子信号路径部中一条信号路径的控制信号。
本发明另一方面的延迟控制装置其特征在于，所述第二输入脉冲信号为非翻转信号或翻转信号，所述第二信号路径部具有级联连接有多个NOT门的第二主信号路径的同时，具有（1）由从所述第二主信号路径的中途分支或通过整条所述第二主信号路径而在所述第二主信号路径的输入侧至所述第二开关的所述一连接端之间通过不同的偶数个NOT门的多条信号路径构成的第三子信号路径部、以及由从所述第二主信号路径的中途分支或通过整条所述第二主信号路径而在所述第二主信号路径的输入侧至所述第二开关的所述一连接端之间通过不同的奇数个NOT门的多条信号路径构成的第四子信号路径部，或者具有（2）由从所述第二主信号路径的中途分支或通过整条所述第二主信号路径而在所述第二开关的所述一连接端至所述第二主信号路径的输出侧之间通过不同的偶数个NOT门的多条信号路径构成的第三子信号路径部、以及由从所述第二主信号路径的中途分支或通过整条所述第二主信号路径而在所述第二开关的所述一连接端至所述第二主信号路径的输出侧之间通过不同的奇数个NOT门的多条信号路径构成的第四子信号路径部，在所述第二输入脉冲信号为非翻转信号时，所述控制部向所述第二开关输出选择所述第三子信号路径部中一条信号路径的控制信号，在所述第二输入脉冲信号为翻转信号时，所述控制部向所述第二开关输出选择所述第四子信号路径部中一条信号路径的控制信号。
本发明另一方面的延迟控制装置其特征在于，所述第一信号路径部、所述第二信号路径部、第一开关、第二开关、及控制部在PLD（Programmable Logic Device：可编程逻辑电路）内构成。
根据本发明，可提供一种能控制两信号间的相对延迟时间的小型化的延迟控制装置。
附图说明
图1是本发明第一实施方式涉及的延迟控制装置的结构框图。
图2是采用第一实施方式的延迟控制装置构成的可从外部调整两信号间的相对延迟时间的系统的一例框图。
图3是标绘了第一实施方式的延迟控制装置的延迟时间的一例的图表。
图4是本发明第二实施方式涉及的延迟控制装置的结构框图。
图5是本发明第三实施方式涉及的延迟控制装置的结构框图。
图6是本发明第四实施方式涉及的延迟控制装置的结构框图。
图7是标绘了第四实施方式的延迟控制装置的延迟时间的一例的图表。
图8是本发明第五实施方式涉及的延迟控制装置的结构框图。
图9是本发明第六实施方式涉及的延迟控制装置的结构框图。
图10是表示现有延迟电路的电路图。
图11是表示现有延迟电路的信号时间变化的图表。
图12是现有可变延迟电路的结构框图。
图13是本发明第七实施方式涉及的延迟控制装置的结构框图。
图14是本发明第八实施方式涉及的延迟控制装置的结构框图。
图15是本发明第九实施方式涉及的延迟控制装置的结构框图。
具体实施方式
参照附图，对本发明优选实施方式中的延迟控制装置进行详细说明。为图示及描述的简化，对具有同一功能的各组成部分标注同一附图标记。
（第一实施方式）
下面，采用图1、图2来描述本发明第一实施方式涉及的延迟控制装置。图1是本实施方式的延迟控制装置100的结构框图。图2是采用本实施方式的延迟控制装置100构成的可从外部调整两信号间的相对延迟时间的系统的一例框图。本实施方式的延迟控制装置100包括：第一输入端101和第二输入端102，用于从外部输入输入脉冲信号；延迟控制电路105，使从第一输入端101和第二输入端102输入的两个输入信号分别延迟规定的延迟时间并输出；控制部106，对延迟控制电路105输出用于控制延迟时间的控制信号；以及第一输出端103和第二输出端104，用于将延迟控制电路105输出的输出信号输出至外部。
本实施方式的延迟控制装置100中，第一输入脉冲信号11和第二输入脉冲信号12作为输入信号分别从第一输入端101和第二输入端102输入，第一输出脉冲信号13和第二输出脉冲信号14作为输出信号分别从第一输出端103和第二输出端104输出。第一输入脉冲信号11和第二输入脉冲信号12例如可设为脉冲宽度为1ns的脉冲信号。
图2所示的系统中采用的是可从连接于延迟控制装置100的外部运算处理装置（在图2中假设为个人电脑（PC））更改第一输出脉冲信号13与第二输出脉冲信号14间的相对延迟时间的结构。即，从运算处理装置1向控制部106输入延迟时间的目标值，控制部106控制延迟控制电路105，选择接近于上述目标值的值（优选为与目标值第三以内接近的值，更优选为与目标值第二以内接近的值，再进一步优选为与目标值最接近的值（包括与目标值一致的值）。下同）作为第一输出脉冲信号13与第二输出脉冲信号14间的相对延迟时间。
延迟控制电路105包括对应于两个输入脉冲信号11、12的第一信号路径部110和第二信号路径部120两个信号路径部、以及第一输出侧开关131和第二输出侧开关132两个输出侧开关。第一输入脉冲信号11从第一输入端101输入第一信号路径部110，再经由第一输出侧开关131从第一输出端103输出。同样，第二输入脉冲信号12从第二输入端102输入第二信号路径部120，再经由第二输出侧开关132从第二输出端104输出。
第一信号路径部110包括将从第一输入端101开始的路径分支为四个而成的四个信号路径111～114，各信号路径的输出侧与第一输出侧开关131连接。在信号路径111～114上级联连接有不同的0或偶数个NOT门107。同样，第二信号路径部120包括将从第二输入端102开始的路径分支为四个而成的四个信号路径121～124，各信号路径的输出侧与第二输出侧开关132连接。在信号路径121～124上级联连接有不同的0或偶数个NOT门107。
本实施方式中采用在信号路径111～114和信号路径121～124各自上配备0或偶数个NOT门107的结构，这是因为为了使输入脉冲信号不发生翻转。一个NOT门107将使输入信号发生翻转并延迟规定时间后输出。因此，本实施方式中构成为使输入脉冲信号11、12通过0或偶数个NOT门107。图1中，在信号路径111～114上分别级联连接有0个、2个、4个、6个NOT门107，在信号路径121～124上分别级联连接有0个、2个、4个、6个NOT门107。
第一输出侧开关131选择分别与四个信号路径111～114连接的端子中的任一个与连接到第一输出端103的端子连接。由此，第一输入脉冲信号11从第一输入端101经由信号路径111～114中任一而输出至第一输出端103。并且，第二输出侧开关132选择分别与四个信号路径121～124连接的端子中的任一个与连接到第二输出端104的端子连接。由此，第二输入脉冲信号12从第二输入端102经由信号路径121～124中任一而输出至第二输出端104。
在第一信号路径部110和第二信号路径部120的内部级联连接的NOT门107使通过此的信号延迟（门延迟）规定的延迟时间再输出。因此，通过改变信号路径111～114和信号路径121～124各自中级联连接的NOT门107的个数就能够使信号路径111～114和信号路径121～124各自的延迟时间不同。
此外，通过从信号路径111～114和信号路径121～124中进行路径选择而提供的延迟时间不仅受NOT门107的个数的影响，而且还会受形成有各信号路径的布线位置等的影响。因此，即使是在NOT门107的个数相等的信号路径间也会因布线路径的不同而导致延迟时间不同。本实施方式的延迟控制装置100分别将延迟时间不同的第一信号路径部110的四个信号路径111～114中任一个与第二信号路径部120的四个信号路径121～124中任一个相组合，从而能够非常精确地改变两个输入脉冲信号间的相对延迟时间。
控制部106在从例如外部运算处理装置1输入有延迟时间的目标值时进行控制，以适当地切换第一输出侧开关131和第二输出侧开关132。通过控制部106适当地切换第一输出侧开关131和第二输出侧开关132，从而选择第一输入脉冲信号11所通过的第一信号路径部110的信号路径和第二输入脉冲信号12所通过的第二信号路径部120的信号路径。因此，第一输入脉冲信号11通过第一信号路径部110时的延迟时间和第二输入脉冲信号12通过第二信号路径部120时的延迟时间分别发生变化。由此，可选择接近于上述目标值的值作为第一输出脉冲信号13和第二输出脉冲信号14间的相对延迟时间。
此外，图2中采用的是将延迟时间的目标值从外部运算处理装置1设置到控制部106的结构，但在事先确定了延迟时间目标值的设置次序等的情况下，也可以对目标值的设置次序进行编程而使控制部106事先带有目标值的设置次序。
如图1所示，由于本实施方式的延迟控制装置100采用的是第一信号路径部110具有四个信号路径111～114且第二信号路径部120具有四个信号路径121～124的结构，故可通过第一输出侧开关131和第二输出侧开关132选择的信号路径的组合数为4×4=16。表1中针对各组合示出第一输出脉冲信号13与第二输出脉冲信号14间的相对延迟时间的一例。此外，图3是从延迟时间短的组合开始依次绘制表1所示的结果而成的图。
表1
  第一信号路径部   第二信号路径部   相对延迟[ps]
  信号路径114   信号路径121   130
  信号路径112   信号路径121   460
  信号路径113   信号路径121   460
  信号路径114   信号路径122   500
  信号路径114   信号路径123   500
  信号路径111   信号路径121   830
  信号路径112   信号路径123   830
  信号路径112   信号路径122   840
  信号路径113   信号路径122   840
  信号路径113   信号路径123   840
  信号路径114  信号路径124   880
  信号路径111  信号路径122   1176
  信号路径111  信号路径123   1190
  信号路径112  信号路径124   1190
  信号路径113  信号路径124   1190
  信号路径111  信号路径124   1570
如上所述，本实施方式的延迟控制装置100从具有两个以上的信号路径的第一信号路径部110和第二信号路径部120中分别选择一个信号路径，从而可极精确地控制两个信号间的相对延迟时间。因此，可选择接近于规定目标值的值作为第一输出脉冲信号13和第二输出脉冲信号14间的相对延迟时间。
并且，本实施方式的延迟控制装置100可采用例如PLD（可编程逻辑电路：Programmable Logic Device）等来实现。采用PLD将有助于延迟控制装置100的小型化和降低成本。根据本实施方式的延迟控制装置100，如表1以及图3所示，可以ps命令控制延迟时间。
此外，本实施方式的延迟控制装置100中采用的是第一信号路径部110和第二信号路径部120分别具有四个信号路径的结构，但并不局限于此，分别具有两个以上的信号路径的结构也是允许的。并且，第一信号路径部110和第二信号路径部120中未必必须具有相同条数的信号路径。第一信号路径部110的信号路径与第二信号路径部120的信号路径的组合数越多，则能越精确地选择第一输出脉冲信号13与第二输出脉冲信号14间的相对延迟时间。
（第二实施方式）
下面，采用图4来说明本发明第二实施方式涉及的延迟控制装置。图4是本实施方式的延迟控制装置200的结构框图。本实施方式的延迟控制装置200包括第一输入侧开关233和第二输入侧开关234，以取代第一实施方式的延迟控制装置100包括的第一输出侧开关131和第二输出侧开关132。由此，第一输入脉冲信号11经由第一信号路径部110的四个信号路径111～114中由第一输入侧开关233选择的任一路径输出至第一输出端103。同样，第二输入脉冲信号12经由第二信号路径部120的四个信号路径121～124中由第二输入侧开关234选择的任一个输出至第二输出端104。
本实施方式也是在信号路径111～114上分别级联连接有0个、2个、4个、6个NOT门107，同样，在信号路径121～124上分别级联连接有0个、2个、4个、6个NOT门107。由此，通过组合第一输入侧开关233的选择和第二输入侧开关234的选择，从而在本实施方式的延迟控制装置200中也能提供16个不同的延迟时间。因此，与第一实施方式的延迟控制装置100同样，可选择接近于延迟时间的目标值的值。并且，通过采用PLD来实现本实施方式的延迟控制装置200，从而能够实现小型化和降低成本。
（第三实施方式）
下面，采用图5来说明本发明第三实施方式涉及的延迟控制装置。图5是本实施方式的延迟控制装置300的结构框图。本实施方式的延迟控制装置300既包括第一实施方式的延迟控制装置100包括的第一输出侧开关131和第二输出侧开关132，也包括第二实施方式的延迟控制装置200包括的第一输入侧开关233和第二输入侧开关234。本实施方式中，控制部106控制输入侧开关233和输出侧开关131、以及输入侧开关234和输出侧开关132各自选择相同的信号路径。
根据上述结构，第一输入脉冲信号11经由第一信号路径部110的四个信号路径111～114中由第一输入侧开关233选择的任一路径而传送至第一输出侧开关131，第一输出侧开关131也选择与第一输入侧开关233所选择的信号路径相同的信号路径，第一输入脉冲信号11通过第一输出侧开关131后输出至第一输出端103。同样，第二输入脉冲信号12经由第二信号路径部120的四个信号路径121～124中由第二输入侧开关234和第二输出侧开关132选择的任一路径输出至第二输出端104。
本实施方式也是在信号路径111～114上分别级联连接有0个、2个、4个、6个NOT门107，同样，在信号路径121～124上分别级联连接有0个、2个、4个、6个NOT门107。由此，通过组合第一输入侧开关233及第一输出侧开关131的选择和第二输入侧开关234及第二输出侧开关132的选择，从而在本实施方式的延迟控制装置300中也能提供16个不同的延迟时间。因此，与第一实施方式的延迟控制装置100同样，可选择接近于目标值的值作为延迟时间。并且，通过采用PLD来实现本实施方式的延迟控制装置300，从而能够实现小型化和降低成本。
（第四实施方式）
下面，采用图6来说明本发明第四实施方式涉及的延迟控制装置。图6是本实施方式的延迟控制装置400的结构框图。本实施方式的延迟控制装置400中采用一结构不同的延迟控制电路405来取代第一实施方式中采用的延迟控制电路105。即，本实施方式的延迟控制电路405包括的第一信号路径部410、第二信号路径部420、第一输出侧开关431及第二输出侧开关432在结构上不同于第一实施方式采用的第一信号路径部110、第二信号路径部120、第一输出侧开关131及第二输出侧开关132。
在第一至第三实施方式中，在信号路径111～114及信号路径121～124各自上级联连接有0或偶数个NOT门107。这样，因将NOT门107的连接限定为偶数个，故在第一信号路径部110及第二信号路径部120各自上限制了NOT门107的连接个数不同的信号路径的条数。在上述各实施方式中，第一信号路径部110及第二信号路径部120各自设有四条信号路径，各信号路径的选择组合数为16。在上述实施方式中，为了进一步增加组合数，需要增加信号路径数，并在增加的每条信号路径上两个两个地进一步增加级联连接的NOT门107，导致NOT门107的个数大量增加。为此，在不能大幅增加NOT门107的个数的情况下，信号路径的条数受到限制。
因此，本实施方式的延迟控制装置400中采用的是在一条信号路径上可连接奇数个NOT门107的结构。不过，级联连接有奇数个NOT门107的信号路径上通过的是翻转后的输入脉冲信号。本实施方式中采用非翻转信号和翻转信号两者作为输入脉冲信号。
本实施方式中采用的第一信号路径部410除了由级联连接有偶数个、即0个、2个、4个、6个NOT门107的信号路径111～114构成的第一子信号路径部之外，还具有由级联连接有奇数个、即1个、3个、5个、7个NOT门107的信号路径411～414构成的第二子信号路径部。由此，第一信号路径部410具有8条级联连接的NOT门107的个数不同的信号路径。同样，第二信号路径部420具有由级联连接有偶数个、即0个、2个、4个、6个NOT门107的信号路径121～124构成的第三子信号路径部、以及由级联连接有奇数个、即1个、3个、5个、7个NOT门107的信号路径421～424构成的第四子信号路径部，共具有8条NOT门107的个数不同的信号路径。
对应于第一信号路径部410和第二信号路径部420各具有8条信号路径的结构，第一输出侧开关431和第二输出侧开关432也分别具有8个端子。
本实施方式中，非翻转信号或翻转信号作为第一输入脉冲信号11和第二输入脉冲信号12输入第一输入端101和第二输入端102，故控制部106根据输入脉冲信号是非翻转信号还是翻转信号来变更第一输出侧开关431和第二输出侧开关432的控制。即，当第一输入脉冲信号11是非翻转信号时，控制部106控制第一输出侧开关431连接到第一子信号路径部的信号路径111～114中任一，当第一输入脉冲信号11是翻转信号时，控制部106控制第一输出侧开关431连接到第二子信号路径部的信号路径411～414中任一。同样，当第二输入脉冲信号12是非翻转信号时，控制部106控制第二输出侧开关432连接到第三子信号路径部的信号路径121～124中任一，当第二输入脉冲信号12是翻转信号时，控制部106控制第二输出侧开关432连接到第四子信号路径部的信号路径421～424中任一。
如图6所示，本实施方式的延迟控制装置400采用的是第一信号路径部410具有8条信号路径111～114、411～414、而第二信号路径部420具有8条信号路径121～124、421～424的结构，因此，通过第一输出侧开关431和第二输出侧开关432可选择的信号路径的组合数为8×8=64。这样，与第一实施方式至第三实施方式中的信号路径的组合数为16相比，本实施方式的信号路径的组合数大幅提高。
表2中针对第一信号路径部410的信号路径与第二信号路径部420的信号路径间各组合示出第一输出脉冲信号和第二输出脉冲信号间的相对延迟时间的一例。
  路径组合编号   相对延迟[ps]   路径组合编号   相对延迟[ps]
  1   322   33   625.8
  2   351   34   626
  3   362   35   627
  4   440.7   36   628.4
  5   466   37   630
  6   475.6   38   630.5
  7   488   39   637.72
  8   492   40   640.541
  9   506.4   41   643
  10   507   42   644.7
  11   507.2   43   645.3
  12   539.25   44   654.4
  13   541.1   45   655
  14   549   46   668.1
  15   554.6   47   680.8
  16   556.2   48   682
  17   561   49   683
  18   564   50   692
  19   570.85   51   708.7
  20   580.6   52   711.8
  21   588.2   53   743.6
  22   595.341   54   745.4
  23   598   55   765
  24   598.5   56   781
  25   600.59   57   784
  26   613.7   58   792.4
  27   615   59   802
  28   616.7   60   816.5
  29   617.02   61   857
  30   619.6   62   879
  31   621.1   63   923
  32   624.8   64   1007
图7是从延迟时间短的组合开始依次绘制表2所示的结果而成的图。与通过图3所示的第一实施方式的延迟控制装置100所实现的延迟时间相比，本实施方式的延迟控制装置400则如图7所示，可更精确地实现延迟时间。通过将本实施方式的延迟控制装置400运用于诸如脉冲雷达装置，从而可高精度地实现期望的延迟时间，并能高精度地进行距目标物的距离测量等。
并且，与第一至第三实施方式相比，本实施方式的延迟控制装置400采用了更多的NOT门107，但本实施方式的延迟控制装置400仍然可采用PLD来实现。由于PLD的采用，能实现延迟控制装置400的小型化和降低成本。
（第五实施方式）
下面，采用图8来说明本发明第五实施方式涉及的延迟控制装置。图8是本实施方式的延迟控制装置500的结构框图。本实施方式的延迟控制装置500包括第一输入侧开关533及第二输入侧开关534，以取代第四实施方式的延迟控制装置400所包括的第一输出侧开关431和第二输出侧开关432。在第一输入脉冲信号11为非翻转信号时，第一输入侧开关533选择第一信号路径部410的8条信号路径中第一子信号路径部的信号路径111～114中任一，在第一输入脉冲信号11为翻转信号时，第一输入侧开关533选择第一信号路径部410的8条信号路径中第二子信号路径部的信号路径411～414中任一。第一输入脉冲信号11从第一输入端子101经由第一信号路径部410中由第一输入侧开关533选择的信号路径输出至第一输出端103。
同样，在第二输入脉冲信号12为非翻转信号时，第二输入侧开关534选择第二信号路径部420的8条信号路径中第三子信号路径部的信号路径121～124中任一，在第二输入脉冲信号12为翻转信号时，第二输入侧开关534选择第二信号路径部420的8条信号路径中第四子信号路径部的信号路径421～424中任一。第二输入脉冲信号12从第二输入端子102经由第二信号路径部420中由第二输入侧开关534选择的信号路径输出至第二输出端104。
本实施方式中，第一信号路径部410和第二信号路径部420也具有NOT门107的个数分别为0～7个的8条信号路径，通过组合第一输入侧开关533的选择和第二输入侧开关534的选择，本实施方式的延迟控制装置500也能提供64个不同的延迟时间。因此，与第四实施方式的延迟控制装置400同样，能更精确地实现延迟时间。并且，通过采用PLD来实现本实施方式的延迟控制装置500，从而能够实现小型化和降低成本。
（第六实施方式）
下面，采用图9来说明本发明第六实施方式涉及的延迟控制装置。图9是本实施方式的延迟控制装置600的结构框图。本实施方式的延迟控制装置600既包括第四实施方式的延迟控制装置400所包括的第一输出侧开关431和第二输出侧开关432，也包括第五实施方式的延迟控制装置500所包括的第一输入侧开关533和第二输入侧开关534。本实施方式中，控制部106控制输入侧开关和输出侧开关选择相同的信号路径。
根据上述结构，第一输入脉冲信号11经由第一信号路径部410的8条信号路径111～114、411～414中由第一输入侧开关533选择的任一路径而传送至第一输出侧开关431，第一输出侧开关431也选择与第一输入侧开关533所选择的信号路径相同的信号路径，第一输入脉冲信号11通过第一输出侧开关431后输出至第一输出端103。同样，第二输入脉冲信号12经由第二信号路径部420的8条信号路径121～124、421～424中由第二输入侧开关534和第二输出侧开关432选择的任一路径输出至第二输出端104。
本实施方式中，第一信号路径部410和第二信号路径部420也具有NOT门107的个数分别为0～7个的8条信号路径，通过组合第一输入侧开关533和第一输出侧开关431的选择及第二输入侧开关534和第二输出侧开关432的选择，本实施方式的延迟控制装置600也能提供64个不同的延迟时间。因此，与第四实施方式的延迟控制装置400同样，能更精确地实现延迟时间。并且，通过采用PLD来实现本实施方式的延迟控制装置600，从而能够实现小型化和降低成本。
需要说明的是，上述第一至第六实施方式中针对（A）第一信号路径部110和第二信号路径部120都具有级联连接有不同的0或偶数个NOT门的多条信号路径（第一至第三实施方式）的情况、以及（B）第一信号路径部410和第二信号路径部420既具有由级联连接有不同的0或偶数个NOT门的多条信号路径构成的子信号路径部（第一和第三子信号路径部）、又具有由级联连接有不同的奇数个NOT门的多条信号路径构成的子信号路径部（第二和第四子信号路径部）的情况进行了说明。但，本发明并不局限于此，对于（C）第一信号路径部和第二信号路径部中之一只具有级联连接有不同的0或偶数个NOT门的多条信号路径或级联连接有不同的奇数个NOT门的多条信号路径、而第一信号路径部和第二信号路径部中另一既具有由级联连接有不同的0或偶数个NOT门的多条信号路径构成的子信号路径部（第一或第三子信号路径部）、又具有由级联连接有不同的奇数个NOT门的多条信号路径构成的子信号路径部（第二或第四子信号路径部）的情况、以及（D）第一信号路径部和第二信号路径部中之一具有第一或第三子信号路径部和第二或第四子信号路径部中之一、而第一信号路径部和第二信号路径部中另一具有第一或第三子信号路径部和第二或第四子信号路径部中另一的情况，本发明也是适用的。
此外，上述第一至第六实施方式中，设于第一信号路径部和第二信号路径部中的各信号路径上的NOT门的数量是不同的，但若例如各信号路径的延迟时间受形成于PLD内的布线位置等的影响而不同时，则也可以存在NOT门的数量相同的信号路径。进而，若各信号路径的延迟时间因受形成于PLD内的布线位置等的影响而不同时，则未必需要使用NOT门。
（第七实施方式）
下面，采用图13来说明本发明第七实施方式涉及的延迟控制装置。图13是本实施方式的延迟控制装置700的结构框图。本实施方式的延迟控制装置700构成为采用数量少的NOT门107来实现与第一实施方式的延迟控制装置100同程度的延迟时间。第一实施方式的延迟控制装置100中，第一信号路径部110和第二信号路径部120分别具有4条信号路径，且各信号路径分别级联连接有0、2、4、6个（0或偶数个）NOT门107。由此，第一信号路径部110和第二信号路径部120均需要12个NOT门107。
对此，本实施方式的延迟控制装置700中，第一信号路径部710和第二信号路径部720构成为均采用6个NOT门107。在第一信号路径部710中，级联连接6个NOT门107形成信号路径714的同时，从信号路径714的中途分支出信号路径711～713。即、信号路径711在从第一输入端子101输入后且通过NOT门107之前从信号路径714分支并连接到第一输出侧开关131。信号路径712在通过了2个NOT门107的地点从信号路径714分支并连接到第一输出侧开关131。进而，信号路径713在通过了4个NOT门107的地点从信号路径714分支并连接到第一输出侧开关131。
如上所述，通过形成级联连接有6个NOT门107的信号路径714和从该信号路径714的中途分支的信号路径711～713，从而与第一实施方式的延迟控制装置100同样，能够形成具有分别通过0个、2个、4个、6个NOT门107的信号路径711～714的第一信号路径部710。第二信号路径部720也采用同样的结构，从而本实施方式的延迟控制装置700采用第一实施方式的延迟控制装置100的一半个数的NOT门便能实现与第一实施方式同程度的第一输出脉冲信号13和第二输出脉冲信号14间的相对延迟时间。此外，本实施方式的第一信号路径部710和第二信号路径部720也可以应用于第二实施方式的结构。即、如第二实施方式这样设置第一输入侧开关233和第二输入侧开关234，在第一输入侧开关233（第二输入侧开关234）的一连接端的一个端子与第一输出端103（第二输出端104）之间配置级联连接有6个NOT门107的信号路径714（信号路径724），并使出自第一输入侧开关233（第二输入侧开关234）的一连接端的其它端子的信号路径在信号路径714（信号路径724）上的通过2个NOT门的地点、通过4个NOT门的地点、通过6个NOT门的地点与信号路径714（信号路径724）合流。
（第八实施方式）
下面，采用图14来说明本发明第八实施方式涉及的延迟控制装置。图14是本实施方式的延迟控制装置800的结构框图。本实施方式的延迟控制装置800构成为采用数量少的NOT门107来实现与第四实施方式的延迟控制装置400同程度的延迟时间。本实施方式的第一信号路径部810具有采用6个NOT门107形成与第七实施方式的第一信号路径部710同样的信号路径711～714的第一子信号路径部、和采用7个NOT门107的由信号路径811～814构成的第二子信号路径部。
第一信号路径部810的第二子信号路径部级联连接7个NOT门107形成信号路径814，从信号路径814的中途分支出信号路径811～813。即、信号路径811在从第一输入端子101输入后且通过1个NOT门107之前从信号路径814分支并连接到第一输出侧开关431。信号路径812在通过了3个NOT门107的地点从信号路径814分支并连接到第一输出侧开关431。进而，信号路径813在通过了5个NOT门107的地点从信号路径814分支并连接到第一输出侧开关431。
与第一子信号路径部同样，通过形成级联连接有7个NOT门107的信号路径814和从该信号路径814的中途分支的信号路径811～813，从而能够形成具有分别通过1个、3个、5个、7个NOT门107的信号路径811～814的第一信号路径部810的第二子信号路径部。第二信号路径部820也采用同样的结构，从而本实施方式的延迟控制装置800采用第四实施方式的延迟控制装置400的一半以下的NOT门便能实现与第四实施方式同程度的第一输出脉冲信号13与第二输出脉冲信号14间的相对延迟时间。
此外，本实施方式的第一信号路径部810和第二信号路径部820也可以应用于第五实施方式的结构（图8）。即、如第五实施方式这样设置第一输入侧开关533和第二输入侧开关534。接着，针对第一信号路径部810说的话，在第一输入侧开关533的一连接端的一个端子与第一输出端103之间配置级联连接有6个NOT门107的信号路径714，并使出自第一输入侧开关533的一连接端的其它端子的信号路径在信号路径714上的通过2个NOT门的地点、通过4个NOT门的地点、通过6个NOT门的地点与信号路径714合流。并且，在第一输入侧开关533的一连接端的另一端子与第一输出端103之间配置级联连接有7个NOT门107的信号路径814，并使出自第一输入侧开关533的一连接端的其它端子的信号路径在信号路径814上的通过2个NOT门的地点、通过4个NOT门的地点、通过6个NOT门的地点与信号路径814合流。对于第二信号路径部820，其也是同样地构成为将级联连接有6个NOT门107的信号路径724、级联连接有7个NOT门107的信号路径824配置在第二输入侧开关534与第二输出端104之间。
（第九实施方式）
下面，采用图15来说明本发明第九实施方式涉及的延迟控制装置。图15是本实施方式的延迟控制装置900的结构框图。本实施方式的延迟控制装置900构成为采用比第八实施方式更少个数的NOT门107来实现与第四实施方式的延迟控制装置400同程度的延迟时间。本实施方式中，级联连接多个（本实施方式中为7个）NOT门107来构成信号路径814（第一主信号路径），使信号路径在进入这7个NOT门的第奇数个NOT门、即第一、第三、第五、及第七NOT门107之前分支而构成信号路径711、712、713、714，并使信号路径在进入第偶数个NOT门、即第二、第四、及第六NOT门107之前分支而构成信号路径811、812、813。信号路径711、712、713、714通过不同的0或偶数个（分别为0个、2个、4个、6个）NOT门107而构成第一子信号路径部。信号路径811、812、813、814通过不同的奇数个（分别为1个、3个、5个、7个）NOT门107而构成第二子信号路径部。对于第二信号路径部920，其也是同样地使级联连接有多个NOT门107的信号路径824（第二主信号路径）分支而成。
本实施方式的延迟控制装置900采用比第八实施方式的延迟控制装置800更少的NOT门107即可实现与第四实施方式同程度的第一输出脉冲信号13与第二输出脉冲信号14间的相对延迟时间。此外，本实施方式的第一信号路径部910和第二信号路径部920也可以应用于第五实施方式的结构。即，也可以如第五实施方式这样将第一输入侧开关533和第二输入侧开关534分别连接到第一信号路径部910和第二信号路径部920的输入侧。
本实施方式中的描述代表的是本发明所涉及的延迟控制装置的一例，本发明并不局限于此。在不脱离本发明要旨的范围内，可对本实施方式中的延迟控制装置的部件结构及详细动作等进行适当更改。
附图标记说明
1运算处理装置
11第一输入脉冲信号
12第二输入脉冲信号
13第一输出脉冲信号
14第二输出脉冲信号
100、200、300、400、500、600、700、800、900延迟控制装置
101第一输入端
102第二输入端
103第一输出端
104第二输出端
105、405、705、805、905延迟控制电路
106控制部
107NOT 门
110、410、710、810、910第一信号路径部
111～114、121～124、411～414、421～424、721～724、821～824、信号路径
120、420、720、820、920第二信号路径部
131、431第一输出侧开关
132、432第二输出侧开关
233、533第一输入侧开关
234、534第二输入侧开关

Claims (21)

1.一种延迟控制装置，用于输入第一输入脉冲信号和第二输入脉冲信号，并输出相对延迟时间接近规定目标值的第一输出脉冲信号和第二输出脉冲信号，所述延迟控制装置的特征在于，包括：
第一输入端，用于输入所述第一输入脉冲信号；
第二输入端，用于输入所述第二输入脉冲信号；
第一输出端，用于输出所述第一输出脉冲信号；
第二输出端，用于输出所述第二输出脉冲信号；
第一信号路径部，具有2条以上的不同延迟时间的信号路径；
第二信号路径部，具有2条以上的不同延迟时间的信号路径；
第一开关，具有由连接所述第一信号路径部的2条以上的信号路径各自的一端的2个以上的端子构成的一连接端、以及由1个端子构成的另一连接端；
第二开关，具有由连接所述第二信号路径部的2条以上的信号路径各自的一端的2个以上的端子构成的一连接端、以及由1个端子构成的另一连接端；以及
控制部，分别向所述第一开关和所述第二开关输出控制信号，所述控制信号用于选择所述第一开关的所述一连接端的任一端子连接到所述第一开关的所述另一连接端的端子，并选择所述第二开关的所述一连接端的任一端子连接到所述第二开关的所述另一连接端的端子，以使所述第一输出脉冲信号和所述第二输出脉冲信号间的相对延迟时间接近于所述目标值，
所述第一信号路径部和所述第一开关连接在所述第一输入端与所述第一输出端之间，
所述第二信号路径部和所述第二开关连接在所述第二输入端与所述第二输出端之间。
2.根据权利要求1所述的延迟控制装置，其特征在于，
所述第一信号路径部及/或所述第二信号路径部的信号路径构成为通过在信号路径上设置0或1个以上的级联连接的NOT门而使各信号路径间所述延迟时间不同。
3.根据权利要求2所述的延迟控制装置，其特征在于，
所述控制部根据所述第一输入脉冲信号是非翻转信号还是翻转信号，分别将所述第一开关连接到所述第一信号路径部中的通过0或偶数个NOT门的信号路径中的一条或者通过奇数个NOT门的信号路径中的一条，并且，根据所述第二输入脉冲信号是非翻转信号还是翻转信号，分别将所述第二开关连接到所述第二信号路径部中的通过0或偶数个NOT门的信号路径中的一条或者通过奇数个NOT门的信号路径中的一条。
4.根据权利要求1至3中任一项所述的延迟控制装置，其特征在于，
所述第一信号路径部的2条以上的信号路径各自的输出侧与所述第一开关的所述一连接端连接，而各自的输入侧合流连接到所述第一输入端，
所述第一开关的所述另一连接端与所述第一输出端连接，
所述第二信号路径部的2条以上的信号路径各自的输出侧与所述第二开关的所述一连接端连接，而各自的输入侧合流连接到所述第二输入端，
所述第二开关的所述另一连接端与所述第二输出端连接。
5.根据权利要求1至3中任一项所述的延迟控制装置，其特征在于，
所述第一开关的所述另一连接端与所述第一输入端连接，
所述第一信号路径部的2条以上的信号路径各自的输入侧与所述第一开关的所述一连接端连接，而各自的输出侧合流连接到所述第一输出端，
所述第二开关的所述另一连接端与所述第二输入端连接，
所述第二信号路径部的2条以上的信号路径各自的输入侧与所述第二开关的所述一连接端连接，而各自的输出侧合流连接到所述第二输出端。
6.根据权利要求1至3中任一项所述的延迟控制装置，其特征在于，
所述第一开关和所述第二开关各设有两个，并分别连接到所述第一信号路径部的输入侧和输出侧以及所述第二信号路径部的输入侧和输出侧，
连接到所述第一信号路径部的输入侧的所述第一开关的所述另一连接端与所述第一输入端连接，且连接到所述第一信号路径部的输出侧的所述第一开关的所述另一连接端与所述第一输出端连接，
连接到所述第二信号路径部的输入侧的所述第二开关的所述另一连接端与所述第二输入端连接，且连接到所述第二信号路径部的输出侧的所述第二开关的所述另一连接端与所述第二输出端连接。
7.根据权利要求1至6中任一项所述的延迟控制装置，其特征在于，
所述第一输入脉冲信号是非翻转信号，
所述第一信号路径部构成为所述2条以上的信号路径各自通过不同的0或偶数个NOT门。
8.根据权利要求1至6中任一项所述的延迟控制装置，其特征在于，
所述第一输入脉冲信号是翻转信号，
所述第一信号路径部构成为所述2条以上的信号路径各自通过不同的奇数个NOT门。
9.根据权利要求1至6中任一项所述的延迟控制装置，其特征在于，
所述第一输入脉冲信号为非翻转信号或翻转信号，
所述第一信号路径部具有由分别通过不同的0或偶数个NOT门的2条以上的信号路径构成的第一子信号路径部、以及由分别通过不同的奇数个NOT门的2条以上的信号路径构成的第二子信号路径部，
在所述第一输入脉冲信号为非翻转信号时，所述控制部向所述第一开关输出选择所述第一子信号路径部中一条信号路径的控制信号，在所述第一输入脉冲信号为翻转信号时，所述控制部向所述第一开关输出选择所述第二子信号路径部中一条信号路径的控制信号。
10.根据权利要求1至9中任一项所述的延迟控制装置，其特征在于，
所述第二输入脉冲信号是非翻转信号，
所述第二信号路径部构成为所述2条以上的信号路径各自通过不同的0或偶数个NOT门。
11.根据权利要求1至9中任一项所述的延迟控制装置，其特征在于，
所述第二输入脉冲信号是翻转信号，
所述第二信号路径部构成为所述2条以上的信号路径各自通过不同的奇数个NOT门。
12.根据权利要求1至9中任一项所述的延迟控制装置，其特征在于，
所述第二输入脉冲信号为非翻转信号或翻转信号，
所述第二信号路径部具有由分别通过不同的0或偶数个NOT门的2条以上的信号路径构成的第三子信号路径部、以及由分别通过不同的奇数个NOT门的2条以上的信号路径构成的第四子信号路径部，
在所述第二输入脉冲信号为非翻转信号时，所述控制部向所述第二开关输出选择所述第三子信号路径部中一条信号路径的控制信号，在所述第二输入脉冲信号为翻转信号时，所述控制部向所述第二开关输出选择所述第四子信号路径部中一条信号路径的控制信号。
13.根据权利要求1至3中任一项所述的延迟控制装置，其特征在于，
所述第一输入脉冲信号为非翻转信号，
所述第一信号路径部具有：
第一主信号路径，级联连接有N1（N1为2以上的偶数）个NOT门；以及
分支信号路径，在即将到达所述N1个NOT门中的第M1（M1=1、3、…N1-1）个之前从所述第一主信号路径分支，或者刚通过所述N1个NOT门中的第L1（L1=2、4、…N1）个之后与所述第一主信号路径合流。
14.根据权利要求1至3中任一项所述的延迟控制装置，其特征在于，
所述第一输入脉冲信号为翻转信号，
所述第一信号路径部具有：
第二主信号路径，级联连接有N2（N2为3以上的奇数）个NOT门；以及
分支信号路径，在刚通过所述N2个NOT门中的第M2（M2=1、3…N2-2）个之后从所述第二主信号路径分支，或者刚通过所述N2个NOT门中的第L2（L2=2、4、…N2-1）个之后与所述第二主信号路径合流。
15.根据权利要求1至3中任一项所述的延迟控制装置，其特征在于，
所述第一输入脉冲信号为非翻转信号或翻转信号，
所述第一信号路径部具有：
（1）第一子信号路径部，所述第一子信号路径部由级联连接有N1个（N1为2以上的偶数）NOT门的第一主信号路径、和在即将到达所述N1个NOT门中的第M1（M1=1、3、…N1-1）个之前从所述第一主信号路径分支、或者刚通过所述N1个NOT门中的第L1（L1=2、4、…N1）个之后与所述第一主信号路径合流的分支信号路径构成；
（2）第二主信号路径，级联连接有N2（N2为3以上的奇数）个NOT门；以及
第二子信号路径部，所述第二子信号路径部由在刚通过所述N2个NOT门中的第M2（M2=1、3、…N2-2）个之后从所述第二主信号路径分支、或者刚通过所述N2个NOT门中的第L2（L2=2、4、…N2-1）个之后与所述第二主信号路径合流的分支信号路径构成，
在所述第一输入脉冲信号为非翻转信号时，所述控制部向所述第一开关输出选择所述第一子信号路径部中一条信号路径的控制信号，在所述第一输入脉冲信号为翻转信号时，所述控制部向所述第一开关输出选择所述第二子信号路径部中一条信号路径的控制信号。
16.根据权利要求1至3及权利要求13至15中任一项所述的延迟控制装置，其特征在于，
所述第二输入脉冲信号为非翻转信号，
所述第二信号路径部具有：
第三主信号路径，级联连接有N3（N3为2以上的偶数）个NOT门；以及
分支信号路径，在即将到达所述N3个NOT门中的第M3（M3=1、3、…N3-1）个之前从所述第三主信号路径分支，或者刚通过所述N3个NOT门中的第L3（L3=2、4、…N3）个之后与所述第三主信号路径合流。
17.根据权利要求1至3及权利要求13至15中任一项所述的延迟控制装置，其特征在于，
所述第二输入脉冲信号为翻转信号，
所述第二信号路径部具有：
第四主信号路径，级联连接有N4（N4为3以上的奇数）个NOT门；以及
分支信号路径，在刚通过所述N4个NOT门中的第M4（M4=1、3、…N4-2）个之后从所述第四主信号路径分支，或者刚通过所述N4个NOT门中的第L4（L4=2、4、…N4-1）个之后与所述第四主信号路径合流。
18.根据权利要求1至3及权利要求13至15中任一项所述的延迟控制装置，其特征在于，
所述第二输入脉冲信号为非翻转信号或翻转信号，
所述第二信号路径部具有：
（1）第三子信号路径部，所述第三子信号路径部由级联连接有N3个（N3为2以上的偶数）NOT门的第三主信号路径、和在即将到达所述N3个NOT门中的第M3（M3=1、3、…N3-1）个之前从所述第三主信号路径分支、或者刚通过所述N3个NOT门中的第L3（L3=2、4、…N3）个之后与所述第三主信号路径合流的分支信号路径构成；
（2）第四主信号路径，级联连接有N4（N4为3以上的奇数）个NOT门；以及
第四子信号路径部，所述第四子信号路径部由在刚通过所述N4个NOT门中的第M4（M4=1、3、…N4-2）个之后从所述第四主信号路径分支、或者刚通过所述N4个NOT门中的第L4（L4=2、4、…N4-1）个之后与所述第四主信号路径合流的分支信号路径构成，
在所述第二输入脉冲信号为非翻转信号时，所述控制部向所述第二开关输出选择所述第三子信号路径部中一条信号路径的控制信号，在所述第二输入脉冲信号为翻转信号时，所述控制部向所述第二开关输出选择所述第四子信号路径部中一条信号路径的控制信号。
19.根据权利要求1至3中任一项所述的延迟控制装置，其特征在于，
所述第一输入脉冲信号为非翻转信号或翻转信号，
所述第一信号路径部具有级联连接有多个NOT门的第一主信号路径的同时，具有（1）由从所述第一主信号路径的中途分支或通过整条所述第一主信号路径而在所述第一主信号路径的输入侧至所述第一开关的所述一连接端之间通过不同的偶数个NOT门的多条信号路径构成的第一子信号路径部、以及由从所述第一主信号路径的中途分支或通过整条所述第一主信号路径而在所述第一主信号路径的输入侧至所述第一开关的所述一连接端之间通过不同的奇数个NOT门的多条信号路径构成的第二子信号路径部，或者具有（2）由从所述第一主信号路径的中途分支或通过整条所述第一主信号路径而在所述第一开关的所述一连接端至所述第一主信号路径的输出侧之间通过不同的偶数个NOT门的多条信号路径构成的第一子信号路径部、以及由从所述第一主信号路径的中途分支或通过整条所述第一主信号路径而在所述第一开关的所述一连接端至所述第一主信号路径的输出侧之间通过不同的奇数个NOT门的多条信号路径构成的第二子信号路径部，
在所述第一输入脉冲信号为非翻转信号时，所述控制部向所述第一开关输出选择所述第一子信号路径部中一条信号路径的控制信号，在所述第一输入脉冲信号为翻转信号时，所述控制部向所述第一开关输出选择所述第二子信号路径部中一条信号路径的控制信号。
20.根据权利要求1至3及权利要求19中任一项所述的延迟控制装置，其特征在于，
所述第二输入脉冲信号为非翻转信号或翻转信号，
所述第二信号路径部具有级联连接有多个NOT门的第二主信号路径的同时，具有（1）由从所述第二主信号路径的中途分支或通过整条所述第二主信号路径而在所述第二主信号路径的输入侧至所述第二开关的所述一连接端之间通过不同的偶数个NOT门的多条信号路径构成的第三子信号路径部、以及由从所述第二主信号路径的中途分支或通过整条所述第二主信号路径而在所述第二主信号路径的输入侧至所述第二开关的所述一连接端之间通过不同的奇数个NOT门的多条信号路径构成的第四子信号路径部，或者具有（2）由从所述第二主信号路径的中途分支或通过整条所述第二主信号路径而在所述第二开关的所述一连接端至所述第二主信号路径的输出侧之间通过不同的偶数个NOT门的多条信号路径构成的第三子信号路径部、以及由从所述第二主信号路径的中途分支或通过整条所述第二主信号路径而在所述第二开关的所述一连接端至所述第二主信号路径的输出侧之间通过不同的奇数个NOT门的多条信号路径构成的第四子信号路径部，
在所述第二输入脉冲信号为非翻转信号时，所述控制部向所述第二开关输出选择所述第三子信号路径部中一条信号路径的控制信号，在所述第二输入脉冲信号为翻转信号时，所述控制部向所述第二开关输出选择所述第四子信号路径部中一条信号路径的控制信号。
21.根据权利要求1至20中任一项所述的延迟控制装置，其特征在于，
所述第一信号路径部、所述第二信号路径部、第一开关、第二开关、及控制部在PLD（Programmable Logic Device：可编程逻辑电路）内构成。
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