JP2016208220A

JP2016208220A - 可変減衰器

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Publication number: JP2016208220A
Application number: JP2015086556A
Authority: JP
Inventors: 政毅半谷; Masaki Hanya; 山中　宏治; Koji Yamanaka; 宏治山中; 邦浩遠藤; Kunihiro Endo; 良洋塚原; Yoshihiro Tsukahara
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2015-04-21
Filing date: 2015-04-21
Publication date: 2016-12-08
Anticipated expiration: 2035-04-21
Also published as: JP6425612B2

Abstract

【課題】回路の減衰量を連続的に変化させることができるとともに、移相器を縦続に接続することなく、通過位相を連続的に変化させることができる可変減衰器を得ることを目的とする。
【解決手段】抵抗４と並列に接続されているトランジスタ８と、抵抗５と並列に接続されているトランジスタ９と、一端がトランジスタ回路３と接続されて、他端が抵抗容量組合せ回路１１と接続されているトランジスタ１０とを設け、制御回路１４が、トランジスタ８，９，１０に印加するゲートバイアス電圧を調整することで、トランジスタ８，９，１０のインピーダンスを制御する。
【選択図】図１

Description

この発明は、減衰量及び通過位相を可変することが可能な可変減衰器に関するものである。

以下の特許文献１には、トランジスタスイッチの開閉を制御して、回路全体のシリーズ抵抗とシャント抵抗を変化させることで、回路の減衰量を離散的に変化させることが可能な可変減衰器が開示されている。
以下の特許文献２には、スイッチング素子の開閉を制御することで、回路全体の通過位相を離散的に変化させることが可能な移相器が開示されている。

特開２００６−１７３８６８号公報（図１）特開２０１０−１８３１９２号公報（図１）

従来の可変減衰器は以上のように構成されているので、回路全体のシリーズ抵抗とシャント抵抗を変化させることで、回路の減衰量を離散的に変化させることができるが、回路の減衰量を連続的に変化させることができないという課題があった。
また、回路の減衰量を離散的に変化させることができても、通過位相を変化させることができないため、減衰量と同時に通過位相を変化させる必要がある場合、例えば、特許文献２に開示されているような移相器を縦続に接続する必要があり、回路の大型化を招いてしまうという課題があった。

この発明は上記のような課題を解決するためになされたもので、回路の減衰量を連続的に変化させることができるとともに、移相器を縦続に接続することなく、通過位相を連続的に変化させることができる可変減衰器を得ることを目的とする。

この発明に係る可変減衰器は、入力端子と出力端子の間に接続されており、第１の抵抗とインダクタが直列に接続されている第１の回路と、一端が第１の回路と接続されて、他端がグランドに接続されており、第２の抵抗とキャパシタが並列に接続されている第２の回路と、第１の回路を構成している第１の抵抗と並列に接続されている第１のスイッチング素子と、第１の回路と第２の回路との間又は第２の回路とグランドとの間に挿入されている第２のスイッチング素子とを設け、制御回路が、第１及び第２のスイッチング素子のインピーダンスを制御するようにしたものである。

この発明によれば、第１の回路を構成している第１の抵抗と並列に接続されている第１のスイッチング素子と、第１の回路と第２の回路との間又は第２の回路とグランドとの間に挿入されている第２のスイッチング素子とを設け、制御回路が、第１及び第２のスイッチング素子のインピーダンスを制御するように構成したので、回路の減衰量を連続的に変化させることができるとともに、移相器を縦続に接続することなく、通過位相を連続的に変化させることができる効果がある。

この発明の実施の形態１による可変減衰器を示す構成図である。この発明の実施の形態１による可変減衰器の等価回路を示す回路図である。図１の可変減衰器を低減衰状態で使用する場合の等価回路を示す回路図である。図１の可変減衰器を中減衰状態で使用する場合の等価回路を示す回路図である。図１の可変減衰器を高減衰状態で使用する場合の等価回路を示す回路図である。図１の可変減衰器における各状態での減衰量と通過位相を示す説明図である。この発明の実施の形態１による他の可変減衰器を示す構成図である。この発明の実施の形態２による可変減衰器を示す構成図である。この発明の実施の形態３による可変減衰器を示す構成図である。この発明の実施の形態３による可変減衰器の等価回路を示す回路図である。図９の可変減衰器を低減衰状態で使用する場合の等価回路を示す回路図である。図９の可変減衰器を中減衰状態で使用する場合の等価回路を示す回路図である。図９の可変減衰器を高減衰状態で使用する場合の等価回路を示す回路図である。図９の可変減衰器における各状態での減衰量と通過位相を示す説明図である。この発明の実施の形態４による可変減衰器を示す構成図である。

以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面にしたがって説明する。

実施の形態１．
図１はこの発明の実施の形態１による可変減衰器を示す構成図である。
図１において、入力端子１は信号を入力する端子であり、出力端子２は信号を出力する端子である。
トランジスタ回路３は入力端子１と出力端子２の間に接続されており、第１の抵抗である抵抗４，５とインダクタ６，７が直列に接続されている第１の回路である。
抵抗４は、一端が入力端子１と接続されている入力側の抵抗である。
インダクタ６は、一端が抵抗４の他端と接続されている入力側のインダクタである。
インダクタ７は、一端がインダクタ６の他端と接続されている出力側のインダクタである。
抵抗５は、一端がインダクタ７の他端と接続されて、他端が出力端子２と接続されている出力側の抵抗である。

第１のスイッチング素子であるトランジスタ８は抵抗４と並列に接続されている入力側のスイッチング素子である。
第１のスイッチング素子であるトランジスタ９は抵抗５と並列に接続されている出力側のスイッチング素子である。
第２のスイッチング素子であるトランジスタ１０は一端がトランジスタ回路３と接続されている。
抵抗容量組合せ回路１１は一端がトランジスタ１０の他端と接続されて、他端がグランド１５に接続されており、第２の抵抗である抵抗１２とキャパシタ１３が並列に接続されている第２の回路である。
制御回路１４はトランジスタ８，９，１０に印加するゲートバイアス電圧を調整することで、トランジスタ８，９，１０のインピーダンスを制御する。

図２はこの発明の実施の形態１による可変減衰器の等価回路を示す回路図である。
図２において、８ａはトランジスタ８が持つ等価的な容量であり、８ｂはトランジスタ８が持つ等価的な可変抵抗である。
９ａはトランジスタ９が持つ等価的な容量であり、９ｂはトランジスタ８が持つ等価的な可変抵抗である。
１０ａはトランジスタ１０が持つ等価的な容量であり、１０ｂはトランジスタ８が持つ等価的な可変抵抗である。
この実施の形態１では、トランジスタ８，９，１０が、モノリシック集積回路上に形成された電界効果トランジスタで構成されているものを想定しているが、トランジスタ８，９，１０が、等価的な容量８ａ，９ａ，１０ａと等価的な可変抵抗８ｂ，９ｂ，１０ｂを持っていればよく、即ち、インピーダンスが連続的に変化するものであればよく、例えば、トランジスタ８，９，１０が、ダイオードや機械式スイッチで構成されているものであってもよい。
なお、等価的な容量８ａ，９ａ，１０ａと等価的な可変抵抗８ｂ，９ｂ，１０ｂを持っているダイオードの種類は特に問わないが、例えば、可変容量ダイオードとＰＩＮダイオードが組み合わされたようなものが考えられる。また、等価的な容量８ａ，９ａ，１０ａと等価的な可変抵抗８ｂ，９ｂ，１０ｂを持っている機械式スイッチの種類は特に問わないが、例えば、１つ以上の抵抗とキャパシタとリレーが組み合わされたようなものが考えられる。

次に動作について説明する。
図１の可変減衰器の減衰量及び通過位相は、制御回路１４が、トランジスタ８，９，１０に印加するゲートバイアス電圧を調整することで制御する。
ここで、図３は図１の可変減衰器を低減衰状態で使用する場合の等価回路を示す回路図である。

この実施の形態１では、トランジスタ８，９，１０が電界効果トランジスタで構成されていることを想定しており、トランジスタ８，９は、短絡に係るゲート閾値電圧Ｖｔｈ_１より大きなゲートバイアス電圧が印加されると、スイッチ的にオンになるため、可変抵抗８ｂ，９ｂの抵抗値が十分に小さくなる。また、トランジスタ８，９は、開放に係るゲート閾値電圧Ｖｔｈ_２より小さなゲートバイアス電圧が印加されると、スイッチ的にオフになるため、可変抵抗８ｂ，９ｂの抵抗値が十分に大きくなる。
トランジスタ８，９は、短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧が印加される場合、そのゲートバイアス電圧が大きいほど、可変抵抗８ｂ，９ｂの抵抗値が小さくなる。つまり、可変抵抗８ｂ，９ｂの抵抗値は、そのゲートバイアス電圧に応じて連続的に変化する。なお、Ｖｔｈ_１＞Ｖｔｈ_２である。

トランジスタ１０についても、短絡に係るゲート閾値電圧Ｖｔｈ_１より大きなゲートバイアス電圧が印加されると、スイッチ的にオンになるため、可変抵抗１０ｂの抵抗値が十分に小さくなる。また、トランジスタ１０は、開放に係るゲート閾値電圧Ｖｔｈ_２より小さなゲートバイアス電圧が印加されると、スイッチ的にオフになるため、可変抵抗１０ｂの抵抗値が十分に大きくなる。
トランジスタ１０は、短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧が印加される場合、そのゲートバイアス電圧が大きいほど、可変抵抗１０ｂの抵抗値が小さくなる。つまり、可変抵抗１０ｂの抵抗値は、そのゲートバイアス電圧に応じて連続的に変化する。

まず、図１の可変減衰器を低減衰状態で使用する場合、制御回路１４が、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さいゲートバイアス電圧をトランジスタ１０に印加する。

これにより、トランジスタ８，９が持つ可変抵抗８ｂ，９ｂは、抵抗値が十分に小さくなるため、図３に示すように、短絡の状態とみなすことができるようになる。
また、トランジスタ１０が持つ可変抵抗１０ｂは、抵抗値が十分に大きくなるため、図３に示すように、開放の状態とみなすことができるようになる。
このとき、可変減衰器の全体を見ると、入力端子１と出力端子２の間にシリーズに接続されている抵抗の値は小さく、シャントに接続されている容量の値は、トランジスタ１０が持つ容量１０ａとキャパシタ１３との合成になり、容量値が小さい状態になる。

次に、図４は図１の可変減衰器を中減衰状態で使用する場合の等価回路を示す回路図である。
図１の可変減衰器を中減衰状態で使用する場合、制御回路１４が、図１の可変減衰器を低減衰状態で使用する場合にトランジスタ８，９に印加するゲートバイアス電圧より小さなゲートバイアス電圧をトランジスタ８，９に印加する。具体的には、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ８，９に印加する。
また、図１の可変減衰器を低減衰状態で使用する場合にトランジスタ１０に印加するゲートバイアス電圧より大きなゲートバイアス電圧をトランジスタ１０に印加する。具体的には、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ１０に印加する。

これにより、トランジスタ８，９が持つ可変抵抗８ｂ，９ｂは、抵抗値が図１の可変減衰器を低減衰状態で使用する場合よりも大きくなるため、図４に示すように、短絡の状態ではなくなる。
また、トランジスタ１０が持つ可変抵抗１０ｂは、抵抗値が図１の可変減衰器を低減衰状態で使用する場合よりも小さくなるため、図４に示すように、開放の状態ではなくなる。
このとき、可変減衰器の全体を見ると、入力端子１と出力端子２の間にシリーズに接続されている抵抗の値は、低減衰状態で使用する場合よりも大きく、シャントに接続されている容量の値は、トランジスタ１０が持つ可変抵抗１０ｂの抵抗値の影響で、低減衰状態で使用する場合よりも大きい状態になる。
このため、可変減衰器の減衰量は、低減衰状態で使用する場合よりも大きくなり、可変減衰器の通過位相遅れが大きい状態になる。

次に、図５は図１の可変減衰器を高減衰状態で使用する場合の等価回路を示す回路図である。
図１の可変減衰器を高減衰状態で使用する場合、制御回路１４が、図１の可変減衰器を中減衰状態で使用する場合にトランジスタ８，９に印加するゲートバイアス電圧より小さなゲートバイアス電圧をトランジスタ８，９に印加する。具体的には、トランジスタ８，９の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さなゲートバイアス電圧をトランジスタ８，９に印加する。
また、図１の可変減衰器を中減衰状態で使用する場合にトランジスタ１０に印加するゲートバイアス電圧より大きなゲートバイアス電圧をトランジスタ１０に印加する。具体的には、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ１０に印加する。

これにより、トランジスタ８，９が持つ可変抵抗８ｂ，９ｂは、抵抗値が十分に大きくなるため、図５に示すように、開放の状態とみなすことができるようになる。
また、トランジスタ１０が持つ可変抵抗１０ｂは、抵抗値が十分に小さくなるため、図５に示すように、短絡の状態とみなすことができるようになる。
このとき、可変減衰器の全体を見ると、入力端子１と出力端子２の間にシリーズに接続されている抵抗の値は、中減衰状態で使用する場合よりも大きく、シャントに接続されている容量の値は、中減衰状態で使用する場合よりも大きい状態になる。
このため、可変減衰器の減衰量は、中減衰状態で使用する場合よりも大きくなり、可変減衰器の通過位相遅れが大きい状態になる。

図６は図１の可変減衰器における各状態での減衰量と通過位相を示す説明図である。
可変減衰器が低減衰状態であれば、図６に示すように、可変減衰器の減衰量は小さいが、トランジスタ８，９，１０のインピーダンスを調整することで、可変減衰器の減衰状態を連続的に変化させることができる。中減衰状態では、低減衰状態のときよりも可変減衰器の減衰量が大きくなり、高減衰状態では、さらに可変減衰器の減衰量が大きくなっている。
図６は、トランジスタ８，９，１０の減衰状態を、低減衰状態から中減衰状態を経て高減衰状態へ連続的に変化させると、減衰量が連続的に増加すると同時に、通過位相遅れが連続的に増加することを表している。

以上で明らかなように、この実施の形態１によれば、抵抗４と並列に接続されているトランジスタ８と、抵抗５と並列に接続されているトランジスタ９と、一端がトランジスタ回路３と接続されて、他端が抵抗容量組合せ回路１１と接続されているトランジスタ１０とを設け、制御回路１４が、トランジスタ８，９，１０に印加するゲートバイアス電圧を調整することで、トランジスタ８，９，１０のインピーダンスを制御するように構成したので、回路の減衰量を連続的に変化させることができるとともに、移相器を縦続に接続することなく、通過位相を連続的に変化させることができる効果を奏する。

図１の例では、トランジスタ１０が、インダクタ６とインダクタ７の接続点と、抵抗容量組合せ回路１１との間に挿入されているものを示しているが、抵抗容量組合せ回路１１とグランド１５の間に挿入されているものであってもよい。
また、図１では、トランジスタ８，９及びトランジスタ回路３からなる回路と、トランジスタ１０及び抵抗容量組合せ回路１１からなる回路とによってＴ型の可変減衰器が構成されている例を示しているが、Ｔ型の可変減衰器に限るものではなく、例えば、図７に示すようなΠ型の可変減衰器が構成されているものであってもよい。この場合、トランジスタ１０及び抵抗容量組合せ回路１１からなる回路は、２つ実装することになる。

図１の例では、トランジスタ回路３に対するトランジスタ１０の接続位置が、インダクタ６とインダクタ７の接続点であるものを示しているが、トランジスタ回路３に対するトランジスタ１０の接続位置は、インダクタ６とインダクタ７の接続点に限るものではなく、入力端子１の出力側、インダクタ６の入力側、インダクタ７の出力側、出力端子２の入力側などでもよい。
また、図１の例では、トランジスタ回路３が、２つの抵抗４，５と、２つのインダクタ６，７とから構成されているが、１つの抵抗と１つのインダクタとから構成されているものであってもよい。したがって、トランジスタ回路３が、抵抗４及びインダクタ６のみから構成されて、抵抗５及びインダクタ７がない構成や、抵抗５及びインダクタ７のみから構成されて、抵抗４及びインダクタ６がない構成でもよい。この場合、トランジスタ８，９についても、どちらか一方だけになる。

実施の形態２．
上記実施の形態１では、トランジスタ１０とグランド１５の間に接続されている抵抗容量組合せ回路１１が、抵抗１２とキャパシタ１３が並列に接続されている線路であるものを示したが、抵抗とキャパシタが直列に接続されている線路であってもよい。
図８はこの発明の実施の形態２による可変減衰器を示す構成図であり、図８において、図１と同一符号は同一または相当部分を示すので説明を省略する。
抵抗容量組合せ回路２１は一端がトランジスタ１０の他端と接続されて、他端がグランド１５に接続されており、第２の抵抗である抵抗２２とキャパシタ２３が直列に接続されている第２の回路である。

制御回路１４の制御内容は、上記実施の形態１と同様であり、図８の可変減衰器を低減衰状態で使用する場合、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さいゲートバイアス電圧をトランジスタ１０に印加する。
図８の可変減衰器を中減衰状態で使用する場合、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ１０に印加する。
図８の可変減衰器を高減衰状態で使用する場合、トランジスタ８，９の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ１０に印加する。

抵抗容量組合せ回路２１が、抵抗２２とキャパシタ２３が直列に接続されている線路であっても、制御回路１４が、トランジスタ８，９，１０のインピーダンスを制御することで、上記実施の形態１と同様の効果を得ることができる。
また、抵抗２２とキャパシタ２３が直列に接続されている場合、抵抗１２とキャパシタ１３が並列に接続されている場合よりも、トランジスタ１０からグランド１５に至る線路の線路長を短くすることができる。即ち、抵抗２２とキャパシタ２３を直列に接続する場合、トランジスタ１０と接続される線路を分岐する必要がないため、抵抗１２とキャパシタ１３を並列に接続する場合よりも、トランジスタ１０からグランド１５に至る線路の線路長を短くすることができる。このため、上記実施の形態１よりも、可変減衰器の小型化を図ることができる効果も得られる。

図８の例では、トランジスタ１０が、インダクタ６とインダクタ７の接続点と、抵抗容量組合せ回路２１との間に挿入されているものを示しているが、抵抗容量組合せ回路２１とグランド１５の間に挿入されているものであってもよい。
また、図８では、トランジスタ８，９及びトランジスタ回路３からなる回路と、トランジスタ１０及び抵抗容量組合せ回路２１からなる回路とによってＴ型の可変減衰器が構成されている例を示しているが、Ｔ型の可変減衰器に限るものではなく、例えば、Π型の可変減衰器が構成されているものであってもよい。この場合、トランジスタ１０及び抵抗容量組合せ回路２１からなる回路は、２つ実装することになる。

図８の例では、トランジスタ回路３に対するトランジスタ１０の接続位置が、インダクタ６とインダクタ７の接続点であるものを示しているが、トランジスタ回路３に対するトランジスタ１０の接続位置は、インダクタ６とインダクタ７の接続点に限るものではなく、入力端子１の出力側、インダクタ６の入力側、インダクタ７の出力側、出力端子２の入力側などでもよい。
また、図８の例では、トランジスタ回路３が、２つの抵抗４，５と、２つのインダクタ６，７とから構成されているが、１つの抵抗と１つのインダクタとから構成されているものであってもよい。したがって、トランジスタ回路３が、抵抗４及びインダクタ６のみから構成されて、抵抗５及びインダクタ７がない構成や、抵抗５及びインダクタ７のみから構成されて、抵抗４及びインダクタ６がない構成でもよい。この場合、トランジスタ８，９についても、どちらか一方だけになる。

実施の形態３．
図９はこの発明の実施の形態３による可変減衰器を示す構成図であり、図９において、図１と同一符号は同一または相当部分を示すので説明を省略する。
トランジスタ回路３１は入力端子１と出力端子２の間に接続されており、第１の抵抗である抵抗４，５とキャパシタ３２，３３が直列に接続されている第１の回路である。
キャパシタ３２は、一端が抵抗４の他端と接続されている入力側のキャパシタである。
キャパシタ３３は、一端がキャパシタ３２の他端と接続されている出力側のキャパシタである。
抵抗インダクタ組合せ回路３４は一端がトランジスタ１０の他端と接続されて、他端がグランド１５に接続されており、第２の抵抗である抵抗１２とインダクタ３５が並列に接続されている第２の回路である。

図１０はこの発明の実施の形態３による可変減衰器の等価回路を示す回路図である。
この実施の形態３では、トランジスタ８，９，１０が、モノリシック集積回路上に形成された電界効果トランジスタで構成されているものを想定しているが、トランジスタ８，９，１０が、等価的な容量８ａ，９ａ，１０ａと等価的な可変抵抗８ｂ，９ｂ，１０ｂを持っていればよく、即ち、インピーダンスが連続的に変化するものであればよく、例えば、トランジスタ８，９，１０が、ダイオードや機械式スイッチで構成されているものであってもよい。

次に動作について説明する。
図９の可変減衰器の減衰量及び通過位相は、制御回路１４が、トランジスタ８，９，１０に印加するゲートバイアス電圧を調整することで制御する。
ここで、図１１は図９の可変減衰器を低減衰状態で使用する場合の等価回路を示す回路図である。

まず、図９の可変減衰器を低減衰状態で使用する場合、制御回路１４が、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さいゲートバイアス電圧をトランジスタ１０に印加する。

これにより、トランジスタ８，９が持つ可変抵抗８ｂ，９ｂは、抵抗値が十分に小さくなるため、図１１に示すように、短絡の状態とみなすことができるようになる。
また、トランジスタ１０が持つ可変抵抗１０ｂは、抵抗値が十分に大きくなるため、図１１に示すように、開放の状態とみなすことができるようになる。
このとき、可変減衰器の全体を見ると、入力端子１と出力端子２の間にシリーズに接続されている抵抗の値は小さくなり、シャントに接続されているインダクタ３５が、トランジスタ１０が持つ容量１０ａによって遮断されるため、インダクタンスが小さい状態になる。

次に、図１２は図９の可変減衰器を中減衰状態で使用する場合の等価回路を示す回路図である。
図９の可変減衰器を中減衰状態で使用する場合、制御回路１４が、図９の可変減衰器を低減衰状態で使用する場合にトランジスタ８，９に印加するゲートバイアス電圧より小さなゲートバイアス電圧をトランジスタ８，９に印加する。具体的には、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ８，９に印加する。
また、図９の可変減衰器を低減衰状態で使用する場合にトランジスタ１０に印加するゲートバイアス電圧より大きなゲートバイアス電圧をトランジスタ１０に印加する。具体的には、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ１０に印加する。

これにより、トランジスタ８，９が持つ可変抵抗８ｂ，９ｂは、抵抗値が図９の可変減衰器を低減衰状態で使用する場合よりも大きくなり、図１２に示すように、短絡の状態ではなくなる。
また、トランジスタ１０が持つ可変抵抗１０ｂは、抵抗値が図９の可変減衰器を低減衰状態で使用する場合よりも小さくなり、図１２に示すように、開放の状態ではなくなる。
このとき、可変減衰器の全体を見ると、入力端子１と出力端子２の間にシリーズに接続されている抵抗の値は、低減衰状態で使用する場合よりも大きく、シャントに接続されているインダクタンスは、低減衰状態で使用する場合よりも大きい状態になる。
このため、可変減衰器の減衰量は、低減衰状態で使用する場合よりも大きくなり、可変減衰器の通過位相進みが大きい状態になる。

次に、図１３は図９の可変減衰器を高減衰状態で使用する場合の等価回路を示す回路図である。
図９の可変減衰器を高減衰状態で使用する場合、制御回路１４が、図９の可変減衰器を中減衰状態で使用する場合にトランジスタ８，９に印加するゲートバイアス電圧より小さなゲートバイアス電圧をトランジスタ８，９に印加する。具体的には、トランジスタ８，９の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さなゲートバイアス電圧をトランジスタ８，９に印加する。
また、図９の可変減衰器を中減衰状態で使用する場合にトランジスタ１０に印加するゲートバイアス電圧より大きなゲートバイアス電圧をトランジスタ１０に印加する。具体的には、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ１０に印加する。

これにより、トランジスタ８，９が持つ可変抵抗８ｂ，９ｂは、抵抗値が十分に大きくなるため、図１３に示すように、開放の状態とみなすことができるようになる。
また、トランジスタ１０が持つ可変抵抗１０ｂは、抵抗値が十分に小さくなるため、図１３に示すように、短絡の状態とみなすことができるようになる。
このとき、可変減衰器の全体を見ると、入力端子１と出力端子２の間にシリーズに接続されている抵抗の値は、中減衰状態で使用する場合よりも大きく、シャントに接続されているインダクタンスは、中減衰状態で使用する場合よりも大きい状態になる。
このため、可変減衰器の減衰量は、中減衰状態で使用する場合よりも大きくなり、可変減衰器の通過位相進みが大きい状態になる。

図１４は図９の可変減衰器における各状態での減衰量と通過位相を示す説明図である。
可変減衰器が低減衰状態であれば、図１４に示すように、可変減衰器の減衰量は小さいが、トランジスタ８，９，１０のインピーダンスを調整することで、可変減衰器の減衰状態を連続的に変化させることができる。中減衰状態では、低減衰状態のときよりも可変減衰器の減衰量が大きくなり、高減衰状態では、さらに可変減衰器の減衰量が大きくなっている。
図１４は、トランジスタ８，９，１０の減衰状態を、低減衰状態から中減衰状態を経て高減衰状態へ連続的に変化させると、減衰量が連続的に増加すると同時に、通過位相進みが連続的に増加することを表している。

以上で明らかなように、この実施の形態３によれば、抵抗４と並列に接続されているトランジスタ８と、抵抗５と並列に接続されているトランジスタ９と、一端がトランジスタ回路３１と接続されて、他端が抵抗インダクタ組合せ回路３４と接続されているトランジスタ１０とを設け、制御回路１４が、トランジスタ８，９，１０に印加するゲートバイアス電圧を調整することで、トランジスタ８，９，１０のインピーダンスを制御するように構成したので、回路の減衰量を連続的に変化させることができるとともに、移相器を縦続に接続することなく、通過位相を連続的に変化させることができる効果を奏する。

図９の例では、トランジスタ１０が、キャパシタ３２とキャパシタ３３の接続点と、抵抗インダクタ組合せ回路３４との間に挿入されているものを示しているが、抵抗インダクタ組合せ回路３４とグランド１５の間に挿入されているものであってもよい。
また、図９では、トランジスタ８，９及びトランジスタ回路３１からなる回路と、トランジスタ１０及び抵抗インダクタ組合せ回路３４からなる回路とによってＴ型の可変減衰器が構成されている例を示しているが、Ｔ型の可変減衰器に限るものではなく、例えば、Π型の可変減衰器が構成されているものであってもよい。この場合、トランジスタ１０及び抵抗インダクタ組合せ回路３４からなる回路は、２つ実装することになる。

図９の例では、トランジスタ回路３１に対するトランジスタ１０の接続位置が、キャパシタ３２とキャパシタ３３の接続点であるものを示しているが、トランジスタ回路３１に対するトランジスタ１０の接続位置は、キャパシタ３２とキャパシタ３３の接続点に限るものではなく、入力端子１の出力側、キャパシタ３２の入力側、キャパシタ３３の出力側、出力端子２の入力側などでもよい。
また、図９の例では、トランジスタ回路３１が、２つの抵抗４，５と、２つのキャパシタ３２，３３とから構成されているが、１つの抵抗と１つのキャパシタとから構成されているものであってもよい。したがって、トランジスタ回路３１が、抵抗４及びキャパシタ３２のみから構成されて、抵抗５及びキャパシタ３３がない構成や、抵抗５及びキャパシタ３３のみから構成されて、抵抗４及びキャパシタ３２がない構成でもよい。この場合、トランジスタ８，９についても、どちらか一方だけになる。

実施の形態４．
上記実施の形態３では、トランジスタ１０とグランド１５の間に接続されている抵抗インダクタ組合せ回路３４が、抵抗１２とインダクタ３５が並列に接続されている線路であるものを示したが、抵抗とインダクタが直列に接続されている線路であってもよい。
図１５はこの発明の実施の形態４による可変減衰器を示す構成図であり、図１５において、図９と同一符号は同一または相当部分を示すので説明を省略する。
抵抗インダクタ組合せ回路４１は一端がトランジスタ１０の他端と接続されて、他端がグランド１５に接続されており、第２の抵抗である抵抗４２とインダクタ４３が直列に接続されている第２の回路である。

制御回路１４の制御内容は、上記実施の形態３と同様であり、図１５の可変減衰器を低減衰状態で使用する場合、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さいゲートバイアス電圧をトランジスタ１０に印加する。
図１５の可変減衰器を中減衰状態で使用する場合、トランジスタ８，９の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より小さく、かつ、開放に係るゲート閾値電圧Ｖｔｈ_２より大きなゲートバイアス電圧をトランジスタ１０に印加する。
図１５の可変減衰器を高減衰状態で使用する場合、トランジスタ８，９の開放に係るゲート閾値電圧Ｖｔｈ_２より十分に小さなゲートバイアス電圧をトランジスタ８，９に印加する。また、トランジスタ１０の短絡に係るゲート閾値電圧Ｖｔｈ_１より十分に大きなゲートバイアス電圧をトランジスタ１０に印加する。

抵抗インダクタ組合せ回路４１が、抵抗４２とインダクタ４３が直列に接続されている線路であっても、制御回路１４が、トランジスタ８，９，１０のインピーダンスを制御することで、上記実施の形態３と同様の効果を得ることができる。
また、抵抗４２とインダクタ４３が直列に接続されている場合、抵抗１２とインダクタ３５が並列に接続されている場合よりも、トランジスタ１０からグランド１５に至る線路の線路長を短くすることができる。即ち、抵抗４２とインダクタ４３を直列に接続する場合、トランジスタ１０と接続される線路を分岐する必要がないため、抵抗１２とインダクタ３５を並列に接続する場合よりも、トランジスタ１０からグランド１５に至る線路の線路長を短くすることができる。このため、上記実施の形態３よりも、可変減衰器の小型化を図ることができる効果も得られる。

図１５の例では、トランジスタ１０が、キャパシタ３２とキャパシタ３３の接続点と、抵抗インダクタ組合せ回路４１との間に挿入されているものを示しているが、抵抗インダクタ組合せ回路４１とグランド１５の間に挿入されているものであってもよい。
また、図１５では、トランジスタ８，９及びトランジスタ回路３１からなる回路と、トランジスタ１０及び抵抗インダクタ組合せ回路４１からなる回路とによってＴ型の可変減衰器が構成されている例を示しているが、Ｔ型の可変減衰器に限るものではなく、例えば、Π型の可変減衰器が構成されているものであってもよい。この場合、トランジスタ１０及び抵抗インダクタ組合せ回路４１からなる回路は、２つ実装することになる。

図１５の例では、トランジスタ回路３１に対するトランジスタ１０の接続位置が、キャパシタ３２とキャパシタ３３の接続点であるものを示しているが、トランジスタ回路３１に対するトランジスタ１０の接続位置は、キャパシタ３２とキャパシタ３３の接続点に限るものではなく、入力端子１の出力側、キャパシタ３２の入力側、キャパシタ３３の出力側、出力端子２の入力側などでもよい。
また、図１５の例では、トランジスタ回路３１が、２つの抵抗４，５と、２つのキャパシタ３２，３３とから構成されているが、１つの抵抗と１つのキャパシタとから構成されているものであってもよい。したがって、トランジスタ回路３１が、抵抗４及びキャパシタ３２のみから構成されて、抵抗５及びキャパシタ３３がない構成や、抵抗５及びキャパシタ３３のみから構成されて、抵抗４及びキャパシタ３２がない構成でもよい。この場合、トランジスタ８，９についても、どちらか一方だけになる。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１入力端子、２出力端子、３トランジスタ回路（第１の回路）、４抵抗（第１の抵抗、入力側の抵抗）、５抵抗（第１の抵抗、出力側の抵抗）、６インダクタ（入力側のインダクタ）、７インダクタ（出力側のインダクタ）、８トランジスタ（第１のスイッチング素子、入力側のスイッチング素子）、８ａ等価的な容量、８ｂ等価的な可変抵抗、９トランジスタ（第１のスイッチング素子、出力側のスイッチング素子）、９ａ等価的な容量、９ｂ等価的な可変抵抗、１０トランジスタ（第２のスイッチング素子）、１０ａ等価的な容量、１０ｂ等価的な可変抵抗、１１抵抗容量組合せ回路（第２の回路）、１２抵抗（第２の抵抗）、１３キャパシタ、１４制御回路、１５グランド、２１抵抗容量組合せ回路（第２の回路）、２２抵抗（第２の抵抗）、２３キャパシタ、３１トランジスタ回路（第１の回路）、３２キャパシタ（入力側のキャパシタ）、３３キャパシタ（出力側のキャパシタ）、３４抵抗インダクタ組合せ回路（第２の回路）、３５インダクタ、４１抵抗インダクタ組合せ回路（第２の回路）、４２抵抗（第２の抵抗）、４３インダクタ。

Claims

入力端子と出力端子の間に接続されており、第１の抵抗とインダクタが直列に接続されている第１の回路と、
一端が前記第１の回路と接続されて、他端がグランドに接続されており、第２の抵抗とキャパシタが並列に接続されている第２の回路と、
前記第１の回路を構成している前記第１の抵抗と並列に接続されている第１のスイッチング素子と、
前記第１の回路と前記第２の回路との間又は前記第２の回路と前記グランドとの間に挿入されている第２のスイッチング素子と、
前記第１及び第２のスイッチング素子のインピーダンスを制御する制御回路と
を備えた可変減衰器。
入力端子と出力端子の間に接続されており、第１の抵抗とインダクタが直列に接続されている第１の回路と、
一端が前記第１の回路と接続されて、他端がグランドに接続されており、第２の抵抗とキャパシタが直列に接続されている第２の回路と、
前記第１の回路を構成している前記第１の抵抗と並列に接続されている第１のスイッチング素子と、
前記第１の回路と前記第２の回路との間又は前記第２の回路と前記グランドとの間に挿入されている第２のスイッチング素子と、
前記第１及び第２のスイッチング素子のインピーダンスを制御する制御回路と
を備えた可変減衰器。
前記第１の回路を構成している前記第１の抵抗は、入力側の抵抗と出力側の抵抗からなり、
前記第１の回路を構成している前記インダクタは、入力側のインダクタと出力側のインダクタからなり、
前記第１のスイッチング素子は、入力側のスイッチング素子と出力側のスイッチング素子からなり、
前記入力側の抵抗は、一端が前記入力端子と接続され、
前記入力側のインダクタは、一端が前記入力側の抵抗の他端と接続され、
前記出力側のインダクタは、一端が前記入力側のインダクタの他端と接続され、
前記出力側の抵抗は、一端が前記出力側のインダクタの他端と接続されて、他端が前記出力端子と接続され、
前記入力側のスイッチング素子は、前記入力側の抵抗と並列に接続され、
前記出力側のスイッチング素子は、前記出力側の抵抗と並列に接続されていることを特徴とする請求項１または請求項２記載の可変減衰器。
入力端子と出力端子の間に接続されており、第１の抵抗とキャパシタが直列に接続されている第１の回路と、
一端が前記第１の回路と接続されて、他端がグランドに接続されており、第２の抵抗とインダクタが並列に接続されている第２の回路と、
前記第１の回路を構成している前記第１の抵抗と並列に接続されている第１のスイッチング素子と、
前記第１の回路と前記第２の回路との間又は前記第２の回路と前記グランドとの間に挿入されている第２のスイッチング素子と、
前記第１及び第２のスイッチング素子のインピーダンスを制御する制御回路と
を備えた可変減衰器。
入力端子と出力端子の間に接続されており、第１の抵抗とキャパシタが直列に接続されている第１の回路と、
一端が前記第１の回路と接続されて、他端がグランドに接続されており、第２の抵抗とインダクタが直列に接続されている第２の回路と、
前記第１の回路を構成している前記第１の抵抗と並列に接続されている第１のスイッチング素子と、
前記第１の回路と前記第２の回路との間又は前記第２の回路と前記グランドとの間に挿入されている第２のスイッチング素子と、
前記第１及び第２のスイッチング素子のインピーダンスを制御する制御回路と
を備えた可変減衰器。
前記第１の回路を構成している前記第１の抵抗は、入力側の抵抗と出力側の抵抗からなり、
前記第１の回路を構成している前記キャパシタは、入力側のキャパシタと出力側のキャパシタからなり、
前記第１のスイッチング素子は、入力側のスイッチング素子と出力側のスイッチング素子からなり、
前記入力側の抵抗は、一端が前記入力端子と接続され、
前記入力側のキャパシタは、一端が前記入力側の抵抗の他端と接続され、
前記出力側のキャパシタは、一端が前記入力側のキャパシタの他端と接続され、
前記出力側の抵抗は、一端が前記出力側のキャパシタの他端と接続されて、他端が前記出力端子と接続され、
前記入力側のスイッチング素子は、前記入力側の抵抗と並列に接続され、
前記出力側のスイッチング素子は、前記出力側の抵抗と並列に接続されていることを特徴とする請求項４または請求項５記載の可変減衰器。
前記第１及び第２のスイッチング素子は、モノリシック集積回路上に形成された電界効果トランジスタで構成されていることを特徴とする請求項１から請求項６のうちのいずれか１項記載の可変減衰器。
前記第１及び第２のスイッチング素子は、ダイオードで構成されていることを特徴とする請求項１から請求項６のうちのいずれか１項記載の可変減衰器。
前記第１及び第２のスイッチング素子は、機械式スイッチで構成されていることを特徴とする請求項１から請求項６のうちのいずれか１項記載の可変減衰器。