CN109891690B - 直接调制激光器驱动电路 - Google Patents

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Abstract

驱动器电路(11)包括多个级联连接的NMOS晶体管，调制信号(VGN1)被施加到所述NMOS晶体管中的位于最下级处的最下级晶体管(TN1)的栅极端子，对位于所述最下级晶体管的上级处的上级晶体管(TN2)的栅极端子施加上级偏置电位(VGN2)，所述上级偏置电位(VGN2)包括位于所述上级晶体管(TN2)的紧邻下级的晶体管(TN1)的最小栅极‑源极电压(VGN1min)和最大漏极‑源极电压(VDS1max)之和。

Description

直接调制激光器驱动电路
技术领域
本发明涉及一种用于驱动DML(直接调制激光器)的分路LD(激光二极管)驱动技术，在所述DML中，对LD的光强度进行直接调制。
背景技术
近年来，随着通信业务量的增加，要求使用光纤的光通信网络具有较大的容量。具体地，用作通信网络的主要标准要素的以
Figure BDA0002033717220000011
在容量方面变得越来越大。随着容量的这种增大，已经完成了10GbE和40GbE的以太网标准化。目标在于甚至更大容量的100GbE的标准化过程即将完成。
如图18所示，在100GBase-LR4/ER4光传输系统的布置示例中，使用分路电路布置的LD驱动器已被报道为在虚线包围的发送前端中作为能够以低功耗执行高速操作的LD驱动器。
在使用分路LD驱动器的发送前端的布置示例中，如图19所示，由虚线包围的部分是分路LD驱动器部分。通过向LD添加并联的分路LD驱动器部分，接通/断开LD驱动器部分中的开关以承载信息，如图20A、图20B、图20C和图20D所示(非专利文献1中的图4)。由于分路LD驱动器具有较大的输出阻抗，所述驱动器与LD单片地集成或与LD安装在同一封装件中。因此，无需执行阻抗匹配，并且可以以低功耗执行高速操作。
相关技术文献
非专利文献
非专利文献1：A.Moto,T.Ikagawa,S.Sato,Y.Yamasaki,Y.Onishi及K.Tanaka,“Alow power quad 25.78-Gbit/s 2.5V laser diode driver using shunt-driving in0.18mm SiGe-BiCMOS”，Compound Semiconductor Integrated Circuit Symposium，2013。
发明内容
发明要解决的技术问题
如图21所示，在驱动器部分通过DC耦合直接加载在LD的阳极的布置中，当将CMOS工艺用于驱动器时，施加到LD的阳极的电压和施加到晶体管的漏极的电压是共同的。
然而，由于晶体管的击穿电压随着当前CMOS工艺的微型化而趋于减小，因此在如图21所示的关联的分路LD驱动器中，施加在晶体管的漏极和源极之间的电压超过击穿电压，从而不必要地击穿所述晶体管。此外，在EO响应中在LD弛豫振荡频率fr处存在谐振峰，并且由于这种谐振峰而导致在光波形中不期望地出现过冲和失真。
本发明解决这些问题，其目的在于提供一种能够避免晶体管的击穿的DML驱动技术。
解决问题的方法
为了实现上述目标，根据本发明的DML驱动电路包括：电源电路，配置为向激光二极管供给驱动电流；以及驱动器电路，与所述激光二极管并联连接，配置为根据输入的调制信号旁通所述驱动电流，其中所述驱动器电路包括多个级联连接的NMOS晶体管，所述调制信号被施加到所述NMOS晶体管中的位于最下级处的最下级晶体管的栅极端子，以及对所述NMOS晶体管中的位于最下级晶体管的上级处的上级晶体管的栅极端子施加上级偏置电位，所述上级偏置电位是位于所述上级晶体管的紧邻下级的晶体管的最小栅极-源极电压和最大漏极-源极电压之和。
本发明的效果
根据本发明，由于可以抑制当断开驱动电路的晶体管时获得的漏极-源极电压VDS使之不超过最大电压VDSmax，所以可以避免当VDS超过击穿电压时发生晶体管的击穿。
附图说明
图1是示出了根据第一实施例的DML驱动电路的布置的电路图；
图2是示出了根据第一实施例的级联布置的晶体管的I-V特性的图；
图3是示出了图1所示的DML驱动电路的衍生电路布置的示例的电路图；
图4是示出了根据第二实施例的DML驱动电路的布置的电路图；
图5是示出了根据第二实施例的电流控制晶体管的I-V特性的图；
图6是示出了图4所示的DML驱动电路的衍生电路布置的示例的电路图；
图7是示出了图4所示的DML驱动电路的另一衍生电路布置的示例的电路图；
图8是示出了根据第三实施例的DML驱动电路的布置的电路图；
图9是示出了图8中的LD的EO响应的图；
图10A是示出了谐振峰对光波形的影响(ILD波形)的图；
图10B是示出了谐振峰对光波形的影响(光波形)的图；
图11是示出了EO响应的补偿操作的图；
图12是示出了根据第四实施例的DML驱动电路的布置的电路图；
图13是示出了根据第四实施例的驱动电流的频率特性的图；
图14是示出了图12所示的DML驱动电路的衍生电路布置的示例的电路图；
图15是示出了图12所示的DML驱动电路的另一衍生电路布置的示例的电路图；
图16是示出了图15所示的LD的EO响应的图；
图17A是示出了在弛豫振荡频率处的大信号光波形的示例(单独驱动LD)的图；
图17B是示出了大信号光波形的示例(由图15中的DML驱动电路10进行LD驱动)的图；
图18是100GBase-LR4/ER4光传输系统的布置的示例的框图；
图19是示出了使用分路LD驱动器的发送前端的布置的示例的电路图；
图20A是示出了图19所示的发送前端的电路的示例(SW＝断开)的电路图；
图20B是示出了图19所示的发送前端的操作的示例(SW＝断开)的时序图；
图20C是示出了图19所示的发送前端的电路的示例(SW＝接通)的电路图；
图20D是示出了图19所示的发送前端的操作的示例(SW＝接通)的时序图；以及
图21是示出了使用关联的分路LD驱动器的发送前端的布置的示例的电路图。
具体实施方式
现在将参照附图描述本发明的实施例。
[第一实施例]
参照图1描述根据本发明的第一实施例的DML驱动电路10。
根据该实施例的DML(直接调制激光器)驱动电路10是在光传输系统的发送前端中用于驱动DML的分路LD驱动电路，在所述DML中，对LD(激光二极管)的光强度进行直接调制。根据该实施例，将描述电流源负载型布置示例。
如图1所示，根据该实施例的DML驱动电路10包括：电源电路12，用于向LD供给驱动电流；以及驱动器电路11，与LD并联连接以根据输入调制信号来旁通驱动电流。根据该实施例的特点，驱动器电路11的晶体管是两个级联的晶体管。
驱动器电路11包括NMOS最下级晶体管TN1和NMOS上级晶体管TN2，其中NMOS最下级晶体管TN1位于所述级联连接的下级处，其栅极端子施加有调制信号VGN1且其源极端子与地电位GND相连；NMOS上级晶体管TN2位于所述级联连接的上级处，其栅极端子施加有上级偏置电位VGN2，其源极端子与晶体管TN1的漏极端子相连，且其漏极端子与LD的阳极端子相连。
另一方面，电源电路12由连接在恒定电压源VCV和LD之间的恒定电流源IS形成。LD的阳极端子与恒定电流源IS相连，且LD的阴极端子与GND相连。
也就是说，在发送前端1中，包括在驱动器电路11中的TN2的漏极端子直接加载到LD的阳极端子。假设向TN1施加的VGN1的最大值和最小值被定义为VGN1max和VGN1min，那么当VGN1被设置在VGN1min时，LD的阳极-阴极电压VLD变成最大值VLDmax。
在这种情况下，假设TN1和TN2漏极-源极电压VDS1和VDS2被赋值为VDS1max和VDS2max且被分压以满足VDS1max＝VDS2max＝VLDmax/2，则期望的是TN1和TN2的大小彼此相等。此外，TN2的栅极电压VGN2必须满足等式(1)。当VGN2满足等式(1)时，在断开TN1和TN2时获得的栅极-源极电压变成彼此相等，从而获得VDS1max＝VDS2max＝VLDmax/2。
VGN2＝VGN1min+VDS1max...(1)
连接在TN1的栅极端子和GND之间的电阻元件Rm是输入匹配电阻器。当使用50Ω输入传输线时，Rm是50Ω。此外，当从IS供给的恒定电流、流向DML驱动电路10的旁通(提取)电流和流向LD的驱动电流被分别定义为ICC、IDN和ILD时，ICC＝IDN+ILD。
参考图2，VGSmax、VGSbias和VGSmin分别是晶体管的栅极-源极电压VGS的最大值、偏置值和最小值。IDNmax、IDNbias和IDNmin分别是IDN的最大电流、偏置电流和最小电流。VDSmax指示晶体管的漏极-源极电压的击穿电压值。
在根据第一实施例的级联布置的晶体管的I-V特性中，如图2所示，当IDN是IDNmax时，ILD变为最小电流值(＝ILDmin)。当IDN是IDNmin时，ILD变为最大电流值(＝ILDmax)。图2中的点状线指示当驱动器仅由下级晶体管形成而没有级联连接时该晶体管的I-V特性。在所述布置仅由下级晶体管形成的情况下，当断开晶体管时VDS超过VDSmax，然而，通过使用级联布置，施加到下级晶体管的电压被分压，从而获得由虚线指示的I-V特性。
如上所述，由于可以抑制当断开晶体管时获得的VDS使之不超过VDSmax，所以可以避免当施加在漏极和源极之间的电压超过击穿电压时发生晶体管的击穿。
作为图1所示的DML驱动电路的衍生电路的布置的示例，上级晶体管的多级连接示例是可行的，如图3所示。上级晶体管TN2由级联布置的多个多级连接的晶体管TN2至TNn形成。因此，相较于两级布置，可以减小向TN1施加的电压。例如，通过启用n级级联布置，向每级晶体管施加的电压可以被减小至LD的阳极-阴极电压的1/n。
[第二实施例]
现参照图4描述根据本发明的第二实施例的DML驱动电路10。在该实施例中，将描述PMOS负载型布置的示例。
相较于图1，获得根据第二实施例的DML驱动电路10，使得电源电路12的恒定电流源IS被连接在恒定电压源VSS和LD之间的PMOS电流控制晶体管TP1替换。
如图4所示，向TP1的栅极端子施加电流控制偏置电位VGP1，TP1的源极端子与恒定电压源VSS相连，且TP1的漏极端子与LD的阳极端子相连。当流经TP1的电流被赋值为IDP1时，IDP1＝IDN+ILD。
如图5所示，在根据第二实施例的电流控制晶体管的I-V特性中，由于VGP1和VSS是DC电压，TP1的栅极-源极电压变为VGP1-VSS，从而获得由VGP1S表示的曲线。IDP1max和IDP1min分别是最大电流值和最小电流值。IDP1max处的|VDS|是VDSP1max，且IDP1min处的|VDS|是VDPS1min。LD在VDSP1max处被设置为断开，且在VDSP1min处被设置为接通。LD的接通/断开状态下的IDP1、IDN和ILD满足以下等式(2)和(3)。
IDP1max＝IDNmax+ILDmin...(2)
IDP1min＝IDNmin+ILDmax...(3)
作为图4所示的DML驱动电路的衍生电路布置的示例，图6所示的针对电流控制晶体管TP1的多级连接示例是可行的。由于微型化工艺而导致的击穿电压减小在PMOS晶体管中更为严峻。为了解决该问题，如图6所示，TP1由级联布置的多个多级连接的PMOS晶体管TP1至TPn形成。因此，施加给TP1的电压被分压，可以避免由于该电压超过击穿电压的操作而引起的晶体管的击穿。在这种情况下，可以应用图3所示的上级晶体管的多级连接示例，并且可以获得如上所述的相同效果。
作为图4所示的DML驱动电路的另一衍生电路的布置的示例，图7所示的用于抑制电压源谐振的布置的示例是可用的。在该布置示例中，相较于图4中的布置，用于移除高频噪声分量的上级解耦合电路(上级解耦合器)13连接在上级偏置电压VGN2和上级晶体管TN2的栅极端子之间。此外，用于移除高频噪声分量的电压源解耦合电路(电源解耦合器)14连接在电流控制偏置电位VGP1和电流控制晶体管TP1的栅极端子之间。
上级解耦合电路13和电源解耦合电路14中的每一个由包括电阻元件Rdec和电容元件Cdec在内的RC低通滤波器形成。此外，解耦合电容器Cdec连接在TN2的漏极端子和GND之间。应注意，由于频带劣化，所以没有向TP1的源极端子添加电阻元件。
上级解耦合电路13和电源解耦合电路14中的每一个具有低通滤波器的频率特性，其具有截至频率fC，如等式(4)所示。因此，通过上级解耦合电路13和电源解耦合电路14减小叠加在VGN2和VGP1上的高频分量，从而抑制由高频分量引起的电源谐振。
Figure BDA0002033717220000071
[第三实施例]
现参照图8描述根据本发明的第三实施例的DML驱动电路10。在该实施例中，将描述高频扼流圈负载布置的示例。
相较于图1，通过用恒定电压源VSS和高频扼流圈LC来替换电源电路12的恒定电流源IS，来获得根据第三实施例的DML驱动电路10。
如图8所示，LC的一端连接到VSS，且另一端连接到LD的阳极端子。
LC当施加DC偏置时被认为是短路的，且当施加高频信号时被认为是开路的。将来自VSS的DC偏置施加到驱动器电路11和LD。以与向VGN1施加的电压振幅相对应的调制电流IAMP，来调制旁通(提取)电流IDN。ILD的调制电流等于IAMP。当调制信号VGN1的电压从施加DC偏置起向接通NMOS晶体管TN1的方向变化时，ILD自ILD_bias减小。相反，当调制信号VGN1的电压从施加DC偏置起向断开NMOS晶体管TN1的方向变化时，ILD自ILD_bias增加。
如图9所示，图8的LD的EO响应在EO响应中在弛豫振荡频率fr处具有谐振峰。当流向LD的偏置电流ILD_bias减小时，谐振峰增大。由于这种谐振峰而导致在光波形中存在过冲和失真。
当ILD具有脉冲电流波形(如图10A的ILD波形和图10B的光波形所示)时，谐振峰对光波形的影响使得光波形具有较早的上升时间，因此获得具有过冲和失真的光波形。此外，下降时间被延迟。这样，具有较大信号振幅的脉冲电流在谐振峰较高且偏置电流较小的情况下被注入LD，光波形变成具有过冲和失真的波形，同时上升时间陡峭且下降时间被延迟。
根据该实施例，如图11所示，驱动电路11基于ILD特性来驱动LD，该ILD特性抵消了单独LD的EO响应的谐振峰，从而减小了弛豫振荡频率处的谐振峰对光波形的影响。图11中的点状线指示单独LD的EO响应，且实线指示当由该实施例的用于补偿单独LD的EO响应的驱动器来驱动LD时ILD的频率特性。加粗线是补偿后的EO响应。
对于由该实施例的驱动器电路11产生的ILD的频率特性，执行高频带补偿，以便防止补偿后的EO响应的频带的劣化超过单独LD的EO响应。
[第四实施例]
现参照图12描述根据本发明的第四实施例的DML驱动电路10。在该实施例中，将描述DML驱动电路10中的用于补偿由谐振峰引起的光波形失真的布置的示例。
相较于图4，图12的DML驱动电路10被布置成使得在最下级NMOS晶体管TN1的源极端子和地电位GND之间添加电阻元件RE和电感器LE的串联电路15，并且向该串联电路15并联添加电容器CE。此外，向TN1的栅极端子和电流控制晶体管TP1的栅极端子添加高通滤波器16。
高通滤波器16包括：输入电阻元件R1，其一端施加有电流控制偏置电位VGP1且另一端与TP1的栅极端子相连；电容元件C1，连接在TP1的栅极端子和TN1的栅极端子之间；以及串联电路，包括电阻元件Rin和电感器Lin，并连接在TN1的栅极端子和GND之间。
由于串联电路15通过RE和LE的串联连接形成，所以其阻抗ZRL由等式(5)来表示。
ZRL＝RE+j2πfLE...(5)
如图13所示，由于串联电路15的阻抗随着频率的增大而增加，ILD的增益减小，如效果A所示。通过向串联电路15并联地添加CE，串联电路15的阻抗可以在高频域中减小，如效果B所示，从而增加增益。通过添加串联电路15和CE获得的阻抗ZRLC由等式(6)表示。
Figure BDA0002033717220000091
如上所述，当应用串联电路15和CE二者时，上至任意频率为止，串联电路15的效果占据主导，从而减小ILD响应的增益。然而，当频率超过该任意频率时，CE的效果变得占主导，从而增加该增益。
至于高通滤波器16，当从VGN1侧观察VGP1侧时，由于该布置包括C1和R1，因此该布置被认为是高通滤波器。这种高通滤波器16的转移特性可以由等式(7)和(8)表示。
Figure BDA0002033717220000092
Figure BDA0002033717220000093
如等式(7)和(8)所示，频率fC变成对于ILD的增益而言的截止频率。如图13的效果B所示，通过高通滤波器16在高频域内增加该增益。通过添加C1和R1，仅由VGN1的输入阻抗中的端接电阻器改变高频域内的输入阻抗的值。
为此，根据该实施例，通过串联地向输入端接电阻器Rin添加电感Lin，执行调整使得输入阻抗在期望频率范围内是匹配的。等式(9)指示从VGN1观察的输入阻抗Zin。例如，当使用50Ω输入线时，需要设置Lin使得Zin在期望频率范围内被设置为50Ω。
Figure BDA0002033717220000094
作为图12所示的DML驱动电路的衍生电路的布置的示例，图14所示的使用高通滤波器17而不是高通滤波器16的光波形补偿示例是可行的。
高通滤波器17包括：输入电容元件C1，其一端施加有调制信号VGN1的同相信号VGP1，且另一端与电流控制晶体管TP1的栅极端子相连；电阻元件Rin1和电感器Lin1的串联电路，连接在电容元件C1的一端和地电位GND之间；以及电阻元件R1，连接在电流控制偏置电位VGP1DC和输入电容元件C1的另一端之间。
相较于图12，VGP1是与VGN1同相的RF输入信号，向TP1施加的DC电压在图12中是VGP1，而在图14中则由VGP1DC提供。与图12相同，高通滤波器17的转移特性和截止频率由等式(10)和(11)表示。
Figure BDA0002033717220000101
Figure BDA0002033717220000102
与图12相同，通过添加C1和R1，仅由VGP1的输入阻抗中的端接电阻器Rin1改变高频域内的输入阻抗值。
为此，在图14中，通过串联地向输入端接电阻器Rin1添加电感器Lin1，执行调整使得输入阻抗在期望频率范围内是匹配的。等式(9)指示从VGP1观察的输入阻抗Zin。例如，当使用50Ω输入线时，需要设置Lin1使得Zin在期望频率范围内被设置为50Ω。
Figure BDA0002033717220000103
作为图12所示的DML驱动电路的另一衍生电路的布置的示例，图15所示的布置示例是可用的。相较于图12，图7所示的上级解耦合电路13、电源解耦合电路14和解耦合电容器Cdec被添加到图12的布置。
换言之，用于抑制电源谐振的上级解耦合电路13和电源解耦合电路14分别连接在VGN2和TN2的栅极端子之间，以及在VGP1和TP1的栅极端子之间，其中向VGN2和VGP1施加DC电压。用于执行类似抑制的解耦合电容器Cdec与TP1的源极端子相连。
新添加的解耦合功能部分的电容器Cdec对于输入阻抗Zin具有非常大的值，输入阻抗Zin通过等式(9)来表示。
当图15中的DML驱动电路10被驱动以用于均衡化流向LD的偏置电流值时，图15的LD的EO响应变为图16所示的图。这样，根据图15所示的DML驱动电路10，发现在弛豫振荡频率处的谐振峰被减小。
作为弛豫振荡频率处的大信号光波形的示例，图17A示出了当执行单独LD驱动时的光波形模拟结果，且图17B示出了当由图15的DML驱动电路10执行LD驱动时的光波形模拟劣化。如图17A和17B所示，可以看出，当由图15所示的DML驱动电路10驱动LD时，减小了光波形的过冲，且眼状开口变得清楚。
实施例的扩展
参考实施例描述了本发明，然而本发明不限于上述实施例。本领域技术人员可以在本发明的范围内以各种方式改变本发明的布置和细节。此外，在一致的前提下，各实施例可以是任意组合的。
附图标记的说明
10...DML驱动电路；11...驱动器电路；12...电源电路；13...上级解耦合电路；14...电源解耦合电路；15...串联电路；16、17...高通滤波器；LD...激光二极管；TN1...最下级晶体管；TN2至TNn...上级晶体管；IS...恒定电流源；TP1至TPn...电流控制晶体管；LC...高频扼流圈。

Claims (8)

1.一种直接调制激光器驱动电路，包括：
电源电路，配置为向激光二极管供给驱动电流；以及
驱动器电路，与所述激光二极管并联连接，配置为根据输入的调制信号旁通所述驱动电流，
其中所述驱动器电路包括多个级联连接的NMOS晶体管，
所述调制信号被施加到所述NMOS晶体管中的位于最下级处的最下级晶体管的栅极端子，以及
对所述NMOS晶体管中的位于所述最下级晶体管的上级处的上级晶体管的栅极端子施加上级偏置电位，所述上级偏置电位是位于所述上级晶体管的紧邻下级的晶体管的最小栅极-源极电压和最大漏极-源极电压之和。
2.根据权利要求1所述的直接调制激光器驱动电路，其中所述电源电路包括连接在恒定电压源和所述激光二极管之间的恒定电流源。
3.根据权利要求1所述的直接调制激光器驱动电路，其中所述电源电路包括连接在恒定电压源和所述激光二极管之间的高频扼流圈。
4.根据权利要求1所述的直接调制激光器驱动电路，其中所述电源电路包括PMOS电流控制晶体管，所述PMOS电流控制晶体管连接在恒定电压源和所述激光二极管之间并被配置为基于电流控制偏置电位将所述驱动电流控制为恒定的。
5.根据权利要求4所述的直接调制激光器驱动电路，还包括：
上级解耦合电路，包括RC低通滤波器，所述RC低通滤波器连接在所述上级偏置电位和所述上级晶体管的栅极端子之间并被配置为移除高频噪声分量；
电源解耦合电路，包括RC低通滤波器，所述RC低通滤波器连接在所述电流控制偏置电位和所述PMOS电流控制晶体管的栅极端子之间并被配置为移除高频噪声分量；以及
解耦合电容器，连接在所述上级晶体管的漏极端子和地电位之间。
6.根据权利要求4所述的直接调制激光器驱动电路，还包括：
串联电路，包括连接在所述最下级晶体管的源极端子和地电位之间的电阻元件和电感器；
电容器，连接在所述最下级晶体管的源极端子和所述地电位之间；以及
高通滤波器，包括：输入电阻元件，所述输入电阻元件的一端施加有所述电流控制偏置电位且另一端与所述电流控制晶体管的栅极端子相连；电容元件，所述电容元件连接在所述电流控制晶体管的栅极端子和所述最下级晶体管的栅极端子之间；以及串联电路，所述串联电路包括连接在所述最下级晶体管的栅极端子和所述地电位之间的电阻元件和电感器。
7.根据权利要求6所述的直接调制激光器驱动电路，还包括：
上级解耦合电路，包括RC低通滤波器，所述RC低通滤波器连接在所述上级偏置电位和所述上级晶体管的栅极端子之间并被配置为移除高频噪声分量；以及
电源解耦合电路，包括RC低通滤波器，所述RC低通滤波器连接在所述电流控制偏置电位和所述输入电阻元件的所述一端之间并被配置为移除高频噪声分量。
8.根据权利要求4所述的直接调制激光器驱动电路，还包括：
串联电路，包括连接在所述最下级晶体管的源极端子和地电位之间的电阻元件和电感器；
电容器，连接在所述最下级晶体管的源极端子和所述地电位之间；以及
高通滤波器，包括：输入电容元件，所述输入电容元件的一端施加有所述调制信号的同相信号且另一端与所述电流控制晶体管的栅极端子相连；串联电路，包括连接在所述电容元件的所述一端和所述地电位之间的电阻元件和电感器；以及电阻元件，连接在所述电流控制偏置电位和所述电容元件的所述另一端之间。
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