JPH01237807A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01237807A JPH01237807A JP63065347A JP6534788A JPH01237807A JP H01237807 A JPH01237807 A JP H01237807A JP 63065347 A JP63065347 A JP 63065347A JP 6534788 A JP6534788 A JP 6534788A JP H01237807 A JPH01237807 A JP H01237807A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
- H01S5/042—Electrical excitation ; Circuits therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路装置に関し、特に、複数のショ
ットキー接合型電界効果トランジスタ及び定電圧発生回
路がＧａＡｓ基板上に形成されたＧａＡｓデジタルＩＣ
に好適の半導体集積回路装置に関する。
ットキー接合型電界効果トランジスタ及び定電圧発生回
路がＧａＡｓ基板上に形成されたＧａＡｓデジタルＩＣ
に好適の半導体集積回路装置に関する。
［従来の技術］
光通信をはじめとする高速デジタル信号処理技術の進展
に伴い、半導体レーザを超高速で直接駆動するための、
半導体レーザ駆動用ドライバ（以下、レーザドライバと
いう）に代表されるＧａＡｓデジタルＩＣの重要性が増
々高まってきている（電子通信学会技術研究報告５ＳＤ
−８５−１４０参照）。
に伴い、半導体レーザを超高速で直接駆動するための、
半導体レーザ駆動用ドライバ（以下、レーザドライバと
いう）に代表されるＧａＡｓデジタルＩＣの重要性が増
々高まってきている（電子通信学会技術研究報告５ＳＤ
−８５−１４０参照）。
以下、添付の図面を参照して、従来のレーザドライバに
ついて説明する。
ついて説明する。
先ず、第３図を参照して、第１図の従来例を説明する。
なお、以下に述べる各種ＦＥＴ及び各種ダイオードは夫
々ショットキー接合型電界効果トランジスタ及びショッ
トキー接合型ダイオードで構成され、また、これらのＦ
ＥＴ及びダイオードは他の構成要素と共にＧａＡｓ基板
上に形成されている。
々ショットキー接合型電界効果トランジスタ及びショッ
トキー接合型ダイオードで構成され、また、これらのＦ
ＥＴ及びダイオードは他の構成要素と共にＧａＡｓ基板
上に形成されている。
第３図において、３１は接地端子、また３２は電源端子
である。通常、電源端子３２には−５゜２ｖが印加され
ている。入力信号は入力端子３３から、ＦＥＴＱ４．、
レベルシフトダイオードＤ４１及び電流源ＦＥＴＱ４３
から構成されたレベルシフト回路を介して、出力差動回
路を構成するＦＥＴＱ４６のゲート電極に入力される。
である。通常、電源端子３２には−５゜２ｖが印加され
ている。入力信号は入力端子３３から、ＦＥＴＱ４．、
レベルシフトダイオードＤ４１及び電流源ＦＥＴＱ４３
から構成されたレベルシフト回路を介して、出力差動回
路を構成するＦＥＴＱ４６のゲート電極に入力される。
また、３４は逆相信号又は参照信号入力端子で、この端
子３４には逆相信号又は−１，３ｖの参照電圧が入力さ
れる。端子３４に入力された信号はＦ Ｅ Ｔ Ｑ ４
□、レベルシフトダイオードＤ４２及び電流源ＦＥＴＱ
４４から構成された別のシフトレベル回路を介して、出
力差動回路のＦＥＴＱ４５のゲート電極に入力される。
子３４には逆相信号又は−１，３ｖの参照電圧が入力さ
れる。端子３４に入力された信号はＦ Ｅ Ｔ Ｑ ４
□、レベルシフトダイオードＤ４２及び電流源ＦＥＴＱ
４４から構成された別のシフトレベル回路を介して、出
力差動回路のＦＥＴＱ４５のゲート電極に入力される。
出力差動回路は、ＦＥＴＱ４５、ＦＥＴＱ４６及び電流
源ＦＥＴＱ４７とで構成され、超高速で出力電流のスイ
ッチングを行う。ＦＥＴＱ４７のゲート電極はスイッチ
ング電流制御端子３５に接続され、またＦＥＴＱ４６の
ドレイン電極は出力端子３７に −接続されている。更
に、ＦＥＴＱ４ｇはオフセット電流駆動機能を有し、ゲ
ート電極がオフセット電流制御端子３６に接続されると
共に、ドレイン電極が出力端子３７に接続されている。
源ＦＥＴＱ４７とで構成され、超高速で出力電流のスイ
ッチングを行う。ＦＥＴＱ４７のゲート電極はスイッチ
ング電流制御端子３５に接続され、またＦＥＴＱ４６の
ドレイン電極は出力端子３７に −接続されている。更
に、ＦＥＴＱ４ｇはオフセット電流駆動機能を有し、ゲ
ート電極がオフセット電流制御端子３６に接続されると
共に、ドレイン電極が出力端子３７に接続されている。
以上のような構成を有する第１の従来例に係るレーザド
ライバにおいては、ＦＥＴＱ４ｇのドレイン電流は負荷
としてのレーザダイオード３８を流れるオフセット電流
工０となり、また、出力差動回路を構成する電流源ＦＥ
ＴＱ４．のドレイン電流はスイッチング電流１．どなる
。オフセット電流工０はオフセット電流制御端子３６に
外部から制御電圧を印加することにより制御することが
でき、また、スイッチング電流１．はスイッチング電流
制御端子３５に外部より別の制御電圧を印加することに
より制御することができる。
ライバにおいては、ＦＥＴＱ４ｇのドレイン電流は負荷
としてのレーザダイオード３８を流れるオフセット電流
工０となり、また、出力差動回路を構成する電流源ＦＥ
ＴＱ４．のドレイン電流はスイッチング電流１．どなる
。オフセット電流工０はオフセット電流制御端子３６に
外部から制御電圧を印加することにより制御することが
でき、また、スイッチング電流１．はスイッチング電流
制御端子３５に外部より別の制御電圧を印加することに
より制御することができる。
−ｉにスイッチング電流工、の最大値としては約５０ｍ
Ａが、また、オフセット電流Ｉ０の可変幅としてはＯ乃
至１００ｍＡが夫々必要とされる。なお、オフセット電
流Ｉ。の設定値は、レーザダイオード３８のしきい値電
流により定められる。
Ａが、また、オフセット電流Ｉ０の可変幅としてはＯ乃
至１００ｍＡが夫々必要とされる。なお、オフセット電
流Ｉ。の設定値は、レーザダイオード３８のしきい値電
流により定められる。
上述したオフセット電流Ｉｏとスイッチング電流１、と
の関係を第５図に示す。第５図において、ａは出力電流
の時間応答波形であり、またす、ｃは夫々１．及びＩ３
である。
の関係を第５図に示す。第５図において、ａは出力電流
の時間応答波形であり、またす、ｃは夫々１．及びＩ３
である。
次に、第４図を参照して、第２の従来例を説明する。な
お、第３図と同一物には同一符号を付してその説明を省
略する。
お、第３図と同一物には同一符号を付してその説明を省
略する。
第４図において、電源端子３２と出力端子３７との間に
はオフセット電流駆動用ＦＥＴＱ４９及び分圧ＦＥＴＱ
５０とが接続されている。即ち、ＦＥＴＱ４９のソース
電極が電源端子３２に、またドレイン電極がＦＥＴＱ５
０のソース電極に夫々接続され、更に、ＦＥＴＱ５０の
ドレイン電極が出力端子３７に接続されている。また、
ＦＥＴＱ４９のゲート電極はオフセット電流制御端子３
６に接続されている。
はオフセット電流駆動用ＦＥＴＱ４９及び分圧ＦＥＴＱ
５０とが接続されている。即ち、ＦＥＴＱ４９のソース
電極が電源端子３２に、またドレイン電極がＦＥＴＱ５
０のソース電極に夫々接続され、更に、ＦＥＴＱ５０の
ドレイン電極が出力端子３７に接続されている。また、
ＦＥＴＱ４９のゲート電極はオフセット電流制御端子３
６に接続されている。
接地端子３１と電源端子３２との間には、分圧抵抗Ｒ４
１，Ｒ４２が直列に接続され、その接続箇所にはＦＥＴ
Ｑ５０のゲート電極が接続されている。
１，Ｒ４２が直列に接続され、その接続箇所にはＦＥＴ
Ｑ５０のゲート電極が接続されている。
本例では、ＦＥＴＱ４９及びＱ５０に、各部のパターン
寸法及びしきい値電圧等において全く同一の構成及び規
格を有するＦＥＴを使用している。また分圧抵抗Ｒ４１
，Ｒ４２にも抵抗値等において全く同一の規格を有する
抵抗を使用している。このために、ＦＥＴＱ、、のゲー
ト電位は、接地端子３１及び電源端子３２との間に印加
されている−５゜２ｖの半分の電圧、即ち−２，６ｖに
設定されている。また、抵抗Ｒ４１，Ｒ４２の抵抗値は
、消費電力の増加を防ぐために夫々１にΩ程度とされて
いる。この場合、抵抗Ｒ４１，Ｒ４２とで消費される総
電力量は約１３．５ｎ＋％Ｊとなり、実用上は殆んど無
視し得る。
寸法及びしきい値電圧等において全く同一の構成及び規
格を有するＦＥＴを使用している。また分圧抵抗Ｒ４１
，Ｒ４２にも抵抗値等において全く同一の規格を有する
抵抗を使用している。このために、ＦＥＴＱ、、のゲー
ト電位は、接地端子３１及び電源端子３２との間に印加
されている−５゜２ｖの半分の電圧、即ち−２，６ｖに
設定されている。また、抵抗Ｒ４１，Ｒ４２の抵抗値は
、消費電力の増加を防ぐために夫々１にΩ程度とされて
いる。この場合、抵抗Ｒ４１，Ｒ４２とで消費される総
電力量は約１３．５ｎ＋％Ｊとなり、実用上は殆んど無
視し得る。
上述のように、本例では、Ｆ Ｅ Ｔ Ｑ ４９及びＱ
、。
、。
が全く同一の構成を有し、且つ、Ｆ Ｅ Ｔ Ｑ ５゜
のゲ−ト電位が−２，６ｖに固定されている。
のゲ−ト電位が−２，６ｖに固定されている。
このために、オフセット電流ＩＯ及び電流が共に零の場
合、ＦＥＴＱ４９のしきい値電圧をＶＢ、とすれば、Ｆ
Ｅ Ｔ Ｑ ４９． Ｑ ５０のドレイン・ソース間
電圧ＶＤＳは夫々２ 、６ ＋ Ｖ ｔｈ（Ｖ）及び２
．６−Ｖｔｈ（Ｖ）となる。更に、ゲート・ドレイン間
電圧ＶＧＤは、ＦＥＴＱ５０で−２，６Ｖ、またＦＥＴ
Ｑ４９では約２Ｖｔｈ ２．６（Ｖ）程度テアル。コ
ノ場合、ＦＥＴＱ４９のＶＧＤは、■、ｈが−１乃至−
０゜５ｖの範囲で−４，６乃至−３，５ｖとなる。
合、ＦＥＴＱ４９のしきい値電圧をＶＢ、とすれば、Ｆ
Ｅ Ｔ Ｑ ４９． Ｑ ５０のドレイン・ソース間
電圧ＶＤＳは夫々２ 、６ ＋ Ｖ ｔｈ（Ｖ）及び２
．６−Ｖｔｈ（Ｖ）となる。更に、ゲート・ドレイン間
電圧ＶＧＤは、ＦＥＴＱ５０で−２，６Ｖ、またＦＥＴ
Ｑ４９では約２Ｖｔｈ ２．６（Ｖ）程度テアル。コ
ノ場合、ＦＥＴＱ４９のＶＧＤは、■、ｈが−１乃至−
０゜５ｖの範囲で−４，６乃至−３，５ｖとなる。
従って、本例の場合、Ｆ Ｅ Ｔ Ｑ ４９． Ｑ ５
０に対して、ゲート・ドレイン間の逆方向耐圧−６乃至
−５ｖを上回る負荷が加わることがないので、高信頼性
を有するレーザドライバを実現し得る。
０に対して、ゲート・ドレイン間の逆方向耐圧−６乃至
−５ｖを上回る負荷が加わることがないので、高信頼性
を有するレーザドライバを実現し得る。
［発明が解決しようとする課題］
しかしながら、上述した第１及び第２の従来例において
は、以下に述べるような問題点がある。
は、以下に述べるような問題点がある。
先ず、第１の従来例に関する問題点について説明する。
第５図を参照すれば、オフセット電流ＩＯ（ｂで指示）
が零の場合、出力電流の大きさの最小値は零となる。こ
の場合、第３図を参照すれば、オフセット電流駆動機能
を有するＦＥＴＱ４８のドレイン・ソース間電圧Ｖｐ５
は略５．２■となることがわかる。また、同様に、オフ
セット電流■ｏが零の場合、ＦＥＴＱ４ｇのゲート・ソ
ース間電圧ＶＧＳはしきい値Ｖｔｈを上回るように、次
の式を満たす必要がある。
が零の場合、出力電流の大きさの最小値は零となる。こ
の場合、第３図を参照すれば、オフセット電流駆動機能
を有するＦＥＴＱ４８のドレイン・ソース間電圧Ｖｐ５
は略５．２■となることがわかる。また、同様に、オフ
セット電流■ｏが零の場合、ＦＥＴＱ４ｇのゲート・ソ
ース間電圧ＶＧＳはしきい値Ｖｔｈを上回るように、次
の式を満たす必要がある。
Ｖ ｏｓ＜ Ｖ ｉｈ −−（１）通常、高速化の
ための■、は、約−１，０乃至−０，５Ｖの範囲に設定
されている。一方、レーザドライバにおいては、高速動
作特性を得るために、ＦＥＴＱ４．とじて高性能ＦＥＴ
が使用されることが多い。このような高性能ＦＥＴのゲ
ート・ドレイン間の逆方向耐圧は、通常約−６乃至−５
Ｖである。
ための■、は、約−１，０乃至−０，５Ｖの範囲に設定
されている。一方、レーザドライバにおいては、高速動
作特性を得るために、ＦＥＴＱ４．とじて高性能ＦＥＴ
が使用されることが多い。このような高性能ＦＥＴのゲ
ート・ドレイン間の逆方向耐圧は、通常約−６乃至−５
Ｖである。
しかるに、第３図に示した第１の従来例に使用されるＦ
ＥＴＱ４８のゲート・ドレイン間電圧■。０は、（１）
式を使用すると次式で表される。
ＥＴＱ４８のゲート・ドレイン間電圧■。０は、（１）
式を使用すると次式で表される。
Ｖ ＧＤ＝ Ｖ ＧＳ Ｖ ０５（Ｖ ｔＨＶ ＤＳ
・・・（２）上述したように、ＶｔＨは−１，０乃
至−〇、５■、また、ＶＯＳの最大値は５．２ｖである
から、ＶＧＤ＜ ６．７乃至−５，７ｖが得られる。
・・・（２）上述したように、ＶｔＨは−１，０乃
至−〇、５■、また、ＶＯＳの最大値は５．２ｖである
から、ＶＧＤ＜ ６．７乃至−５，７ｖが得られる。
従って、第１の従来例に係るレーザドライバによれば、
オフセット電流駆動用ＦＥＴＱ４８において、ｖｏｏは
最大値が−６，７乃至−５，７ｖに十分近い値を取り得
て、逆方向耐圧の−６乃至−５Ｖと同程度となる。この
ために、高速動作を行う場合、ＦＥＴＱ４８は実質的に
限界に近い状態で駆動されることとなり、劣化が加速さ
れる等、信頼度上問題が大きい。
オフセット電流駆動用ＦＥＴＱ４８において、ｖｏｏは
最大値が−６，７乃至−５，７ｖに十分近い値を取り得
て、逆方向耐圧の−６乃至−５Ｖと同程度となる。この
ために、高速動作を行う場合、ＦＥＴＱ４８は実質的に
限界に近い状態で駆動されることとなり、劣化が加速さ
れる等、信頼度上問題が大きい。
更に、この種のレーザドライバにおいては、駆動される
レーザダイオード３８のしきい値電流に応じて、オフセ
ット電流ＩＯを、既述のように約０乃至１００ｍＡの範
囲に可変にし得る機能が必要とされる。一方、Ｇ ａ
Ａ ｓデジタルＩＣはもとより、一般のデジタルＩＣに
おいても、処理が高速化される程、インタフェースの問
題が顕在化し、このために出力信号のオフセット電圧を
可変にし得る機能が要求されている。
レーザダイオード３８のしきい値電流に応じて、オフセ
ット電流ＩＯを、既述のように約０乃至１００ｍＡの範
囲に可変にし得る機能が必要とされる。一方、Ｇ ａ
Ａ ｓデジタルＩＣはもとより、一般のデジタルＩＣに
おいても、処理が高速化される程、インタフェースの問
題が顕在化し、このために出力信号のオフセット電圧を
可変にし得る機能が要求されている。
しかしながら、上述した第２の従来例においては、上記
オフセット電流（又はオフセット電圧）を広範囲に変化
させ得る機能を付与する際、高周波変調波形が劣化する
という問題点が生じる。以下に、これを具体的に説明す
る。
オフセット電流（又はオフセット電圧）を広範囲に変化
させ得る機能を付与する際、高周波変調波形が劣化する
という問題点が生じる。以下に、これを具体的に説明す
る。
既述のように、レーザドライバにおいて、オフセット電
流工０としては約Ｏ乃至１００ｍＡの可変幅が必要とさ
れる。この場合、大電流を駆動するためのＦ Ｅ Ｔ
Ｑ ４９． Ｑ ５０の各ゲート電極においては、約４
００乃至６００μｍのゲート幅が必要となる。また、オ
フセット電流１．は、外部からオフセット電流制御端子
３６に印加される制御電圧により制御され、この際、Ｆ
Ｅ Ｔ Ｑ ４９． Ｑ ５０は共に、ゲート・ソー
ス間電圧ＶＧＳが約０．４乃至０．５■に設定される。
流工０としては約Ｏ乃至１００ｍＡの可変幅が必要とさ
れる。この場合、大電流を駆動するためのＦ Ｅ Ｔ
Ｑ ４９． Ｑ ５０の各ゲート電極においては、約４
００乃至６００μｍのゲート幅が必要となる。また、オ
フセット電流１．は、外部からオフセット電流制御端子
３６に印加される制御電圧により制御され、この際、Ｆ
Ｅ Ｔ Ｑ ４９． Ｑ ５０は共に、ゲート・ソー
ス間電圧ＶＧＳが約０．４乃至０．５■に設定される。
この場合、ＦＥＴＱ５０のゲート・ドレイン間容量Ｃ□
はゲート幅が大きく且つゲート・ソース間が正方向へ約
０．４乃至０．５ｖにバイアスされることにより、０．
３乃至０．５ｐＦを上回る程度の値を有してしいる。そ
して、ＦＥＴＱ５ｏのＣ□と分圧抵抗Ｒ４１，Ｒ４２の
各抵抗値との組み合せにより、出力端子３７から出力さ
れる出力電流の過渡特性には長い時間変化成分が含まれ
ることとなる。
はゲート幅が大きく且つゲート・ソース間が正方向へ約
０．４乃至０．５ｖにバイアスされることにより、０．
３乃至０．５ｐＦを上回る程度の値を有してしいる。そ
して、ＦＥＴＱ５ｏのＣ□と分圧抵抗Ｒ４１，Ｒ４２の
各抵抗値との組み合せにより、出力端子３７から出力さ
れる出力電流の過渡特性には長い時間変化成分が含まれ
ることとなる。
抵抗Ｒ４，、Ｒ４□の抵抗値は共に１にΩであり、Ｃｇ
ｄは０゜３乃至０．５ｐＦであるから、抵抗Ｒ４１゜Ｒ
４２の並列合成抵抗とＣ□との積からなる時定数は試算
すると１５０乃至２５０ ｐｓｅｃとなる。この程度の
大きさを有する時定数はＧｂ／ｓｅｃオーダの超高速変
調特性において無視することができない。
ｄは０゜３乃至０．５ｐＦであるから、抵抗Ｒ４１゜Ｒ
４２の並列合成抵抗とＣ□との積からなる時定数は試算
すると１５０乃至２５０ ｐｓｅｃとなる。この程度の
大きさを有する時定数はＧｂ／ｓｅｃオーダの超高速変
調特性において無視することができない。
この状況を第６図を参照して説明する。
第６図において、ｄはオフセット電流工。＝０を示し、
またｅ、ｆは夫々Ｉｏ＝Ｏの場合のスイッチング電流１
．の振幅及び電流波形を示している。１ｏ−０の場合は
、Ｆ Ｅ Ｔ Ｑ ４９． Ｑ ｓｏの各ＶＧ５は共に
Ｖ ａ ｓ ＜ Ｖ ｔ ｈと逆方向にバイアスされて
おり、上述したＣ、ｄによる高周波変調信号波形の劣化
は特に顕著ではない。
またｅ、ｆは夫々Ｉｏ＝Ｏの場合のスイッチング電流１
．の振幅及び電流波形を示している。１ｏ−０の場合は
、Ｆ Ｅ Ｔ Ｑ ４９． Ｑ ｓｏの各ＶＧ５は共に
Ｖ ａ ｓ ＜ Ｖ ｔ ｈと逆方向にバイアスされて
おり、上述したＣ、ｄによる高周波変調信号波形の劣化
は特に顕著ではない。
また、ｇは、ＦＥＴＱ４９．Ｑ、ｏの各ゲート・ソース
間を０．４乃至０．５■と正方向にバイアスした状態に
おける直流的なオフセット電流ＩＯを示している。この
Ｉｏは、大きさが８０乃至１００ｍＡと大電流となって
おり、ｈ、ｉはこの場合におけるスイッチ電流Ｉｓの振
幅及び出力電流波形を夫々示している。この場合、抵抗
Ｒ４１，Ｒ４□の並列合成抵抗とＦＥＴＱ５０のＣ８ｄ
との積からなる時定数の悪影響により、出力電流波形ｉ
のハイレベルはｇで指示されるＩ。には達せず、このた
めに出力電流波形包絡線のハイレベルは直流的に設定さ
れる工。とは異なっている。
間を０．４乃至０．５■と正方向にバイアスした状態に
おける直流的なオフセット電流ＩＯを示している。この
Ｉｏは、大きさが８０乃至１００ｍＡと大電流となって
おり、ｈ、ｉはこの場合におけるスイッチ電流Ｉｓの振
幅及び出力電流波形を夫々示している。この場合、抵抗
Ｒ４１，Ｒ４□の並列合成抵抗とＦＥＴＱ５０のＣ８ｄ
との積からなる時定数の悪影響により、出力電流波形ｉ
のハイレベルはｇで指示されるＩ。には達せず、このた
めに出力電流波形包絡線のハイレベルは直流的に設定さ
れる工。とは異なっている。
このような高周波変調信号波形の劣化は、変調速度が約
Ｉ Ｇｂ／ｓｅｃを上回る場合に顕著になるので、実用
上、極めてやっかいな問題となる。またこの場合、最大
動作速度を劣化させることは明らかである。
Ｉ Ｇｂ／ｓｅｃを上回る場合に顕著になるので、実用
上、極めてやっかいな問題となる。またこの場合、最大
動作速度を劣化させることは明らかである。
なお、分圧抵抗Ｒ４，、Ｒ４□の抵抗値を小さくすれば
、上記時定数を所望するように低減させることができる
。例えば、抵抗Ｒ４１，Ｒ４２の抵抗値を共に１００Ω
とすると、上記時定数は１５乃至２５ ｐｓｅｃとなり
、波形劣化の問題を解消することができる。しかし、こ
の場合、抵抗Ｒ４１，Ｒ４２で消費される総電力量は１
４０乃至１５０ｍＷにも達し、実用上支障がある。
、上記時定数を所望するように低減させることができる
。例えば、抵抗Ｒ４１，Ｒ４２の抵抗値を共に１００Ω
とすると、上記時定数は１５乃至２５ ｐｓｅｃとなり
、波形劣化の問題を解消することができる。しかし、こ
の場合、抵抗Ｒ４１，Ｒ４２で消費される総電力量は１
４０乃至１５０ｍＷにも達し、実用上支障がある。
本発明はかかる問題点に鑑みてなされたものであって、
無駄な電力を消費することなく、ＦＥＴのゲート・ドレ
イン間に逆方向耐圧に近い電圧が印加されることによる
劣化及び高周波変調信号波形の劣化を除去し得る半導体
集積回路装置を提供することを目的とする。
無駄な電力を消費することなく、ＦＥＴのゲート・ドレ
イン間に逆方向耐圧に近い電圧が印加されることによる
劣化及び高周波変調信号波形の劣化を除去し得る半導体
集積回路装置を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体集積回路装置は、そのドレイン電極
が出力端子に接続された第１のＦＥＴと、そのドレイン
電極、ゲート電極及びソース電極が夫々前記第１のＦＥ
Ｔのソース電極、オフセット電流制御端子及び負の電源
端子の側に接続されると共に前記第１のＦＥＴと実質的
に同一の特性を有する第２のＦＥＴと、正の電源端子及
び前記第１のＦＥＴのゲート電極との間に接続された抵
抗素子と、初段のダイオードのアノードが前記第１のＦ
ＥＴのゲート電極に接続されると共に最終段のダイオー
ドのカソードが前記負の電源端子に接続され実質的に同
一の特性を有して順方向に直列接続された複数のダイオ
ードとを備えたオフセット電流又はオフセット電圧調整
用回路を含み、前記複数のダイオードの両端の電圧が前
記圧及び負の電源端子間に印加される電圧の１／２とな
ると共に前記複数のダイオードを構成する各ダイオード
の内部抵抗が前記抵抗素子の抵抗値より低くなるように
構成されたことを特徴とする。
が出力端子に接続された第１のＦＥＴと、そのドレイン
電極、ゲート電極及びソース電極が夫々前記第１のＦＥ
Ｔのソース電極、オフセット電流制御端子及び負の電源
端子の側に接続されると共に前記第１のＦＥＴと実質的
に同一の特性を有する第２のＦＥＴと、正の電源端子及
び前記第１のＦＥＴのゲート電極との間に接続された抵
抗素子と、初段のダイオードのアノードが前記第１のＦ
ＥＴのゲート電極に接続されると共に最終段のダイオー
ドのカソードが前記負の電源端子に接続され実質的に同
一の特性を有して順方向に直列接続された複数のダイオ
ードとを備えたオフセット電流又はオフセット電圧調整
用回路を含み、前記複数のダイオードの両端の電圧が前
記圧及び負の電源端子間に印加される電圧の１／２とな
ると共に前記複数のダイオードを構成する各ダイオード
の内部抵抗が前記抵抗素子の抵抗値より低くなるように
構成されたことを特徴とする。
［作用］
以上のように構成された本発明によれば、直列接続され
る抵抗素子と複数のダイオードとは実質的に定電圧発生
回路として機能する。即ち、複数のダイオードにおける
初段のダイオードのアノードが電源端子間に印加される
電圧の１／２に固定されているので第１のＦＥＴのゲー
ト電極を常に電源端子間電圧の１／２に設定することが
できる。
る抵抗素子と複数のダイオードとは実質的に定電圧発生
回路として機能する。即ち、複数のダイオードにおける
初段のダイオードのアノードが電源端子間に印加される
電圧の１／２に固定されているので第１のＦＥＴのゲー
ト電極を常に電源端子間電圧の１／２に設定することが
できる。
このために、電源端子間電圧を、例えば、−５゜２Ｖ、
また第１のＦＥＴ （又は第２のＦＥＴ）のしきい値電
圧を■。とすれば、第１及び第２のＦＥＴのドレイン・
ソース間電圧ＶＤｓは夫々２．６＋ ｖ ｔｈ（ｖ）及
び２ 、６− Ｖ ｔｈ（Ｖ）となる。また、ゲート・
ドレイン間電圧■。Ｄは第１及び第２のＦＥＴで夫々的
−２，６ｖ及び２Ｖｔｈ ２．６（Ｖ）となる。通常
、Ｖｔｌ、は約−１乃至−〇、５ｖであるから、第２の
ＦＥＴの■。Ｄは約−４，６乃至−３，５ｖとなる。
また第１のＦＥＴ （又は第２のＦＥＴ）のしきい値電
圧を■。とすれば、第１及び第２のＦＥＴのドレイン・
ソース間電圧ＶＤｓは夫々２．６＋ ｖ ｔｈ（ｖ）及
び２ 、６− Ｖ ｔｈ（Ｖ）となる。また、ゲート・
ドレイン間電圧■。Ｄは第１及び第２のＦＥＴで夫々的
−２，６ｖ及び２Ｖｔｈ ２．６（Ｖ）となる。通常
、Ｖｔｌ、は約−１乃至−〇、５ｖであるから、第２の
ＦＥＴの■。Ｄは約−４，６乃至−３，５ｖとなる。
従って、第１及び第２のＦＥＴのゲート・ドレイン間の
逆方向耐圧が通常、約−６乃至−５ｖであることを考慮
すれば、第１及び第２のＦＥＴ共に、ゲート・ドレイン
間に逆方向耐圧に近い過剰な電圧が印加されることはな
く、このために劣化が抑制される。
逆方向耐圧が通常、約−６乃至−５ｖであることを考慮
すれば、第１及び第２のＦＥＴ共に、ゲート・ドレイン
間に逆方向耐圧に近い過剰な電圧が印加されることはな
く、このために劣化が抑制される。
また、上記定電圧発生回路において、複数のダイオード
を構成する各ダイオードの内部抵抗はいずれも、抵抗素
子の抵抗値を十分に下回るように設定されているので、
同回路に流れる電流の値は抵抗素子の抵抗値に応じて実
質的に小さく抑えられ、このために同回路における消費
電力を十分に低減することができる。
を構成する各ダイオードの内部抵抗はいずれも、抵抗素
子の抵抗値を十分に下回るように設定されているので、
同回路に流れる電流の値は抵抗素子の抵抗値に応じて実
質的に小さく抑えられ、このために同回路における消費
電力を十分に低減することができる。
更に、抵抗素子と複数のダイオードとの並列合成抵抗は
、実質的に複数のダイオードの内部抵抗に等しいので第
１のＦＥＴのゲート・ドレイン間容量と上記並列合成抵
抗との積からなる時定数を十分に小さくすることができ
る。このために、高速動作を行う際、高周波変調波形の
劣化を十分に抑制することができる。
、実質的に複数のダイオードの内部抵抗に等しいので第
１のＦＥＴのゲート・ドレイン間容量と上記並列合成抵
抗との積からなる時定数を十分に小さくすることができ
る。このために、高速動作を行う際、高周波変調波形の
劣化を十分に抑制することができる。
［実施例コ
以下、添付の図面を参照して、本発明の実施例に係るレ
ーザドライバについて具体的に説明する。
ーザドライバについて具体的に説明する。
先ず、第１図を参照して、第１の実施例を説明する。な
お、以下に述べる各種ＦＥＴ及び各種ダイオードは夫々
にショットキー接合型電界効果トランジスタ及びショッ
トキー接合型ダイオードで構成され、また、これらのＦ
ＥＴ及びダイオードは他の構成要素と共にＧａＡｓ基板
上に形成されている。
お、以下に述べる各種ＦＥＴ及び各種ダイオードは夫々
にショットキー接合型電界効果トランジスタ及びショッ
トキー接合型ダイオードで構成され、また、これらのＦ
ＥＴ及びダイオードは他の構成要素と共にＧａＡｓ基板
上に形成されている。
第１図において、１１は接地端子、また１２は電源端子
である。これらの接地端子１１及び電源端子１２の間に
は、通常、−５，２Ｖの電圧が印加されている。そして
、接地端子１１及び電源端子１２の間には、ＦＥＴＱ、
、、レベルシフトダイオードＩ）ｔｔ及び電流源ＦＥＴ
Ｑ１３から構成された第１のレベルシフト回路２５．並
びにＦ Ｅ Ｔ Ｑ １２゜レベルシフトダイオードＤ
１２及び電流源ＦＥＴＱ１４から構成された第２のレベ
ルシフト回路２６が並列に接続されている。ＦＥＴＱｌ
ｔｌｌのゲート電極は入力端子３に接続され、またＦ
Ｅ Ｔ Ｑ １□のゲート電極には、逆相信号又は参照
信号入力端子４に接続されている。
である。これらの接地端子１１及び電源端子１２の間に
は、通常、−５，２Ｖの電圧が印加されている。そして
、接地端子１１及び電源端子１２の間には、ＦＥＴＱ、
、、レベルシフトダイオードＩ）ｔｔ及び電流源ＦＥＴ
Ｑ１３から構成された第１のレベルシフト回路２５．並
びにＦ Ｅ Ｔ Ｑ １２゜レベルシフトダイオードＤ
１２及び電流源ＦＥＴＱ１４から構成された第２のレベ
ルシフト回路２６が並列に接続されている。ＦＥＴＱｌ
ｔｌｌのゲート電極は入力端子３に接続され、またＦ
Ｅ Ｔ Ｑ １□のゲート電極には、逆相信号又は参照
信号入力端子４に接続されている。
また、これらの第１及び第２のレベルシフト回路２５．
２６の後段には、ＦＥＴＱ、５．Ｑ１６及び電流源ＦＥ
ＴＱ１７から構成された出力差動回路２７が接続されて
いる。
２６の後段には、ＦＥＴＱ、５．Ｑ１６及び電流源ＦＥ
ＴＱ１７から構成された出力差動回路２７が接続されて
いる。
即ち、ＦＥＴＱ１５のゲート電極にはレベルシフトダイ
オードＤ１２のカソードが分岐接続されると共に、その
ドレイン電極が接地端子１に接続されている。また、Ｆ
ＥＴＱ１６のゲート電極には、レベルシフトダイオード
Ｄｌｌのカソード電極が分岐接続されると共に、そのド
レイン電極が出力端子７に接続されている。電流源ＦＥ
ＴＱ１７は、ソース電極が電源端子２に接続されると共
にゲート電極がスイッチング電流制御端子５に接続され
ている。
オードＤ１２のカソードが分岐接続されると共に、その
ドレイン電極が接地端子１に接続されている。また、Ｆ
ＥＴＱ１６のゲート電極には、レベルシフトダイオード
Ｄｌｌのカソード電極が分岐接続されると共に、そのド
レイン電極が出力端子７に接続されている。電流源ＦＥ
ＴＱ１７は、ソース電極が電源端子２に接続されると共
にゲート電極がスイッチング電流制御端子５に接続され
ている。
更に、出力差動回路２７の後段には、直列接続されたオ
フセット電流駆動用ＦＥＴＱ１８及び分圧用ＦＥＴＱ１
９が接続されている。即ち、ＦＥＴＱ、８はソース電極
が電源端子２に、ドレイン電極がＦＥＴＱ１９のソース
電極に、またゲート電極がオフセット電流制御端子６に
夫々接続され、ＦＥＴＱ１９はドレイン電極が出力端子
７に接続されている。
フセット電流駆動用ＦＥＴＱ１８及び分圧用ＦＥＴＱ１
９が接続されている。即ち、ＦＥＴＱ、８はソース電極
が電源端子２に、ドレイン電極がＦＥＴＱ１９のソース
電極に、またゲート電極がオフセット電流制御端子６に
夫々接続され、ＦＥＴＱ１９はドレイン電極が出力端子
７に接続されている。
これらのＦ Ｅ Ｔ Ｑ １８． Ｑ １９には、電気
的にも熱的にも特性が揃ったもの、換言すれば、各部の
パターン寸法及びしきい値電圧等において全く同一の構
成及び規格を有するＦＥＴが使用されている。
的にも熱的にも特性が揃ったもの、換言すれば、各部の
パターン寸法及びしきい値電圧等において全く同一の構
成及び規格を有するＦＥＴが使用されている。
更にまた、これらの直列接続のＦＥＴＱｌｓ、Ｑ１９の
後段には、接地端子１と電源端子２との間に、直列接続
の抵抗Ｒ１１及びダイオードＤ１３乃至 Ｄ１６から構
成された定電圧発生回路２８が接続されている。なお、
上記ＦＥＴＱＩ９のゲート電極は抵抗Ｒ１，とダイオー
ドＤ１３のアノードとの接続箇所に接続されている。
後段には、接地端子１と電源端子２との間に、直列接続
の抵抗Ｒ１１及びダイオードＤ１３乃至 Ｄ１６から構
成された定電圧発生回路２８が接続されている。なお、
上記ＦＥＴＱＩ９のゲート電極は抵抗Ｒ１，とダイオー
ドＤ１３のアノードとの接続箇所に接続されている。
ここで、抵抗Ｒ１１の抵抗値は１にΩに設定されている
。また、ダイオードＤ１３乃至Ｄ１６はいずれも、アノ
ード・カソード間順方向電圧■ｔが０゜６５Ｖで、内部
抵抗ｒ、が１０Ω以下となるように構成されている。
。また、ダイオードＤ１３乃至Ｄ１６はいずれも、アノ
ード・カソード間順方向電圧■ｔが０゜６５Ｖで、内部
抵抗ｒ、が１０Ω以下となるように構成されている。
８は、接地端子１及び出力端子７との間に接続された負
荷としてのレーザダイオードである。
荷としてのレーザダイオードである。
次に、以上のように構成された本実施例に係るレーザド
ライバの動作について説明する。
ライバの動作について説明する。
入力信号は入力端子３から、第１のレベルシフト回路２
５を介して、出力差動回路２７を構成するＦＥＴＱ１６
のゲート電極に入力される。また、逆相信号又は参照信
号入力端子４には、逆相信号又は−１，３ｖの参照電圧
が入力されている。端子４に入力された信号は、第２の
レベルシフト回路２６を介して、出力差動回路２７を構
成するＦＥＴＱ１５のゲート電極に入力される。出力差
動回路２７は、上述した各信号を受けると、超高速で出
力電流のスイッチングを行う。
５を介して、出力差動回路２７を構成するＦＥＴＱ１６
のゲート電極に入力される。また、逆相信号又は参照信
号入力端子４には、逆相信号又は−１，３ｖの参照電圧
が入力されている。端子４に入力された信号は、第２の
レベルシフト回路２６を介して、出力差動回路２７を構
成するＦＥＴＱ１５のゲート電極に入力される。出力差
動回路２７は、上述した各信号を受けると、超高速で出
力電流のスイッチングを行う。
この際、ＦＥＴＱ１９のドレイン電流はレーザダイオー
ド８を流れるオフセット電流１ｏとなり、また電流源Ｆ
ＥＴＱ１７のドレイン電流はスイッチング電流工、とな
る。オフセット電流■。はオフセット電流制御端子６に
外部から制御電圧を印加することにより制御することが
でき、またスイッチング電流■５はスイッチング電流制
御端子５に外部より別の制御電圧を印加することにより
制御することができる。
ド８を流れるオフセット電流１ｏとなり、また電流源Ｆ
ＥＴＱ１７のドレイン電流はスイッチング電流工、とな
る。オフセット電流■。はオフセット電流制御端子６に
外部から制御電圧を印加することにより制御することが
でき、またスイッチング電流■５はスイッチング電流制
御端子５に外部より別の制御電圧を印加することにより
制御することができる。
定電圧発生回路２８について述べると、既述のように、
ダイオードＤ１３乃至Ｄ１６のアノード・カソード間順
方向電圧ＶｔはいずれもＶｒ＝０．６５ｖである。この
ために、ダイオードＤ１３のアノード電位は、−５，２
Ｖ ＋４ｘ０．６５ｖ ＝−２゜６ｖと一定の値に固定
される。また、抵抗ＲＢは抵抗値が１にΩであるので、
抵抗Ｒ１１を流れる電流は２．６ｍＡとなり、このため
に、抵抗Ｒ１１及びダイオードＤ１３乃至Ｄ１６とで消
費される総電力量は約１３＋ｎＷと、実用上無視できる
程小さく抑えられる。
ダイオードＤ１３乃至Ｄ１６のアノード・カソード間順
方向電圧ＶｔはいずれもＶｒ＝０．６５ｖである。この
ために、ダイオードＤ１３のアノード電位は、−５，２
Ｖ ＋４ｘ０．６５ｖ ＝−２゜６ｖと一定の値に固定
される。また、抵抗ＲＢは抵抗値が１にΩであるので、
抵抗Ｒ１１を流れる電流は２．６ｍＡとなり、このため
に、抵抗Ｒ１１及びダイオードＤ１３乃至Ｄ１６とで消
費される総電力量は約１３＋ｎＷと、実用上無視できる
程小さく抑えられる。
更に、ダイオードＤ１３のアノード電位は、上述したよ
うに、−２，６Ｖに固定されており、このためにＦＥＴ
Ｑ１９のゲート電位は常に−２，６ｖに設定されること
となる。従って、ＦＥＴＱ、８゜Ｑ１９の動作は、高周
波特性を除き、第４図に示した第２の従来例と実質的に
同一となる。
うに、−２，６Ｖに固定されており、このためにＦＥＴ
Ｑ１９のゲート電位は常に−２，６ｖに設定されること
となる。従って、ＦＥＴＱ、８゜Ｑ１９の動作は、高周
波特性を除き、第４図に示した第２の従来例と実質的に
同一となる。
即ち、オフセット電流ＩＯ及び出力電流が共に零の場合
、ＦＥＴＱ、９のしきい値電圧をＶｔｈとすれば、Ｆ
Ｅ Ｔ Ｑ １９． Ｑ ２０のドレイン・ソース間電
圧■Ｄｓは夫々２ 、６ ＋Ｖ ｔｈ（Ｖ）及び２．６
Ｖｔｈ（Ｖ）となる。また、ゲート・ドレイン間電
圧Ｖ。Ｄは、ＦＥＴＱ１９で−２，６Ｖ 、ＦＥＴＱｔ
ａでは約２■ｔｈ ２．６（Ｖ）となる。コノ場合、
Ｆ Ｅ Ｔ Ｑ １９ノ■ＧＤは、Ｖｔ、が−１乃至−
０，５Ｖの範囲で−４，６乃至−３，５ｖとなる。従っ
て、本実施例の場合、Ｆ Ｅ Ｔ Ｑ ｌａ、 Ｑ １
９に対して、ゲート・ドレイン間の逆方向耐圧−６乃至
−５ｖを上向る負荷が加わることがなく、過剰な電圧印
加に起因する劣化の問題を回避することができる。
、ＦＥＴＱ、９のしきい値電圧をＶｔｈとすれば、Ｆ
Ｅ Ｔ Ｑ １９． Ｑ ２０のドレイン・ソース間電
圧■Ｄｓは夫々２ 、６ ＋Ｖ ｔｈ（Ｖ）及び２．６
Ｖｔｈ（Ｖ）となる。また、ゲート・ドレイン間電
圧Ｖ。Ｄは、ＦＥＴＱ１９で−２，６Ｖ 、ＦＥＴＱｔ
ａでは約２■ｔｈ ２．６（Ｖ）となる。コノ場合、
Ｆ Ｅ Ｔ Ｑ １９ノ■ＧＤは、Ｖｔ、が−１乃至−
０，５Ｖの範囲で−４，６乃至−３，５ｖとなる。従っ
て、本実施例の場合、Ｆ Ｅ Ｔ Ｑ ｌａ、 Ｑ １
９に対して、ゲート・ドレイン間の逆方向耐圧−６乃至
−５ｖを上向る負荷が加わることがなく、過剰な電圧印
加に起因する劣化の問題を回避することができる。
更にまた、ダイオードＤｉｓ乃至Ｄ１６の内部抵抗ｒ１
は、既述のように、いずれも１０Ω以下である。このた
めに、抵抗Ｒ１１及びダイオードＤ１３乃至Ｄ１６の並
列抵抗と、ＦＥＴＱ１９のゲート・ドレイン間容量Ｃｔ
ｄ（０，３乃至０．５ｐＦ）との積からなる時定数はＣ
、ｄｘ ４０Ω程度、即ち、既述の第２の従来例の場合
に比して１桁小さい１２至１５ｐｓｅｃとなる。時定数
がこの程度の値をとる場合、変調速度が約Ｉ Ｇｂ／ｓ
ｅｃを上回っても高周波変調信号波形は劣化せず、この
ために、優れた超高速変調特性を実現することができる
。
は、既述のように、いずれも１０Ω以下である。このた
めに、抵抗Ｒ１１及びダイオードＤ１３乃至Ｄ１６の並
列抵抗と、ＦＥＴＱ１９のゲート・ドレイン間容量Ｃｔ
ｄ（０，３乃至０．５ｐＦ）との積からなる時定数はＣ
、ｄｘ ４０Ω程度、即ち、既述の第２の従来例の場合
に比して１桁小さい１２至１５ｐｓｅｃとなる。時定数
がこの程度の値をとる場合、変調速度が約Ｉ Ｇｂ／ｓ
ｅｃを上回っても高周波変調信号波形は劣化せず、この
ために、優れた超高速変調特性を実現することができる
。
次いで、第２図を参照して、本発明の第２の実施例を具
体的に説明する。なお、第１図と同一物には同一符号を
付してその説明を省略する。
体的に説明する。なお、第１図と同一物には同一符号を
付してその説明を省略する。
第２図において、オフセット電流駆動用ＦＥＴＱ１８の
ソース電極と電源端子２との間には、オフセット電流モ
ニタ用抵抗Ｒ，２が接続されている。
ソース電極と電源端子２との間には、オフセット電流モ
ニタ用抵抗Ｒ，２が接続されている。
この抵抗Ｒ１□の抵抗値は約１０Ωに設定されている。
また９は、ＦＥＴＱｌａのソース電極に分岐接続されて
いるオフセット電流モニタ端子である。
いるオフセット電流モニタ端子である。
なお、この抵抗Ｒ１２は、第２図の回路構成から明らか
なように、本実施例のレーザドライバの高周波変調信号
波形を劣化させるものではない。
なように、本実施例のレーザドライバの高周波変調信号
波形を劣化させるものではない。
以上のように構成された本実施例によれば、オフセット
電流モニタ端子９と電源端子２との間の電位差を測定す
ることにより、オフセット電流Ｔ。
電流モニタ端子９と電源端子２との間の電位差を測定す
ることにより、オフセット電流Ｔ。
を容易にモニタすることができる。このようなモニタリ
ングは、レーザダイオード８における出力の自動的安定
化、レーザ破壊防止等に対して極めて効果的である。
ングは、レーザダイオード８における出力の自動的安定
化、レーザ破壊防止等に対して極めて効果的である。
ここにおいて、上述した第１及び第２の実施例では、本
発明を電流変調素子であるレーザドライバに適用した場
合について説明したが、本発明は特にこれに限定される
ものではない。即ち、本発明は、オフセット電流又はオ
フセット電圧に対する制御機能を有するより一般の半導
体集積回路装置に広く適用させることができる。
発明を電流変調素子であるレーザドライバに適用した場
合について説明したが、本発明は特にこれに限定される
ものではない。即ち、本発明は、オフセット電流又はオ
フセット電圧に対する制御機能を有するより一般の半導
体集積回路装置に広く適用させることができる。
［発明の効果］
以上、説明したように、本発明によれば、以下の効果を
奏する。
奏する。
■ＦＥＴのゲート電極に一定の電位を供給するための定
電圧発生回路において、消費電力を十分に小さくするこ
とができる。
電圧発生回路において、消費電力を十分に小さくするこ
とができる。
■ＦＥＴを、ゲート・ドレイン間の逆方向耐圧に対して
十分に余裕を持たせて駆動させることができ、このため
に、劣化を容易に抑制することができる。
十分に余裕を持たせて駆動させることができ、このため
に、劣化を容易に抑制することができる。
■オフセット電流を約８０乃至１００ｍＡと大きく設定
した場合、またオフセット電圧を同様に大きく設定した
場合、従来問題となっていた定電圧発生回路の並列合成
抵抗とＦＥＴのゲート・ドレイン間容量との積からなる
時定数に起因した高周波出力波形の劣化を容易に抑制す
ることができる。
した場合、またオフセット電圧を同様に大きく設定した
場合、従来問題となっていた定電圧発生回路の並列合成
抵抗とＦＥＴのゲート・ドレイン間容量との積からなる
時定数に起因した高周波出力波形の劣化を容易に抑制す
ることができる。
■オフセット電流（又はオフセット電圧）をモニタする
手段を設けることができるので、レーザダイオード等の
負荷における出力の自動的安定化。
手段を設けることができるので、レーザダイオード等の
負荷における出力の自動的安定化。
破壊防止等を効果的に行うことができる。
第１図は本発明の第１の実施例に係るレーザドライバを
示す等価回路図、第２図は同じくその第２の実施例に係
るレーザドライバを示す等価回路図、第３図は第１の従
来例を示す等価回路、第４図は第２の従来例を示す等価
回路、第５図は第３図に示す第１の従来例における出力
電流波形、オフセット電流及びスイッチング電流の関係
を示す波形図、第６図は第４図に示す第２の従来例にお
けるオフセット電流、スイッチング電流の振幅及び出力
電流波形の関係を示す波形図である。 １；接地端子、２；電源端子、３；入力端子、４；逆相
信号又は参照信号入力端子、５；スイ・ンチング電流制
御端子、６；オフセット電流制御端子、７；出力端子、
８；レーザダイオード、９；オフセット電流モニタ端子
、Ｑ１１＋ Ｑ１２１ Ｑ１５１Ｑ１６； Ｆ ＥＴ、
Ｄｌｌ、 Ｄ１２；レベルシフトダイオード、Ｑ １
３１ Ｑ １４１ Ｑ １７ ；電流源ＦＥＴ、Ｑ１８
；オフセット電流駆動用ＦＥＴ、Ｑ１９；分圧用ＦＥＴ
、Ｒ，、；抵抗、Ｄ１３乃至Ｄ１６；ダイオード、２５
；第１のレベルシフト回路、２６；第２のレベルシフト
回路、２７；出力差動回路、２８；定電圧発生回路、Ｒ
１２；オフセット電流モニタ用抵抗
示す等価回路図、第２図は同じくその第２の実施例に係
るレーザドライバを示す等価回路図、第３図は第１の従
来例を示す等価回路、第４図は第２の従来例を示す等価
回路、第５図は第３図に示す第１の従来例における出力
電流波形、オフセット電流及びスイッチング電流の関係
を示す波形図、第６図は第４図に示す第２の従来例にお
けるオフセット電流、スイッチング電流の振幅及び出力
電流波形の関係を示す波形図である。 １；接地端子、２；電源端子、３；入力端子、４；逆相
信号又は参照信号入力端子、５；スイ・ンチング電流制
御端子、６；オフセット電流制御端子、７；出力端子、
８；レーザダイオード、９；オフセット電流モニタ端子
、Ｑ１１＋ Ｑ１２１ Ｑ１５１Ｑ１６； Ｆ ＥＴ、
Ｄｌｌ、 Ｄ１２；レベルシフトダイオード、Ｑ １
３１ Ｑ １４１ Ｑ １７ ；電流源ＦＥＴ、Ｑ１８
；オフセット電流駆動用ＦＥＴ、Ｑ１９；分圧用ＦＥＴ
、Ｒ，、；抵抗、Ｄ１３乃至Ｄ１６；ダイオード、２５
；第１のレベルシフト回路、２６；第２のレベルシフト
回路、２７；出力差動回路、２８；定電圧発生回路、Ｒ
１２；オフセット電流モニタ用抵抗
Claims (1)
- （１）そのドレイン電極が出力端子に接続された第１の
ＦＥＴと、そのドレイン電極、ゲート電極及びソース電
極が夫々前記第１のＦＥＴのソース電極、オフセット電
流制御端子及び負の電源端子の側に接続されると共に前
記第１のＦＥＴと実質的に同一の特性を有する第２のＦ
ＥＴと、正の電源端子及び前記第１のＦＥＴのゲート電
極との間に接続された抵抗素子と、初段のダイオードの
アノードが前記第１のＦＥＴのゲート電極に接続される
と共に最終段のダイオードのカソードが前記負の電源端
子に接続され実質的に同一の特性を有して順方向に直列
接続された複数のダイオードとを備えたオフセット電流
又はオフセット電圧調整用回路を含み、前記複数のダイ
オードの両端の電圧が前記正及び負の電源端子間に印加
される電圧の１／２となると共に前記複数のダイオード
を構成する各ダイオードの内部抵抗が前記抵抗素子の抵
抗値より低くなるように構成されたことを特徴とする半
導体集積回路装置。
Priority Applications (4)
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|---|---|---|---|
| JP63065347A JPH01237807A (ja) | 1988-03-18 | 1988-03-18 | 半導体集積回路装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065347A JPH01237807A (ja) | 1988-03-18 | 1988-03-18 | 半導体集積回路装置 |
Publications (1)
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|---|---|
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Family
ID=13284327
Family Applications (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114567151A (zh) * | 2022-02-25 | 2022-05-31 | 中国电子科技集团公司第二十九研究所 | GaAs工艺驱动电路的改善方法、电路、开关、芯片 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0441965A4 (en) * | 1989-06-24 | 1993-04-28 | Mitsubishi Rayon Co., Ltd. | Light-emitting diode drive circuit |
| US5319260A (en) * | 1991-07-23 | 1994-06-07 | Standard Microsystems Corporation | Apparatus and method to prevent the disturbance of a quiescent output buffer caused by ground bounce or by power bounce induced by neighboring active output buffers |
| KR950002084B1 (ko) * | 1992-12-16 | 1995-03-10 | 현대전자산업주식회사 | 고전압 노이즈 감소용 데이타 출력 버퍼회로 |
| DE4318857C1 (de) * | 1993-06-07 | 1994-07-28 | Ant Nachrichtentech | Treiberstufe für ein optisches Sendeelement |
| DE19534937C1 (de) * | 1995-09-20 | 1996-12-05 | Siemens Ag | Wellenlängenabstimmbare Laservorrichtung |
| JP3368738B2 (ja) * | 1996-01-17 | 2003-01-20 | 三菱電機株式会社 | 光送信器 |
| US5767704A (en) * | 1996-08-30 | 1998-06-16 | Larson; Francis Willard | High frequency analog switch for use with a laser diode |
| GB9619205D0 (en) * | 1996-09-13 | 1996-10-23 | Medical Research The | Controlled release repellent |
| JP4810904B2 (ja) | 2005-07-20 | 2011-11-09 | ソニー株式会社 | 高周波スイッチ回路を有する高周波装置 |
| US8477815B2 (en) | 2011-09-07 | 2013-07-02 | Texas Instruments Incorporated | Laser driver |
| WO2018074410A1 (ja) * | 2016-10-20 | 2018-04-26 | 日本電信電話株式会社 | 直接変調レーザ駆動回路 |
| US10761041B2 (en) * | 2017-11-21 | 2020-09-01 | Watlow Electric Manufacturing Company | Multi-parallel sensor array system |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4539686A (en) * | 1982-10-15 | 1985-09-03 | At&T Bell Laboratories | Laser driving means |
| US4634893A (en) * | 1983-01-10 | 1987-01-06 | Ncr Corporation | FET driver circuit with mask programmable transition rates |
| JPS60113546A (ja) * | 1983-11-24 | 1985-06-20 | Nec Corp | 光送信器 |
| FR2559323B1 (fr) * | 1984-02-08 | 1986-06-20 | Labo Electronique Physique | Circuit logique elementaire realise a l'aide de transistors a effet de champ en arseniure de gallium et compatible avec la technologie ecl 100 k |
| JPS62221217A (ja) * | 1986-03-24 | 1987-09-29 | Matsushita Electronics Corp | 半導体集積回路装置 |
| US4807239A (en) * | 1986-04-03 | 1989-02-21 | Copal Electronics Co., Ltd. | Drive and control circuit for laser diode |
| US4792706A (en) * | 1986-12-16 | 1988-12-20 | Texas Instruments Incorporated | ECL gates using diode-clamped loads and Schottky clamped reference bias |
-
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-
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- 1989-03-17 DE DE68923636T patent/DE68923636T2/de not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN114567151B (zh) * | 2022-02-25 | 2023-09-29 | 中国电子科技集团公司第二十九研究所 | GaAs工艺驱动电路的改善方法、电路、开关、芯片 |
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| EP0333494A2 (en) | 1989-09-20 |
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