JP2022149255A - 送信インターフェースおよび送信装置 - Google Patents

送信インターフェースおよび送信装置 Download PDF

Info

Publication number
JP2022149255A
JP2022149255A JP2021051318A JP2021051318A JP2022149255A JP 2022149255 A JP2022149255 A JP 2022149255A JP 2021051318 A JP2021051318 A JP 2021051318A JP 2021051318 A JP2021051318 A JP 2021051318A JP 2022149255 A JP2022149255 A JP 2022149255A
Authority
JP
Japan
Prior art keywords
fluctuation
power supply
bias
voltage
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021051318A
Other languages
English (en)
Inventor
直志 美濃谷
Naoshi Minoya
俊樹 岸
Toshiki Kishi
義和 卜部
Yoshikazu Urabe
正俊 十林
Masatoshi Tobayashi
修弘 豊田
Sanehiro Toyoda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NTT Electronics Corp
Nippon Telegraph and Telephone Corp
Original Assignee
NTT Electronics Corp
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NTT Electronics Corp, Nippon Telegraph and Telephone Corp filed Critical NTT Electronics Corp
Priority to JP2021051318A priority Critical patent/JP2022149255A/ja
Priority to PCT/JP2022/014542 priority patent/WO2022203058A1/ja
Priority to US18/550,755 priority patent/US20240160236A1/en
Publication of JP2022149255A publication Critical patent/JP2022149255A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/50—Transmitters
    • H04B10/516—Details of coding or modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B15/00—Suppression or limitation of noise or interference

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Theoretical Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Lasers (AREA)
  • Power Sources (AREA)
  • Noise Elimination (AREA)
  • Optical Communication System (AREA)

Abstract

Figure 2022149255000001
【課題】送信インターフェースおよび送信装置において、レーザーダイオードに印加される電圧の変動を抑制できる。
【解決手段】本発明に送信インターフェース１０は、複数の送信器１０１＿１～１０１＿Ｎを有する送信インターフェースであって、送信器が、グランド電圧が入力され、複数の送信器で共通する電源端子１５１と、バイアス電圧が入力されるバイアス端子１５２と、信号電圧が入力される信号端子１５３＿１～１５３＿Ｎと、グランド電圧とバイアス電圧とが印加され、グランド電圧の変動を逆相にして出力する電源変動反転バイアス部１１１と、電源変動反転バイアス部の出力と信号電圧が印加され、逆相のグランド電圧の変動を同相にして出力する変調部１３と、グランド電圧と変調部の出力が印加されるレーザーダイオード１４とを備える。
【選択図】 図１

Description

本発明は、複数の送信器を備える送信インターフェースおよび送信装置に関する。
コンピュータのデータ処理能力を向上させることが求められており、このためにはコンピュータに大量のデータを送受信することが必要である。この大量のデータの送受信に光通信などの高速インターフェースを多数使用することが有望である（非特許文献１）。
高速インターフェースを多数使用した場合では、隣接する高速インターフェース間の信号の干渉が問題となる。隣接するインターフェース間の信号の干渉の原因の一つに、インターフェースの共通の電源を介した信号の干渉がある。この干渉は高速インターフェースを高密度に実装する場合に顕著になるので、コンピュータの処理部であるＣＰＵやＧＰＵのチップに隣接して高速インターフェースを集積する場合には、この干渉を抑制することが求められる。
図３に、従来の送信インターフェース２０を示す。各送信器２０１＿１～２０１＿Ｎには、共通の電源１とバイアス用電源３それぞれからグランド電圧とバイアス電圧が供給され、一方、各送信器に個別に信号源４＿１～４＿２から信号電圧が供給される。バイアス電圧により変調部２３の変調トランジスタ２３１がバイアスされ、信号電圧により変調トランジスタ２３１の入力が変調されて変調トランジスタ２３１のコンダクタンスが変調される。また、グランド電圧が、変調部２３とレーザーダイオード２４に分割されて、それぞれに印加される。
変調トランジスタ２３１のコンダクタンスが変調されると、レーザーダイオード２４に印加される電圧も変化するため、これに従ってレーザーダイオード２４に流れる電流が変化し、この変化が光信号となって出力される。
https://eetimes.jp/ee/articles/1809/20/news011_4.html
一般的に、電源１と送信インターフェース２０間は配線で接続されるため、インダクタンス２を有する。送信器２０１＿Ｎに入力された信号によりレーザーダイオード２４に流れる電流が変化すると、配線のインダクタンス２により電源端子２５１の電圧が変動する（図３中Ａ）。
送信器２０１＿Ｎと共通の電源端子２５１を有する送信器２０１＿１では、電源１のグランド電圧の変動に関係なく変調部２３はバイアスされるため、変調トランジスタ２３１のコンダクタンスは電源１のグランド電圧の変動に相関がない（図３中Ｂ）。
一方、レーザーダイオード２４には電源１のグランド電圧の変動が伝わり、光信号も電源の変動に伴って変化する（図３中Ｃ）。
そこで、グランド電圧の変動に相関しない変調部２３の信号電圧に、変動するグランド電圧が重畳されるので、光信号が影響を受ける。このように、任意の送信器（例えば送信器２０１＿Ｎ）での信号変化が別の送信器（例えば送信器２０１＿１）に伝達され、送信器間の混信が発生するので問題となる。
本発明の目的は、レーザーダイオードに印加される電圧の変動を抑制し、並列化された光通信送信器で隣接する送信器間の混信を抑制できる送信インターフェースおよび送信装置を提供することである。
上述したような課題を解決するために、本発明に係る送信インターフェースは、複数の送信器を有する送信インターフェースであって、前記送信器が、グランド電圧が入力され、前記複数の送信器で共通する電源端子と、バイアス電圧が入力されるバイアス端子と、信号電圧が入力される信号端子と、前記グランド電圧と前記バイアス電圧とが印加され、前記グランド電圧の変動を逆相にして出力する電源変動反転バイアス部と、前記電源変動反転バイアス部の出力と前記信号電圧が印加され、前記逆相のグランド電圧の変動を同相にして出力する変調部と、前記グランド電圧と前記変調部の出力が印加されるレーザーダイオードとを備える。
本発明によれば、レーザーダイオードに印加される電圧の変動を抑制できる送信インターフェースおよび送信装置を提供できる。
図１は、本発明の第１の実施の形態に係る送信インターフェースの構成を示すブロック図である。 図２は、本発明の第１の実施の形態に係る送信インターフェースを有する送信装置の構成を示すブロック図である。 図３は、従来の送信インターフェースを有する送信装置の構成を示すブロック図である。
＜第１の実施の形態＞
本発明の第１の実施の形態に係る送信インターフェースおよび送信装置について図１～図２を参照して説明する。
＜送信インターフェースの構成＞
本実施の形態に係る送信インターフェース１０は、図１に示すように、Ｎ個の送信器１０１＿１～１０１＿Ｎを有し、各送信器は、電源変動キャンセリングバイアス部１１と、入力部１２と、変調部１３と、レーザーダイオード１４とを備える。
電源変動キャンセリングバイアス部１１は、電源変動反転バイアス部１１１と、電源変動伝達部１１４と、変動遮断部１１５とを備える。電源変動反転バイアス部１１１は、変動反転トランジスタ１１２と抵抗１１３とを備え、変動反転トランジスタ１１２のドレインが抵抗１１３の一端と変調部１３の変調トランジスタ１３１のゲートに接続され、変動反転トランジスタ１１２のソースが接地に接続される。抵抗１１３の他端は電源端子１５１に接続される。
変動反転トランジスタ１１２のゲートに、電源変動伝達部１１４と変動遮断部１１５とが並列に接続される。ここで、変動反転トランジスタ１１２は、Ｎ型ＭＯＳＦＥＴ（ＮＭＯＳ、ｎ-ｔｙｐｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、Ｐ型ＭＯＳＦＥＴ（ＰＭＯＳ）でもよく、他のＦＥＴでもよい。
電源変動反転バイアス部１１１は、バイアス端子１５２の電圧に基づいて変調部１３をバイアスするとともに、電源１のグランド電圧の変動を反転させて変調部１３に印加する。
電源変動伝達部１１４は、電源端子１５１に接続され、電源１のグランド電圧の変動を電源変動反転バイアス部１１１に伝達する。電源変動伝達部１１４には、コンデンサなどの容量やトランジスタ回路を用いてもよい。
変動遮断部１１５は、バイアス端子１５２に接続され、伝達された電源１のグランド電圧をバイアス端子１５２の電圧から遮断する。変動遮断部１１５には、抵抗やダイオードを用いてもよい。
入力部１２では、デカップリング容量１２１と終端負荷１２２とが並列に接続される。
変調部１３では、変調トランジスタ１３１と変調抵抗１３２を備える。変調トランジスタ１３１のゲートに、電源変動キャンセリングバイアス部１１の出力と入力部１２の出力が入力され、ソースが接地に接続される。また、変調トランジスタ１３１のドレインに変調抵抗が接続される。変調部１３の出力がレーザーダイオード１４に印加される。
レーザーダイオード１４は、電源端子１５１からのグランド電圧と変調部１３から入力される電圧でバイアス（印加）され、光信号を出力する。
本実施の形態に係る送信インターフェース１０は、図２に示すように、送信装置に適用される。送信インターフェースにおける各送信器１０１＿１～１０１＿Ｎには、各送信器１０１＿１～１０１＿Ｎで共通の電源１とバイアス用電源３それぞれからグランド電圧とバイアス電圧が供給され、一方、各送信器１０１＿１～１０１＿Ｎに個別に信号源４＿１～４＿Ｎから信号電圧が供給される。
ここで、電源１と配線（インダクタンス）２を介して接続される各送信器の電源端子１５１は、送信器１０１＿１～１０１＿Ｎにおいて共通である。また、バイアス用電源３と接続される各送信器のバイアス端子１５２は、送信器において共通である。信号源４＿１～４＿Ｎに、それぞれ信号端子１５３＿１～１５３＿Ｎが接続される。
＜送信インターフェースの動作＞
本実施の形態に係る送信インターフェース１０では、バイアス用電源３からバイアス電圧が電源変動反転バイアス部１１１に入力され、電源変動反転バイアス部１１１で生成される電圧により変調部１３の変調トランジスタ１３１がバイアスされる。この変調トランジスタ１３１の出力（電圧）が、レーザーダイオード１４に印加される。
このとき、初めに、任意の送信器（例えば、送信器１０１＿Ｎ）に入力された信号によりレーザーダイオード１４に流れる電流が変化すると、配線のインダクタンス２により電源端子１５１の電圧が変動する（図２中Ａ）。
次に、送信器１０１＿Ｎと共通の電源端子１５１を有する他の送信器（例えば、送信器１０１＿１）では、電源変動キャンセリングバイアス部１１の電源変動伝達部１１４により、電源１からのグランド電圧の変動が、電源変動反転バイアス部１１１に同相で入力される（図２中Ｂ）。ここで、電源変動反転バイアス部１１１のＮＭＯＳ１１２のゲートには、グランド電圧の変動成分とともに、バイアス端子１５２からのバイアス電圧が入力される。
次に、電源変動反転バイアス部１１１のＮＭＯＳ１１２では、ゲートの電圧が増加するとドレインの電圧は降下するため、同相で入力されたグランド電圧の変動は逆相となって変調トランジスタ１３１のゲートに出力される（図２中Ｃ）。このように、電源変動反転バイアス部１１１は、逆相のグランド電圧の変動成分を伴う電圧を出力する。
次に、変調部１３の変調トランジスタ１３１のゲートに、電源変動反転バイアス部１１１の出力と、信号端子１５３＿１からの信号電圧が印加される。ここで、ゲートの電圧が増加するとドレインの電圧は降下するため、逆相で入力されたグランド電圧の変動は同相となる。このように、変調部１３は、同相のグランド電圧の変動成分を伴う電圧をレーザーダイオード１４に出力する（図２中Ｄ）。
最後に、レーザーダイオード１４に、電源端子１５１からのグランド電圧と変調部１３の出力とが印加され、光信号が送信される。
このように、レーザーダイオード１４に印加される電圧において、グランド電圧が変動するとき、変調部１３の出力もグランド電圧の変動と同相で変動する。
その結果、レーザーダイオード１４にはグランド電圧と変調部１３の出力電圧の差分が印加されるので、レーザーダイオード１４に印加される電圧の変動は抑制される。そこで、電源１のグランド電圧の変動に伴う光信号の変化が抑制される。
したがって、本実施の形態に係る送信インターフェースによれば、レーザーダイオードに印加される電圧の変動を抑制できるので、並列化された光通信送信器で隣接する送信器間の混信を抑制することができる。
本発明の実施の形態では、複数の送信器のバイアス端子が共通である例を示したが、これに限らず、複数の送信器それぞれが別個にバイアス端子を備えてもよい。
本発明の実施の形態では、複数の送信器それぞれが別個に信号端子を備える例を示したが、これに限らず、複数の送信器が共通の信号端子を備えてもよい。
本発明の実施の形態では、複数の送信器のうち送信器１０１＿１が動作する例を示したが、他の送信器も同様の構成を有し、同様に動作する。
本発明の実施の形態では、送信インターフェースの構成、製造方法などにおいて、各構成部の構造、寸法、材料等の一例を示したが、これに限らない。送信インターフェースの機能を発揮し効果を奏するものであればよい。
本発明は、送信回路に接続する接続回路に関するものであり、通信伝送システムに適用することができる。
１０ 送信インターフェース
１０１＿１～１０１＿Ｎ 送信器
１５１ 電源端子
１５２バイアス端子
１５３＿１～１５３＿Ｎ 信号端子
１１ 電源変動キャンセリングバイアス部
１１１ 電源変動反転バイアス部
１２ 入力部
１３ 変調部
１４ レーザーダイオード

Claims (5)

  1. 複数の送信器を有する送信インターフェースであって、
    前記送信器が、
    グランド電圧が入力され、前記複数の送信器で共通する電源端子と、
    バイアス電圧が入力されるバイアス端子と、
    信号電圧が入力される信号端子と、
    前記グランド電圧と前記バイアス電圧とが印加され、前記グランド電圧の変動を逆相にして出力する電源変動反転バイアス部と、
    前記電源変動反転バイアス部の出力と前記信号電圧が印加され、前記逆相のグランド電圧の変動を同相にして出力する変調部と、
    前記グランド電圧と前記変調部の出力が印加されるレーザーダイオードとを
    備える送信インターフェース。
  2. 前記電源変動反転バイアス部が変動反転トランジスタを有し、
    前記変調部が変調トランジスタを有し、
    前記変動反転トランジスタのゲートに、前記電源端子からの前記グランド電圧の変動と前記バイアス電圧とが印加され、
    前記変調トランジスタのゲートに、前記電源変動反転バイアス部の出力と前記信号電圧が印加されることを特徴とする請求項１に記載の送信インターフェース。
  3. 前記電源端子と接続される電源変動伝達部と、
    前記バイアス端子と接続される変動遮断部と
    前記信号端子と接続される入力部と
    を備え、
    前記電源変動伝達部と、前記変動遮断部とが、前記変動反転トランジスタのゲートに接続され、
    前記変動反転トランジスタのドレインと、前記入力部とが、前記変調トランジスタのゲートに接続されることを特徴とする請求項２に記載の送信インターフェース。
  4. 前記入力部が、
    前記信号端子と前記変調トランジスタのゲートとの間に接続される容量と、
    前記容量の入力に接続される終端負荷と
    を備える請求項３に記載の送信インターフェース。
  5. 請求項１から請求項４のいずれか一項に記載の送信インターフェースと、
    前記電源端子に接続する電源と、
    前記バイアス端子に接続するバイアス用電源と、
    前記信号端子それぞれに接続する複数の信号源と
    を備える送信装置。
JP2021051318A 2021-03-25 2021-03-25 送信インターフェースおよび送信装置 Pending JP2022149255A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021051318A JP2022149255A (ja) 2021-03-25 2021-03-25 送信インターフェースおよび送信装置
PCT/JP2022/014542 WO2022203058A1 (ja) 2021-03-25 2022-03-25 送信インターフェースおよび送信装置
US18/550,755 US20240160236A1 (en) 2021-03-25 2022-03-25 Transmission interface and transmitter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021051318A JP2022149255A (ja) 2021-03-25 2021-03-25 送信インターフェースおよび送信装置

Publications (1)

Publication Number Publication Date
JP2022149255A true JP2022149255A (ja) 2022-10-06

Family

ID=83397522

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021051318A Pending JP2022149255A (ja) 2021-03-25 2021-03-25 送信インターフェースおよび送信装置

Country Status (3)

Country Link
US (1) US20240160236A1 (ja)
JP (1) JP2022149255A (ja)
WO (1) WO2022203058A1 (ja)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57112089A (en) * 1980-12-29 1982-07-12 Fujitsu Ltd Light output control circuit
JP4046564B2 (ja) * 2002-07-12 2008-02-13 三菱電機株式会社 光半導体装置
WO2018074410A1 (ja) * 2016-10-20 2018-04-26 日本電信電話株式会社 直接変調レーザ駆動回路

Also Published As

Publication number Publication date
US20240160236A1 (en) 2024-05-16
WO2022203058A1 (ja) 2022-09-29

Similar Documents

Publication Publication Date Title
KR101066128B1 (ko) 전자회로
US8841936B2 (en) Differential output circuit and semiconductor integrated circuit
US10587249B2 (en) Master-slave flip flop
CN110417399B (zh) 时钟传输装置及其方法
JP2018011108A (ja) 信号伝達装置、および、電力スイッチング素子駆動装置
US9953921B2 (en) Semiconductor device and semiconductor package
US9473141B2 (en) Receiving an I/O signal in multiple voltage domains
US20190386853A1 (en) Methods and apparatus for an interface
US8933732B2 (en) Frequency quadruplers at millimeter-wave frequencies
US2747111A (en) Coupling circuit for semi-conductor devices
US20100295578A1 (en) Clock Tree Distributing Method
US9557764B2 (en) Clock tree circuit and memory controller
WO2022203058A1 (ja) 送信インターフェースおよび送信装置
US20170331464A1 (en) Semiconductor integrated circuit, latch circuit, and flip-flop circuit
Zimmermann Monolithic electronic-photonic co-integration in photonic BiCMOS
US20150381154A1 (en) Flip-flop circuit
US6697286B2 (en) Driver circuit
JP2010193258A (ja) Ａｓｋ変調器
Liu et al. l-LCP of codes and their applications to EAQEC codes
KR20070024195A (ko) 신호 전송 장치 및 신호 전송 방법
US20140028400A1 (en) Semiconductor integrated circuit
CN110896338B (zh) 时钟传输模块与网络传输方法
US11239633B2 (en) Photonic transmitter drivers with logic using cascaded differential transistor pairs stepped by supply voltage differences
TWI806023B (zh) 用於調變光載波信號的光信號調變器、元件與方法
US20170134027A1 (en) Circuit and method for shifting voltage level

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20210329

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240227

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20240422