WO2023199372A1 - Ｄｍｌドライバ - Google Patents

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俊樹 岸
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    • H01S5/00—Semiconductor lasers
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    • H01—ELECTRIC ELEMENTS
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    • H01S5/00—Semiconductor lasers
    • H01S5/06—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium
    • H01S5/062—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium by varying the potential of the electrodes

Definitions

  • the present invention relates to a technology for driving a directly modulated laser (DML), and particularly relates to a DML driver having a frequency peaking function and an optical waveform compensation function.
  • DML directly modulated laser
  • FIG. 11 is a circuit diagram showing the configuration of a conventional DML driver.
  • the DML driver consists of a PMOS transistor M 1p whose gate is connected to a bias voltage V 2 , whose source is connected to a power supply voltage V 1 , and whose drain is connected to the anode of a laser diode (LD) 1;
  • An NMOS transistor M 1n receives a signal V in and has a source connected to the ground, a gate connected to a bias voltage V 3 , a drain connected to the drain of the PMOS transistor M 1p and an anode of LD1, and a source connected to the NMOS transistor M 1n .
  • It consists of an NMOS transistor M 2n connected to the drain of M 1n and a resistor R in whose one end is connected to the bias voltage V 4 and the other end is connected to the gate of the NMOS transistor M 1n .
  • the NMOS transistors M 1n and M 2n are connected in cascode, and by being connected in cascode, the frequency characteristics are improved compared to when the NMOS transistor M 1n is used alone. Furthermore, even if the operating voltage of LD1 exceeds the breakdown voltage of the NMOS transistor alone, it is divided by the cascode connection, so breakdown of the breakdown voltage of the NMOS transistors M 1n and M 2n can be prevented.
  • the resistor R in is a resistor for impedance matching.
  • the driver section did not have a function to compensate for the optical output waveform of the LD, so the optical waveform output from the transmission front end consisting of the DML driver and LD is The problem was that it depended on the optical output waveform.
  • the present invention was made to solve the above problems, and an object of the present invention is to provide a DML driver capable of shaping an optical output waveform.
  • the DML driver of the present invention includes a first transistor whose gate or base is connected to a first bias voltage, whose source or emitter is connected to a first power supply voltage, and whose drain or collector is connected to an anode of a laser diode. , a second transistor whose drain or collector is connected to the anode of the laser diode, and a first inductor whose one end receives a modulation signal and whose other end is connected to the gate or base of the second transistor. a first resistor whose one end is connected to a second bias voltage and whose other end is connected to one end of the first inductor, and between the source or emitter of the second transistor and a second power supply voltage.
  • the optical waveform compensation function section has a gate or base to which a control voltage is input, a drain or collector connected to the source or emitter of the second transistor, and a source or emitter connected to the second transistor.
  • a third transistor connected to the second power supply voltage, and a second inductor having one end connected to the drain or collector of the third transistor and the other end connected to the second power supply voltage.
  • a first capacitor having one end connected to the drain or collector of the third transistor, one end connected to the drain or collector of the third transistor, and the other end connected to the second power supply voltage. It is characterized in that it is composed of a second capacitor and a second resistor whose one end is connected to the other end of the first capacitor and whose other end is connected to the second power supply voltage. .
  • a third transistor whose gate or base is connected to a third bias voltage and which is cascode-connected between the anode of the laser diode and the drain or collector of the second transistor is provided.
  • the device is characterized in that it further includes four transistors.
  • a fourth transistor whose gate or base is connected to a fourth bias voltage and which is cascode-connected between the drain or collector of the first transistor and the anode of the laser diode is provided.
  • the present invention is characterized in that it further includes 5 transistors.
  • the DML driver of the present invention includes a first driver whose gate or base is connected to a first bias voltage, whose source or emitter is connected to a first power supply voltage, and whose drain or collector is connected to an anode of a laser diode.
  • a second transistor having its gate or base connected to a second bias voltage; and a third transistor connected in cascode between the anode of the laser diode and the drain or collector of the second transistor.
  • a first inductor having one end connected to a modulation signal and the other end connected to the gate or base of the third transistor; one end connected to a third bias voltage and the other end connected to the first inductor.
  • optical waveform compensation function section connected between the source or emitter of the second transistor and a second power supply voltage
  • the optical waveform compensation function section comprising: , a fourth transistor having a gate or base input with a control voltage, a drain or collector connected to the source or emitter of the second transistor, and a source or emitter connected to the second power supply voltage; a second inductor connected to the drain or collector of the fourth transistor and having the other end connected to the second power supply voltage; and a first inductor having one end connected to the drain or collector of the fourth transistor.
  • a second capacitor having one end connected to the drain or collector of the fourth transistor and the other end connected to the second power supply voltage; and a second capacitor having one end connected to the other end of the first capacitor. , and a second resistor whose other end is connected to the second power supply voltage.
  • a fourth transistor whose gate or base is connected to a fourth bias voltage and which is cascode-connected between the drain or collector of the first transistor and the anode of the laser diode is provided.
  • the present invention is characterized in that it further includes 5 transistors.
  • one configuration example of the DML driver of the present invention includes a third capacitor having one end connected to the first power supply voltage, one end connected to the other end of the third capacitor, and the other end connected to the first power supply voltage.
  • the first transistor is characterized by further comprising a third resistor connected to the drain or collector of the first transistor.
  • one configuration example of the DML driver of the present invention is characterized in that it further includes a third resistor inserted between the source or emitter of the second transistor and the optical waveform compensation function section. be. Further, one configuration example of the DML driver of the present invention is characterized in that it further includes a third capacitor connected in parallel with the third resistor.
  • the frequency peaking function can be realized, and the band of the LD can be compensated. Furthermore, in the present invention, by providing an optical waveform compensation function section, it is possible to improve the EO (Electrical-to-Optical) frequency characteristics and group delay characteristics of the transmission front end composed of the DML driver and LD, and the optical It becomes possible to shape the output waveform.
  • EO Electro-to-Optical
  • FIG. 1 is a circuit diagram showing the configuration of a DML driver according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing the results obtained by simulation of the EO response characteristics of the DML driver and LD for the conventional configuration and the first embodiment of the present invention.
  • FIG. 3 is a diagram showing the results obtained by simulation of the group delay characteristics of the DML driver and LD for the conventional configuration and the first embodiment of the present invention.
  • FIGS. 4A and 4B are diagrams showing optical output waveforms of the LD for the conventional configuration and the first embodiment of the present invention.
  • FIG. 5 is a circuit diagram showing the configuration of a DML driver according to a second embodiment of the present invention.
  • FIG. 6 is a circuit diagram showing the configuration of a DML driver according to a third embodiment of the present invention.
  • FIG. 7 is a circuit diagram showing the configuration of a DML driver according to a fourth embodiment of the present invention.
  • FIG. 8 is a circuit diagram showing another configuration of the DML driver according to the fourth embodiment of the present invention.
  • FIG. 9 is a circuit diagram showing the configuration of a DML driver according to a fifth embodiment of the present invention.
  • FIG. 10 is a circuit diagram showing the configuration of a DML driver according to a sixth embodiment of the present invention.
  • FIG. 11 is a circuit diagram showing the configuration of a conventional DML driver.
  • FIG. 1 is a circuit diagram showing the configuration of a DML driver according to a first embodiment of the present invention.
  • the gate is connected to the bias voltage V 2 (first bias voltage)
  • the source is connected to the power supply voltage V 1 (first power supply voltage)
  • the drain is connected to the anode of the LD 1.
  • the gates of the PMOS transistor M 1p and the NMOS transistor M 1n are connected to the bias voltage V 3 (third bias voltage)
  • the drains are connected to the drain of the PMOS transistor M 1p and the anode of LD1
  • the sources are connected to the NMOS transistor M 1p and the NMOS transistor M 1n.
  • An NMOS transistor M 2n is connected to the drain of the transistor M 1n , an inductor L 1 has one end connected to the modulation signal V in and the other end connected to the gate of the NMOS transistor M 1n , and one end receives the bias voltage V 4 ( A resistor R in whose other end is connected to one end of the inductor L 1 (second bias voltage) and a light source connected between the source of the NMOS transistor M 1n and the ground (second power supply voltage) It is composed of a waveform compensation function section 20.
  • each voltage is V 1 >V 2 >V 3 >V 4 >GND (ground).
  • an inductor L 1 is inserted between the modulation signal V in and the gate of the NMOS transistor M 1n , and an optical waveform compensation function unit 20 is inserted between the source of the NMOS transistor M 1n and the ground. inserted.
  • the optical waveform compensation function unit 20 includes an NMOS transistor M con whose gate receives a control voltage V con , whose drain is connected to the source of the NMOS transistor M 1n , whose source is connected to ground, and whose one end is connected to the source of the NMOS transistor M con .
  • an inductor L x connected to the drain and the other end connected to ground; a capacitor C y one end connected to the drain of the NMOS transistor M con ; one end connected to the drain of the NMOS transistor M con and the other end connected to the drain of the NMOS transistor M con ; It consists of a capacitor C x connected to the ground, and a gain adjustment resistor R x whose one end is connected to the other end of the capacitor C y and the other end is connected to the ground.
  • the inductor L x attenuates the gain of the DML driver 2 at high frequencies.
  • Capacitors C y and C x increase the gain of the DML driver 2 at high frequencies. Since the impedance of the NMOS transistor M con changes according to the control voltage V con , the impedance of the optical waveform compensation function section 20 changes, so it is possible to adjust the frequency peaking amount by the inductor L 1 . As a result, in this embodiment, it is possible to improve the group delay characteristics while improving the frequency characteristics of the transmission front end composed of the DML driver 2 and the LD 1.
  • FIG. 2 shows the results obtained by simulation of the EO (Electrical-to-Optical) response characteristics of the DML driver and the LD 1 for the conventional configuration and this embodiment.
  • Reference numeral 100 in FIG. 2 indicates the EO response characteristic of the conventional configuration shown in FIG. 11, and reference numeral 101 indicates the EO response characteristic of the present embodiment.
  • FIG. 2 it can be seen that in the configuration of this example, the band of the EO response characteristic is improved compared to the conventional circuit configuration due to the frequency peaking effect of the inductor L1 .
  • the amount of frequency peaking by the inductor L1 can be adjusted by increasing or decreasing the control voltage Vcon , and the amount of frequency peaking can be set according to the EO response characteristics of each individual LD1. Specifically, increasing the control voltage V con increases the frequency peaking amount, and decreasing the control voltage V con decreases the frequency peaking amount.
  • FIG. 3 shows the results obtained by simulation of the group delay characteristics of the DML driver and LD1 for the conventional configuration and this embodiment.
  • reference numeral 102 indicates the group delay characteristic of the conventional configuration
  • reference numeral 103 indicates the group delay characteristic of the present embodiment.
  • the group delay value peaks around 16 GHz.
  • the optical waveform compensation function section 20 makes the group delay value around 16 GHz less than half of the conventional peak value.
  • FIG. 4A shows a simulation result of the optical output waveform of the LD 1 for the conventional configuration
  • FIG. 4B shows a simulation result of the optical output waveform of the LD 1 for the configuration of this embodiment.
  • the examples in FIGS. 4A and 4B show a case where NRZ (Non Return to Zero) signal light with a signal speed of 32 Gbps is output from the LD1.
  • the amplitude scale on the vertical axis is 200 ⁇ W/div
  • the time scale on the horizontal axis is 20 ps/div. Comparing FIGS.
  • the circuit configuration of this embodiment has an eye opening in both the horizontal axis (time) direction and the vertical axis (amplitude) direction due to the frequency peaking function by the inductor L 1 and the optical waveform compensation function section 20. It can be seen that this has been improved.
  • FIG. 5 is a circuit diagram showing the configuration of a DML driver according to a second embodiment of the present invention.
  • the DML driver 2a of this embodiment differs from the circuit configuration of the first embodiment in that a series connected element of a capacitor C f and a resistor R f is connected between the source and drain of a PMOS transistor M 1p .
  • Capacitor C f and resistor R f function as a high frequency filter. If excessive overshoot or undershoot is seen in the optical output waveform of LD1, by providing a capacitor C f and a resistor R f , the overshoot or undershoot of the optical output waveform can be suppressed and the optical output waveform can be shaped. Is possible. As a result, in this embodiment, the eye opening can be expected to be improved in both the horizontal axis (time) direction and the vertical axis (amplitude) direction.
  • FIG. 6 is a circuit diagram showing the configuration of a DML driver according to a third embodiment of the present invention.
  • the DML driver 2b of this embodiment has a PMOS transistor M 1p , an NMOS transistor M 1n , and the gates are connected to bias voltages V 5 -1 to V 5 -x (fourth bias voltage), and the PMOS transistor M 1p has a One or more PMOS transistors M 2p -1 to M 2p -x are connected in cascode between the drain and the anode of LD1, and the gates are connected to bias voltages V 3 -1 to V 3 -y (third bias voltage).
  • NMOS transistors M 2n -1 to M 2n -y connected in cascode between the anode of LD1 and the drain of NMOS transistor M 1n , an inductor L 1 , a resistor R in , and an optical It is composed of a waveform compensation function section 20.
  • each voltage is V 1 > V 2 > V 5 -1>...>V 5 -x>V 3 -y>...>V 3 -1>V 4 >GND (ground) .
  • the source may be connected to the drain of the upper PMOS transistor, and the drain may be connected to the source of the lower PMOS transistor or the anode of LD1.
  • the source may be connected to the drain of the lower NMOS transistor, and the drain may be connected to the source of the upper NMOS transistor or the anode of LD1.
  • the PMOS transistors M 2p -1 to M 2p -x connected in cascode to the PMOS transistor M 1p are set to x stage
  • the NMOS transistors M 2n -1 to M 2n -y connected in cascode to NMOS transistor M 1n are set to y stage.
  • Both x and y are 1 or more.
  • FIG. 7 is a circuit diagram showing the configuration of a DML driver according to a fourth embodiment of the present invention.
  • the DML driver 2c of this embodiment includes a PMOS transistor M1p whose gate is connected to the bias voltage V2 , whose source is connected to the power supply voltage V1 , and whose drain is connected to the anode of the LD1, and whose gate is connected to the bias voltage V4 .
  • an NMOS transistor M 1n whose drain is connected to the drain of the PMOS transistor M 1p and the anode of LD1, and whose source is connected to the drain of the NMOS transistor M 1n ; is input, and the other end is connected to the gate of the NMOS transistor M2n , an inductor L1 , one end is connected to the bias voltage V3 , and the other end is connected to one end of the inductor L1 , and the NMOS
  • the optical waveform compensation function section 20 is connected between the source of the transistor M1n and the ground.
  • the modulation signal V in is input to the gate of the NMOS transistor M 1n via the inductor L 1 .
  • the modulation signal V in is input to the gate of the NMOS transistor M 2n via the inductor L 1 .
  • the bias voltage V 4 applied to the gate of the NMOS transistor M 1n the current flowing from the PMOS transistor M 1p to the NMOS transistors M 2n and M 1n can be adjusted.
  • x stages (x is an integer of 1 or more) of PMOS transistors M 2p -1 to M 2p -x connected in cascode to the PMOS transistor M 1p may be provided.
  • the configuration in this case is shown in FIG.
  • k is any one of 1 to y
  • the inductor L 1 may be connected, and a resistor R in may be connected between the inductor L 1 and the bias voltage V 3 -k to be applied to the NMOS transistor M 2n -k.
  • the capacitor C f and the resistor R f may be applied to this embodiment.
  • FIG. 9 is a circuit diagram showing the configuration of a DML driver according to a fifth embodiment of the present invention.
  • the DML driver 2d of this embodiment has a resistor R s between the source of the NMOS transistor M 1n and the drain of the NMOS transistor M con of the optical waveform compensation function section 20. This is what was inserted.
  • the linearity of the DML driver 2d can be improved, and the DML driver 2d can be operated more linearly with respect to the modulation signal V in .
  • the resistance R s is applied to the second embodiment, but the resistance R s may be applied to the first, third, and fourth embodiments.
  • FIG. 10 is a circuit diagram showing the configuration of a DML driver according to a sixth embodiment of the present invention.
  • the DML driver 2e of this embodiment is different from the DML driver 2d of the fifth embodiment in that a capacitor Cs is connected in parallel with a resistor Rs .
  • the resistor R s and the capacitor C s are applied to the second embodiment, but the resistor R s and the capacitor C s may be applied to the first, third, and fourth embodiments.
  • the NMOS transistors M 2n , M 2n -1 to M 2n -y are omitted in the first to third, fifth, and sixth embodiments, and the NMOS transistor M 1n
  • the drain of LD1 may be connected to the anode of LD1.
  • the bias voltages V 3 and V 3 -1 to V 3 -y are not required.
  • the PMOS transistors M 2p -1 to M 2p -x are omitted, and the PMOS transistors M 2p -1 to M 2p -x are omitted and used in the first, second, fourth to sixth embodiments.
  • the drain of the PMOS transistor M 1p and the anode of LD1 may be connected. In this case, bias voltages V 5 -1 to V 5 -x are not required.
  • MOS transistors were used as the transistors M 1p , M 2p -1 to M 2p -x, M 1n , M 2n , M 2n -1 to M 2n -y, and M con .
  • PNP bipolar transistors are used as the transistors M 1p , M 2p -1 to M 2p -x
  • NPN bipolar transistors are used as the transistors M 1n , M 2n , M 2n -1 to M 2n -y, and M con .
  • a transistor may also be used.
  • the gate may be replaced with a base, the drain with a collector, and the source with an emitter.
  • the present invention can be applied to a technique that directly modulates the optical output of an LD.

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Abstract

ＤＭＬドライバ（２）は、ＰＭＯＳトランジスタ（Ｍ1p）と、ＮＭＯＳトランジスタ（Ｍ1n）と、インダクタ（Ｌ1）と、抵抗（Ｒin）と、ＮＭＯＳトランジスタ（Ｍ1n）のソースとグラウンドとの間に接続された光波形補償機能部（２０）とから構成される。光波形補償機能部（２０）は、ＮＭＯＳトランジスタ（Ｍcon）と、インダクタ（Ｌx）と、キャパシタ（Ｃy，Ｃx）と、抵抗（Ｒx）とから構成される。

Description

ＤＭＬドライバ
　本発明は、直接変調レーザ（ＤＭＬ：Directly Modulated Laser）を駆動する技術に係り、特に周波数ピーキング機能および光波形補償機能を有するＤＭＬドライバに関するものである。
　近年、ＳＮＳ（Social Networking Service）の著しい発達により、世界中の通信のトラフィック量が年々増加している。今後、ＩｏＴ（Internet of Things）およびクラウドコンピューティング技術の発展により更なるトラフィック量の増加が見込まれており、膨大なトラフィック量を支えるために、データセンタ内外の通信容量の大容量化が求められている。
　大容量化に伴って、ネットワークの主要な規格要素であるＥｔｈｅｒｎｅｔ（登録商標）の標準規格は現在、１００ＧｂＥの標準化が完了しており、さらなる大容量化を目指した４００ＧｂＥの標準化が議論されている。４００ＧｂＥへの適用を目的として、低消費電力化の観点からＤＭＬを用いたドライバが注目されている（非特許文献１参照）。
　図１１は従来のＤＭＬドライバの構成を示す回路図である。ＤＭＬドライバは、ゲートがバイアス電圧Ｖ2に接続され、ソースが電源電圧Ｖ1に接続され、ドレインがレーザダイオード（ＬＤ：Laser Diode）１のアノードに接続されたＰＭＯＳトランジスタＭ1pと、ゲートに変調信号Ｖinが入力され、ソースがグラウンドに接続されたＮＭＯＳトランジスタＭ1nと、ゲートがバイアス電圧Ｖ3に接続され、ドレインがＰＭＯＳトランジスタＭ1pのドレインおよびＬＤ１のアノードに接続され、ソースがＮＭＯＳトランジスタＭ1nのドレインに接続されたＮＭＯＳトランジスタＭ2nと、一端がバイアス電圧Ｖ4に接続され、他端がＮＭＯＳトランジスタＭ1nのゲートに接続された抵抗Ｒinとから構成される。
　ＮＭＯＳトランジスタＭ1nとＭ2nはカスコード接続されており、カスコード接続されることで、ＮＭＯＳトランジスタＭ1n単体の時よりも、周波数特性が向上する。また、ＬＤ１の動作電圧がＮＭＯＳトランジスタ単体の耐圧を超えている場合でも、カスコード接続によって分圧されるので、ＮＭＯＳトランジスタＭ1n，Ｍ2nの耐圧破壊を防ぐことができる。抵抗Ｒinはインピーダンスマッチング用の抵抗である。
　図１１に示すように従来のドライバ回路の構成では、ドライバ部にＬＤの光出力波形を補償する機能がなかったため、ＤＭＬドライバとＬＤで構成される送信フロントエンドから出力される光波形がＬＤ自体の光出力波形に依存するという課題があった。
T.Kishi et al.，"A 137-mW，4 ch x 25-Gbps low-power compact transmitter flip-chip-bonded 1.3-μm LD-array-on-Si"，In Proceedings of the Optical Fiber Communication Conference and Exhibition，2018，Paper M2D.2.
　本発明は、上記課題を解決するためになされたもので、光出力波形を整形することが可能なＤＭＬドライバを提供することを目的とする。
　本発明のＤＭＬドライバは、ゲートまたはベースが第１のバイアス電圧に接続され、ソースまたはエミッタが第１の電源電圧に接続され、ドレインまたはコレクタがレーザダイオードのアノードに接続された第１のトランジスタと、ドレインまたはコレクタが前記レーザダイオードのアノードに接続された第２のトランジスタと、一端に変調信号が入力され、他端が前記第２のトランジスタのゲートまたはベースに接続された第１のインダクタと、一端が第２のバイアス電圧に接続され、他端が前記第１のインダクタの一端に接続された第１の抵抗と、前記第２のトランジスタのソースまたはエミッタと第２の電源電圧との間に接続された光波形補償機能部とを備え、前記光波形補償機能部は、ゲートまたはベースに制御電圧が入力され、ドレインまたはコレクタが前記第２のトランジスタのソースまたはエミッタに接続され、ソースまたはエミッタが前記第２の電源電圧に接続された第３のトランジスタと、一端が前記第３のトランジスタのドレインまたはコレクタに接続され、他端が前記第２の電源電圧に接続された第２のインダクタと、一端が前記第３のトランジスタのドレインまたはコレクタに接続された第１のキャパシタと、一端が前記第３のトランジスタのドレインまたはコレクタに接続され、他端が前記第２の電源電圧に接続された第２のキャパシタと、一端が前記第１のキャパシタの他端に接続され、他端が前記第２の電源電圧に接続された第２の抵抗とから構成されることを特徴とするものである。
　また、本発明のＤＭＬドライバの１構成例は、ゲートまたはベースが第３のバイアス電圧に接続され、前記レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第４のトランジスタをさらに備えることを特徴とするものである。
　また、本発明のＤＭＬドライバの１構成例は、ゲートまたはベースが第４のバイアス電圧に接続され、前記第１のトランジスタのドレインまたはコレクタと前記レーザダイオードのアノードとの間にカスコード接続された第５のトランジスタをさらに備えることを特徴とするものである。
　また、本発明のＤＭＬドライバは、ゲートまたはベースが第１のバイアス電圧に接続され、ソースまたはエミッタが第１の電源電圧に接続され、ドレインまたはコレクタがレーザダイオードのアノードに接続された第１のトランジスタと、ゲートまたはベースが第２のバイアス電圧に接続された第２のトランジスタと、前記レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタと、一端に変調信号が入力され、他端が前記第３のトランジスタのゲートまたはベースに接続された第１のインダクタと、一端が第３のバイアス電圧に接続され、他端が前記第１のインダクタの一端に接続された第１の抵抗と、前記第２のトランジスタのソースまたはエミッタと第２の電源電圧との間に接続された光波形補償機能部とを備え、前記光波形補償機能部は、ゲートまたはベースに制御電圧が入力され、ドレインまたはコレクタが前記第２のトランジスタのソースまたはエミッタに接続され、ソースまたはエミッタが前記第２の電源電圧に接続された第４のトランジスタと、一端が前記第４のトランジスタのドレインまたはコレクタに接続され、他端が前記第２の電源電圧に接続された第２のインダクタと、一端が前記第４のトランジスタのドレインまたはコレクタに接続された第１のキャパシタと、一端が前記第４のトランジスタのドレインまたはコレクタに接続され、他端が前記第２の電源電圧に接続された第２のキャパシタと、一端が前記第１のキャパシタの他端に接続され、他端が前記第２の電源電圧に接続された第２の抵抗とから構成されることを特徴とするものである。
　また、本発明のＤＭＬドライバの１構成例は、ゲートまたはベースが第４のバイアス電圧に接続され、前記第１のトランジスタのドレインまたはコレクタと前記レーザダイオードのアノードとの間にカスコード接続された第５のトランジスタをさらに備えることを特徴とするものである。
　また、本発明のＤＭＬドライバの１構成例は、一端が前記第１の電源電圧に接続された第３のキャパシタと、一端が前記第３のキャパシタの他端に接続され、他端が前記第１のトランジスタのドレインまたはコレクタに接続された第３の抵抗とをさらに備えることを特徴とするものである。
　また、本発明のＤＭＬドライバの１構成例は、前記第２のトランジスタのソースまたはエミッタと前記光波形補償機能部との間に挿入された第３の抵抗をさらに備えることを特徴とするものである。
　また、本発明のＤＭＬドライバの１構成例は、前記第３の抵抗と並列に接続された第３のキャパシタをさらに備えることを特徴とするものである。
　本発明によれば、変調信号が入力されるトランジスタのゲートに第１のインダクタを直列に接続することで周波数ピーキング機能を実現することができ、ＬＤの帯域を補償することが可能である。さらに、本発明では、光波形補償機能部を設けることにより、ＤＭＬドライバとＬＤで構成される送信フロントエンドのＥＯ（Electrical-to-Optical）周波数特性および群遅延特性を改善することができ、光出力波形を整形することが可能になる。
図１は、本発明の第１の実施例に係るＤＭＬドライバの構成を示す回路図である。 図２は、従来の構成と本発明の第１の実施例についてＤＭＬドライバとＬＤのＥＯ応答特性をシミュレーションによって求めた結果を示す図である。 図３は、従来の構成と本発明の第１の実施例についてＤＭＬドライバとＬＤの群遅延特性をシミュレーションによって求めた結果を示す図である。 図４Ａ－図４Ｂは、従来の構成と本発明の第１の実施例についてＬＤの光出力波形を示す図である。 図５は、本発明の第２の実施例に係るＤＭＬドライバの構成を示す回路図である。 図６は、本発明の第３の実施例に係るＤＭＬドライバの構成を示す回路図である。 図７は、本発明の第４の実施例に係るＤＭＬドライバの構成を示す回路図である。 図８は、本発明の第４の実施例に係るＤＭＬドライバの別の構成を示す回路図である。 図９は、本発明の第５の実施例に係るＤＭＬドライバの構成を示す回路図である。 図１０は、本発明の第６の実施例に係るＤＭＬドライバの構成を示す回路図である。 図１１は、従来のＤＭＬドライバの構成を示す回路図である。
［第１の実施例］
　以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ２は、ゲートがバイアス電圧Ｖ2（第１のバイアス電圧）に接続され、ソースが電源電圧Ｖ1（第１の電源電圧）に接続され、ドレインがＬＤ１のアノードに接続されたＰＭＯＳトランジスタＭ1pと、ＮＭＯＳトランジスタＭ1nと、ゲートがバイアス電圧Ｖ3（第３のバイアス電圧）に接続され、ドレインがＰＭＯＳトランジスタＭ1pのドレインおよびＬＤ１のアノードに接続され、ソースがＮＭＯＳトランジスタＭ1nのドレインに接続されたＮＭＯＳトランジスタＭ2nと、一端に変調信号Ｖinが入力され、他端がＮＭＯＳトランジスタＭ1nのゲートに接続されたインダクタＬ1と、一端がバイアス電圧Ｖ4（第２のバイアス電圧）に接続され、他端がインダクタＬ1の一端に接続された抵抗Ｒinと、ＮＭＯＳトランジスタＭ1nのソースとグラウンド（第２の電源電圧）との間に接続された光波形補償機能部２０とから構成される。
　各電圧の大小関係は、Ｖ1＞Ｖ2＞Ｖ3＞Ｖ4＞ＧＮＤ（グラウンド）となる。本実施例では、図１１の回路構成に対して、変調信号ＶinとＮＭＯＳトランジスタＭ1nのゲート間にインダクタＬ1を挿入し、ＮＭＯＳトランジスタＭ1nのソースとグラウンド間に光波形補償機能部２０を挿入した。
　光波形補償機能部２０は、ゲートに制御電圧Ｖconが入力され、ドレインがＮＭＯＳトランジスタＭ1nのソースに接続され、ソースがグラウンドに接続されたＮＭＯＳトランジスタＭconと、一端がＮＭＯＳトランジスタＭconのドレインに接続され、他端がグラウンドに接続されたインダクタＬxと、一端がＮＭＯＳトランジスタＭconのドレインに接続されたキャパシタＣyと、一端がＮＭＯＳトランジスタＭconのドレインに接続され、他端がグラウンドに接続されたキャパシタＣxと、一端がキャパシタＣyの他端に接続され、他端がグラウンドに接続された利得調整用の抵抗Ｒxとから構成される。
　インダクタＬxは、高周波においてＤＭＬドライバ２の利得を減衰させる。キャパシタＣy，Ｃxは、高周波においてＤＭＬドライバ２の利得を増加させる。制御電圧Ｖconに応じてＮＭＯＳトランジスタＭconのインピーダンスが変化することにより、光波形補償機能部２０のインピーダンスが変化するので、インダクタＬ1による周波数ピーキング量を調整することが可能である。その結果、本実施例では、ＤＭＬドライバ２とＬＤ１で構成される送信フロントエンドの周波数特性を改善しつつ、群遅延特性の改善が可能となる。
　従来の構成と本実施例についてＤＭＬドライバとＬＤ１のＥＯ（Electrical-to-Optical）応答特性をシミュレーションによって求めた結果を図２に示す。図２の１００は図１１に示した従来の構成のＥＯ応答特性を示し、１０１は本実施例のＥＯ応答特性を示している。図２から分かるように、本実施例の構成では、インダクタＬ1による周波数ピーキング効果により、従来の回路構成に比べてＥＯ応答特性の帯域が改善されていることが分かる。
　また、本実施例では、制御電圧Ｖconを増減させることでインダクタＬ1による周波数ピーキング量を調節可能であり、ＬＤ１の個体ごとのＥＯ応答特性に応じた周波数ピーキング量に設定することができる。具体的には、制御電圧Ｖconを高くすると周波数ピーキング量が増加し、制御電圧Ｖconを低くすると周波数ピーキング量が減少する。
　次に、従来の構成と本実施例についてＤＭＬドライバとＬＤ１の群遅延特性をシミュレーションによって求めた結果を図３に示す。図３の１０２は従来の構成の群遅延特性を示し、１０３は本実施例の群遅延特性を示している。従来の回路構成では、１６ＧＨｚ付近で群遅延の値がピークとなる。これに対し、本実施例の回路構成では、光波形補償機能部２０により、１６ＧＨｚ付近での群遅延の値が従来のピーク値の半分以下の値となる。さらに、従来の回路構成と本実施例の回路構成で各周波数の群遅延の値を比較すると、光波形補償機能部２０を用いた本実施例では、群遅延の値を低減できていることが分かる。
　次に、従来の構成についてＬＤ１の光出力波形をシミュレーションによって求めた結果を図４Ａに示し、本実施例の構成についてＬＤ１の光出力波形をシミュレーションによって求めた結果を図４Ｂに示す。図４Ａ、図４Ｂの例は、信号速度３２ＧｂｐｓのＮＲＺ（Non Return to Zero）信号光をＬＤ１から出力させた場合を示している。縦軸の振幅のスケールは２００μＷ／ｄｉｖ、横軸の時間のスケールは２０ｐｓ／ｄｉｖである。図４Ａと図４Ｂを比較すると、インダクタＬ1による周波数ピーキング機能と光波形補償機能部２０とにより、本実施例の回路構成では、横軸（時間）方向、縦軸（振幅）方向共にアイ開口が改善されていることが分かる。
［第２の実施例］
　次に、本発明の第２の実施例について説明する。図５は本発明の第２の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ２ａは、第１の実施例の回路構成に対して、ＰＭＯＳトランジスタＭ1pのソースとドレイン間に、キャパシタＣfと抵抗Ｒfの直列接続素子を接続したものである。
　キャパシタＣfと抵抗Ｒfは、高周波フィルタとして機能する。ＬＤ１の光出力波形に過剰なオーバーシュートやアンダーシュートが見られる場合に、キャパシタＣfと抵抗Ｒfを設けることで、光出力波形のオーバーシュートおよびアンダーシュートを抑制し、光出力波形を整形することが可能である。その結果、本実施例では、横軸（時間）方向、縦軸（振幅）方向共にアイ開口が改善される効果が期待できる。
［第３の実施例］
　次に、本発明の第３の実施例について説明する。図６は本発明の第３の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ２ｂは、ＰＭＯＳトランジスタＭ1pと、ＮＭＯＳトランジスタＭ1nと、ゲートがバイアス電圧Ｖ5－１～Ｖ5－ｘ（第４のバイアス電圧）に接続され、ＰＭＯＳトランジスタＭ1pのドレインとＬＤ１のアノードとの間にカスコード接続された１乃至複数のＰＭＯＳトランジスタＭ2p－１～Ｍ2p－ｘと、ゲートがバイアス電圧Ｖ3－１～Ｖ3－ｙ（第３のバイアス電圧）に接続され、ＬＤ１のアノードとＮＭＯＳトランジスタＭ1nのドレインとの間にカスコード接続された１乃至複数のＮＭＯＳトランジスタＭ2n－１～Ｍ2n－ｙと、インダクタＬ1と、抵抗Ｒinと、光波形補償機能部２０とから構成される。
　各電圧の大小関係は、Ｖ1＞Ｖ2＞Ｖ5－１＞・・・＞Ｖ5－ｘ＞Ｖ3－ｙ＞・・・＞Ｖ3－１＞Ｖ4＞ＧＮＤ（グラウンド）となる。ＰＭＯＳトランジスタのカスコード接続は、ソースを上段のＰＭＯＳトランジスタのドレインに接続し、ドレインを下段のＰＭＯＳトランジスタのソースまたはＬＤ１のアノードに接続すればよい。ＮＭＯＳトランジスタのカスコード接続は、ソースを下段のＮＭＯＳトランジスタのドレインに接続し、ドレインを上段のＮＭＯＳトランジスタのソースまたはＬＤ１のアノードに接続すればよい。
　このように、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ共に耐圧破壊を防ぐために多段の回路構成を採ることができる。最先端のノードになると、トランジスタ単体あたりの耐圧が減少するため、効果的である。ここでは、ＰＭＯＳトランジスタＭ1pにカスコード接続するＰＭＯＳトランジスタＭ2p－１～Ｍ2p－ｘをｘ段、ＮＭＯＳトランジスタＭ1nにカスコード接続するＮＭＯＳトランジスタＭ2n－１～Ｍ2n－ｙをｙ段とした。ｘ，ｙともに１以上とする。
［第４の実施例］
　次に、本発明の第４の実施例について説明する。図７は本発明の第４の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ２ｃは、ゲートがバイアス電圧Ｖ2に接続され、ソースが電源電圧Ｖ1に接続され、ドレインがＬＤ１のアノードに接続されたＰＭＯＳトランジスタＭ1pと、ゲートがバイアス電圧Ｖ4に接続されたＮＭＯＳトランジスタＭ1nと、ドレインがＰＭＯＳトランジスタＭ1pのドレインおよびＬＤ１のアノードに接続され、ソースがＮＭＯＳトランジスタＭ1nのドレインに接続されたＮＭＯＳトランジスタＭ2nと、一端に変調信号Ｖinが入力され、他端がＮＭＯＳトランジスタＭ2nのゲートに接続されたインダクタＬ1と、一端がバイアス電圧Ｖ3に接続され、他端がインダクタＬ1の一端に接続された抵抗Ｒinと、ＮＭＯＳトランジスタＭ1nのソースとグラウンドとの間に接続された光波形補償機能部２０とから構成される。
　第１の実施例では、インダクタＬ1を介してＮＭＯＳトランジスタＭ1nのゲートに変調信号Ｖinを入力していた。本実施例では、インダクタＬ1を介してＮＭＯＳトランジスタＭ2nのゲートに変調信号Ｖinを入力する。これにより、本実施例では、ＮＭＯＳトランジスタＭ1nのゲートに印加するバイアス電圧Ｖ4を調節することによって、ＰＭＯＳトランジスタＭ1pからＮＭＯＳトランジスタＭ2n，Ｍ1n側に流れる電流を調節することができる。
　なお、第３の実施例と同様にＰＭＯＳトランジスタＭ1pにカスコード接続するＰＭＯＳトランジスタＭ2p－１～Ｍ2p－ｘをｘ段（ｘは１以上の整数）設けるようにしてもよい。この場合の構成を図８に示す。
　また、本実施例では、ＮＭＯＳトランジスタＭ1nにカスコード接続するＮＭＯＳトランジスタＭ2nを１段（ｙ＝１）としたが、第３の実施例で説明したとおり複数段のＮＭＯＳトランジスタＭ2n－１～Ｍ2n－ｙを接続してもよい（ｙ≧２）。この場合、複数段のＮＭＯＳトランジスタＭ2n－１～Ｍ2n－ｙのうちいずれか１つのＮＭＯＳトランジスタＭ2n－ｋ（ｋは１～ｙのいずれか）のゲートと変調信号Ｖinとの間にインダクタＬ1を接続し、ＮＭＯＳトランジスタＭ2n－ｋに印加するためのバイアス電圧Ｖ3－ｋとインダクタＬ1との間に抵抗Ｒinを接続すればよい。また、キャパシタＣfと抵抗Ｒfを本実施例に適用してもよい。
［第５の実施例］
　次に、本発明の第５の実施例について説明する。図９は本発明の第５の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ２ｄは、第２の実施例のＤＭＬドライバ２ａに対して、ＮＭＯＳトランジスタＭ1nのソースと光波形補償機能部２０のＮＭＯＳトランジスタＭconのドレインとの間に抵抗Ｒsを挿入したものである。これにより、本実施例では、ＤＭＬドライバ２ｄの線形性を改善することができ、変調信号Ｖinに対してＤＭＬドライバ２ｄをより線形に動作させることができる。
　図９では、第２の実施例に抵抗Ｒsを適用しているが、第１、第３、第４の実施例に抵抗Ｒsを適用してもよい。
［第６の実施例］
　次に、本発明の第６の実施例について説明する。図１０は本発明の第６の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ２ｅは、第５の実施例のＤＭＬドライバ２ｄに対して、抵抗Ｒsと並列にキャパシタＣsを接続したものである。これにより、本実施例では、第５の実施例に比べて、ＤＭＬドライバ２ｅとＬＤ１で構成される送信フロントエンドの高周波での帯域を改善することができる。
　図１０では、第２の実施例に抵抗ＲsとキャパシタＣsを適用しているが、第１、第３、第４の実施例に抵抗ＲsとキャパシタＣsを適用してもよい。
　なお、ＮＭＯＳトランジスタの耐圧に問題がない場合には、第１～第３、第５、第６の実施例においてＮＭＯＳトランジスタＭ2n，Ｍ2n－１～Ｍ2n－ｙを省き、ＮＭＯＳトランジスタＭ1nのドレインとＬＤ１のアノードを接続してもよい。この場合は、バイアス電圧Ｖ3，Ｖ3－１～Ｖ3－ｙが不要となる。
　また、第３の実施例において、ＰＭＯＳトランジスタの耐圧に問題がない場合には、ＰＭＯＳトランジスタＭ2p－１～Ｍ2p－ｘを省き、第１、第２、第４～第６の実施例と同様に、ＰＭＯＳトランジスタＭ1pのドレインとＬＤ１のアノードを接続してもよい。この場合は、バイアス電圧Ｖ5－１～Ｖ5－ｘが不要となる。
　また、第１～第６の実施例では、トランジスタＭ1p，Ｍ2p－１～Ｍ2p－ｘ，Ｍ1n，Ｍ2n，Ｍ2n－１～Ｍ2n－ｙ，ＭconとしてＭＯＳトランジスタを使用した例を示しているが、トランジスタＭ1p，Ｍ2p－１～Ｍ2p－ｘとしてＰＮＰバイポーラトランジスタを使用し、トランジスタＭ1n，Ｍ2n，Ｍ2n－１～Ｍ2n－ｙ，ＭconとしてＮＰＮバイポーラトランジスタを使用してもよい。バイポーラトランジスタを使用する場合には、第１～第６の実施例の説明において、ゲートをベースに置き換え、ドレインをコレクタに置き換え、ソースをエミッタに置き換えるようにすればよい。
　本発明は、ＬＤの光出力を直接変調する技術に適用することができる。
　１…ＬＤ、２，２ａ～２ｅ…ＤＭＬドライバ、２０…光波形補償機能部、Ｍ1p，Ｍ2p－１～Ｍ2p－ｘ…ＰＭＯＳトランジスタ、Ｍ1n，Ｍ2n，Ｍ2n－１～Ｍ2n－ｙ，Ｍcon…ＮＭＯＳトランジスタ、Ｌ1，Ｌx…インダクタ、Ｒin，Ｒx，Ｒf，Ｒs…抵抗、Ｃy，Ｃx，Ｃf，Ｃs…キャパシタ。

Claims (8)

  1. 　ゲートまたはベースが第１のバイアス電圧に接続され、ソースまたはエミッタが第１の電源電圧に接続され、ドレインまたはコレクタがレーザダイオードのアノードに接続された第１のトランジスタと、
    　ドレインまたはコレクタが前記レーザダイオードのアノードに接続された第２のトランジスタと、
    　一端に変調信号が入力され、他端が前記第２のトランジスタのゲートまたはベースに接続された第１のインダクタと、
    　一端が第２のバイアス電圧に接続され、他端が前記第１のインダクタの一端に接続された第１の抵抗と、
    　前記第２のトランジスタのソースまたはエミッタと第２の電源電圧との間に接続された光波形補償機能部とを備え、
    　前記光波形補償機能部は、
    　ゲートまたはベースに制御電圧が入力され、ドレインまたはコレクタが前記第２のトランジスタのソースまたはエミッタに接続され、ソースまたはエミッタが前記第２の電源電圧に接続された第３のトランジスタと、
    　一端が前記第３のトランジスタのドレインまたはコレクタに接続され、他端が前記第２の電源電圧に接続された第２のインダクタと、
    　一端が前記第３のトランジスタのドレインまたはコレクタに接続された第１のキャパシタと、
    　一端が前記第３のトランジスタのドレインまたはコレクタに接続され、他端が前記第２の電源電圧に接続された第２のキャパシタと、
    　一端が前記第１のキャパシタの他端に接続され、他端が前記第２の電源電圧に接続された第２の抵抗とから構成されることを特徴とするＤＭＬドライバ。
  2. 　請求項１記載のＤＭＬドライバにおいて、
    　ゲートまたはベースが第３のバイアス電圧に接続され、前記レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第４のトランジスタをさらに備えることを特徴とするＤＭＬドライバ。
  3. 　請求項２記載のＤＭＬドライバにおいて、
    　ゲートまたはベースが第４のバイアス電圧に接続され、前記第１のトランジスタのドレインまたはコレクタと前記レーザダイオードのアノードとの間にカスコード接続された第５のトランジスタをさらに備えることを特徴とするＤＭＬドライバ。
  4. 　ゲートまたはベースが第１のバイアス電圧に接続され、ソースまたはエミッタが第１の電源電圧に接続され、ドレインまたはコレクタがレーザダイオードのアノードに接続された第１のトランジスタと、
    　ゲートまたはベースが第２のバイアス電圧に接続された第２のトランジスタと、
    　前記レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタと、
    　一端に変調信号が入力され、他端が前記第３のトランジスタのゲートまたはベースに接続された第１のインダクタと、
    　一端が第３のバイアス電圧に接続され、他端が前記第１のインダクタの一端に接続された第１の抵抗と、
    　前記第２のトランジスタのソースまたはエミッタと第２の電源電圧との間に接続された光波形補償機能部とを備え、
    　前記光波形補償機能部は、
    　ゲートまたはベースに制御電圧が入力され、ドレインまたはコレクタが前記第２のトランジスタのソースまたはエミッタに接続され、ソースまたはエミッタが前記第２の電源電圧に接続された第４のトランジスタと、
    　一端が前記第４のトランジスタのドレインまたはコレクタに接続され、他端が前記第２の電源電圧に接続された第２のインダクタと、
    　一端が前記第４のトランジスタのドレインまたはコレクタに接続された第１のキャパシタと、
    　一端が前記第４のトランジスタのドレインまたはコレクタに接続され、他端が前記第２の電源電圧に接続された第２のキャパシタと、
    　一端が前記第１のキャパシタの他端に接続され、他端が前記第２の電源電圧に接続された第２の抵抗とから構成されることを特徴とするＤＭＬドライバ。
  5. 　請求項４記載のＤＭＬドライバにおいて、
    　ゲートまたはベースが第４のバイアス電圧に接続され、前記第１のトランジスタのドレインまたはコレクタと前記レーザダイオードのアノードとの間にカスコード接続された第５のトランジスタをさらに備えることを特徴とするＤＭＬドライバ。
  6. 　請求項１乃至５のいずれか１項に記載のＤＭＬドライバにおいて、
    　一端が前記第１の電源電圧に接続された第３のキャパシタと、
    　一端が前記第３のキャパシタの他端に接続され、他端が前記第１のトランジスタのドレインまたはコレクタに接続された第３の抵抗とをさらに備えることを特徴とするＤＭＬドライバ。
  7. 　請求項１乃至５のいずれか１項に記載のＤＭＬドライバにおいて、
    　前記第２のトランジスタのソースまたはエミッタと前記光波形補償機能部との間に挿入された第３の抵抗をさらに備えることを特徴とするＤＭＬドライバ。
  8. 　請求項７記載のＤＭＬドライバにおいて、
    　前記第３の抵抗と並列に接続された第３のキャパシタをさらに備えることを特徴とするＤＭＬドライバ。
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