JP2020161594A

JP2020161594A - Ｄｍｌドライバ

Info

Publication number: JP2020161594A
Application number: JP2019058142A
Authority: JP
Inventors: 俊樹岸; Toshiki Kishi; 宗彦長谷; Munehiko Hase; 秀之野坂; Hideyuki Nosaka
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2019-03-26
Filing date: 2019-03-26
Publication date: 2020-10-01
Anticipated expiration: 2039-03-26
Also published as: US20220059987A1; WO2020195886A1; JP7215282B2

Abstract

【課題】ＬＤの緩和振動周波数付近における群遅延を抑制しつつ、ＥＯ応答特性の帯域を改善することが可能なＤＭＬドライバを提供する。【解決手段】ＤＭＬドライバは、ＬＤ１に駆動電流を供給するポストドライバ２と、変調信号に応じてポストドライバ２を駆動するプリドライバ３とから構成される。プリドライバ３は、トランジスタＭ1と、ピーキング用インダクタＬ1と、ピーキング用インダクタＬ2と、群遅延抑制用のインダクタＬxと、ピーキング用キャパシタＣxとから構成される。【選択図】図１

Description

本発明は、直接変調レーザ（ＤＭＬ：Directly Modulated Laser）を駆動するＤＭＬドライバに関するものである。

近年、ＳＮＳ（Social Networking Service）の著しい発達により、世界中の通信のトラフィック量が年々増加している。今後、ＩｏＴ（Internet of Things）およびクラウドコンピューティング技術の発展により更なるトラフィック量の増加が見込まれており、膨大なトラフィック量を支えるために、データセンタ内外の通信容量の大容量化が求められている。大容量化に伴って、ネットワークの主要な規格要素であるＥｔｈｅｒｎｅｔ（登録商標）の標準規格は現在、１０ＧｂＥ、４０ＧｂＥの標準化が完了しており、さらなる大容量化を目指した１００ＧｂＥの標準化がほぼ完了されつつある。１００ＧｂＥへの適用を目的として、低消費電力化の観点からＤＭＬを用いたドライバが注目されている（非特許文献１参照）。

図９の（ａ）はレーザダイオード（ＬＤ：Laser Diode）のＥＯ（Electrical-to-Optical）応答特性を示し、図９の（ｂ）はＬＤの群遅延特性を示している。図９に示すように、ＬＤの緩和振動周波数ｆ_rが原因で、ｆ_r付近における群遅延が増加してしまうため、このようなＬＤを駆動するドライバにおいて、単純な周波数ピーキング手法を用いて周波数帯域を改善させたとしても、群遅延がより増加してしまうという課題があった。

A.Moto，T.Ikagawa，S.Sato，Y.Yamasaki，Y.Onishi，and K.Tanaka，"A low power quad 25.78-Gbit/s 2.5 V laser diode driver using shunt-driving in 0.18μm SiGe-BiCMOS"，Compound Semiconductor Integrated Circuit Symposium，2013

本発明は、上記課題を解決するためになされたもので、ＬＤの緩和振動周波数付近における群遅延を抑制しつつ、ＥＯ応答特性の帯域を改善することが可能なＤＭＬドライバを提供することを目的とする。

本発明のＤＭＬドライバは、レーザダイオードに駆動電流を供給するポストドライバと、入力された変調信号に応じて前記ポストドライバを駆動するプリドライバとを備え、前記プリドライバは、ゲートまたはベースに前記変調信号が入力される第１のトランジスタと、一端が第１の電源電圧に接続された第１の抵抗と、一端が前記第１の抵抗の他端に接続され、他端が前記第１のトランジスタのドレインまたはコレクタに接続された第１のインダクタと、一端が前記第１のトランジスタのドレインまたはコレクタに接続され、他端が前記ポストドライバの入力端子に接続された第２のインダクタと、一端が前記第１のトランジスタのソースまたはエミッタに接続され、他端が第２の電源電圧に接続された第３のインダクタと、一端が前記第１のトランジスタのソースまたはエミッタに接続され、他端が前記第２の電源電圧に接続されたキャパシタとから構成されることを特徴とするものである。

また、本発明のＤＭＬドライバの１構成例において、前記プリドライバは、前記第１のトランジスタのソースまたはエミッタと、前記第３のインダクタの一端および前記キャパシタの一端との間に挿入された第２の抵抗をさらに備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例において、前記プリドライバは、前記第１のトランジスタのソースまたはエミッタと前記第３のインダクタの一端との間に挿入された第２の抵抗をさらに備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例において、前記プリドライバは、前記第１、第２のインダクタの接続点と前記第１のトランジスタのドレインまたはコレクタとの間に挿入され、ゲートまたはベースにバイアス電圧が入力され、ドレインまたはコレクタが前記第１、第２のインダクタの接続点に接続され、ソースまたはエミッタが前記第１のトランジスタのドレインまたはコレクタに接続された第２のトランジスタをさらに備えることを特徴とするものである。

本発明によれば、プリドライバにおいて、第１のトランジスタに対して第１の抵抗と第１〜第３のインダクタとキャパシタとを設けることにより、レーザダイオードの緩和振動周波数付近における群遅延を抑制しつつ、帯域の改善を行うピーキング機能をＤＭＬドライバに付加することができ、緩和振動周波数付近での群遅延を抑制し、さらにＥＯ応答特性の帯域を改善することが可能となる。

図１は、本発明の第１の実施例に係るＤＭＬドライバの構成を示す回路図である。図２は、図１のポストドライバとプリドライバの寄生容量を示す図である。図３は、本発明の第１の実施例の理想的な特性を示す図である。図４は、本発明の第１の実施例に係るＤＭＬドライバの効果を説明する図である。図５は、本発明の第１の実施例に係るＤＭＬドライバの効果を説明する図である。図６は、本発明の第２の実施例に係るＤＭＬドライバの構成を示す回路図である。図７は、本発明の第３の実施例に係るＤＭＬドライバの構成を示す回路図である。図８は、本発明の第４の実施例に係るＤＭＬドライバの構成を示す回路図である。図９は、ＬＤのＥＯ応答特性および群遅延特性を示す図である。

［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は、本発明の第１の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバは、ＬＤ１に駆動電流Ｉ_LDを供給するポストドライバ２と、入力された変調信号Ｖｉｎに応じてポストドライバ２を駆動するプリドライバ３とから構成される。

ポストドライバ２に関しては、トランジスタ（不図示）を含み、ＬＤ１を駆動する能力があるドライバとする。本発明では、ポストドライバ２については、任意の構成のドライバ回路を適用可能である。

プリドライバ３には、ＬＤ１の緩和振動周波数ｆ_r付近における群遅延を抑制しつつ、帯域の改善を行うピーキング機能が備わっている。具体的には、プリドライバ３は、ゲートに変調信号Ｖｉｎが入力されるＮＭＯＳのトランジスタＭ₁と、一端が電源電圧Ｖｄｄ（第１の電源電圧）に接続された負荷抵抗Ｒ_Dと、一端が負荷抵抗Ｒ_Dの他端に接続され、他端がトランジスタＭ₁のドレインに接続されたピーキング用インダクタＬ₁と、一端がトランジスタＭ₁のドレインに接続され、他端がポストドライバ２の入力端子に接続されたピーキング用インダクタＬ₂と、一端がトランジスタＭ₁のソースに接続され、他端が接地電圧ＧＮＤ（第１の電源電圧よりも低い第２の電源電圧）に接続された群遅延抑制用のインダクタＬ_xと、一端がトランジスタＭ₁のソースに接続され、他端が接地電圧ＧＮＤに接続されたピーキング用キャパシタＣ_xとから構成される。

図２は、図１に示したポストドライバ２とプリドライバ３の寄生容量を示す図である。Ｃ₁はトランジスタＭ₁の寄生容量、Ｃ₂はポストドライバ２の入力部のトランジスタ（不図示）の寄生容量である。寄生容量Ｃ₁は、トランジスタＭ₁がＦＥＴの場合、ドレイン−ソース間の寄生容量であり、トランジスタＭ₁がバイポーラトランジスタの場合、コレクタ−エミッタ間の寄生容量である。トランジスタＭ₁のトランスコンダクタンスをｇ_mとした場合、プリドライバ３の利得Ａ_vは以下の式（１）で表すことができる。

式（１）のｓはラプラス演算子である。負荷抵抗Ｒ_Dとピーキング用インダクタＬ₁，Ｌ₂とからなる、図２の３０の部分はピーキング機能部を構成している。ピーキング機能部３０では、負荷抵抗Ｒ_Dおよびピーキング用インダクタＬ₁，Ｌ₂の値が大きいほど、ピーキング量も大きくなる。また、寄生容量Ｃ₁，Ｃ₂が小さいほど、ピーキング量は大きくなる。

インダクタＬ_xからなる、図２の３１の部分は群遅延抑制機能部を構成している。インダクタＬ_xにより、ＬＤ１の緩和振動周波数ｆ_r付近での群遅延量のピークを抑制することが可能である。
ピーキング用キャパシタＣ_xからなる、図２の３２の部分は高域でのピーキング機能部を構成している。ピーキング用キャパシタＣ_xにより、高域におけるＬＤ１の群遅延量の減少およびインダクタＬ_xの群遅延量の減少を抑制することが可能である。

図３は、本実施例の理想的な特性を示す図である。図３の（ａ）における１００はＬＤ１単体のＥＯ応答特性を示し、１０１は本実施例のＤＭＬドライバとＬＤ１とを合わせたＥＯ応答特性を示している。１０２はＬＤ１への注入電流（駆動電流）Ｉ_LDの応答特性を示している。また、図３の（ｂ）における１０３はＬＤ１単体の群遅延特性を示し、１０４は本実施例のＤＭＬドライバとＬＤ１とを合わせた群遅延特性を示している。

図３の（ａ）において、注入電流Ｉ_LDの応答特性は、図２のピーキング機能部３０，３２および群遅延抑制機能部３１の個々の構成における特性から成り立っている。図３の（ａ）の１０５はピーキング機能部３０および群遅延抑制機能部３１による改善効果が現れている部分、１０６はピーキング機能部３０，３２による改善効果が現れている部分である。

群遅延抑制機能部３１は、ＬＤ１単体のＥＯ応答特性の共振状ピークに対応して補償を行い、群遅延を抑制する。また、ピーキング機能部３０，３２は、それぞれインダクタンスによるピーキング機能と、キャパシタンスによるピーキング機能を備え持っている。ピーキング機能部３０，３２および群遅延抑制機能部３１により、図３に示すように、ＥＯ応答特性の共振状ピークを増加させずにＥＯ応答特性の帯域を改善することが期待でき、また群遅延を抑制することが期待できる。

図４は、本実施例の効果を説明する図であり、ＬＤ１単体のＥＯ応答特性のシミュレーション結果と、本実施例のＤＭＬドライバとＬＤ１とを合わせたＥＯ応答特性のシミュレーション結果とを示す図である。図３と同様に、１００はＬＤ１単体のＥＯ応答特性を示し、１０１は本実施例のＤＭＬドライバとＬＤ１とを合わせたＥＯ応答特性を示している。図４によれば、図３の（ａ）に示した理想的な特性とは若干異なるものの、本実施例のＤＭＬドライバを用いることで、ＬＤ１単体のＥＯ応答特性に比べて、共振状ピークを増加させずにＥＯ応答特性の帯域を改善できることが分かる。

図５は、本実施例の効果を説明する図であり、ＬＤ１単体の群遅延特性のシミュレーション結果と、本実施例のＤＭＬドライバとＬＤ１とを合わせた群遅延特性のシミュレーション結果とを示す図である。図３と同様に、１０３はＬＤ１単体の群遅延特性を示し、１０４は本実施例のＤＭＬドライバとＬＤ１とを合わせた群遅延特性を示している。図５によれば、図３の（ｂ）に示した理想的な特性とは若干異なるものの、本発明のＤＭＬドライバを用いることで、ＬＤ１単体の群遅延特性に対して、ＬＤ１の緩和振動周波数ｆ_r付近での群遅延量のピークを抑制することができ、周波数帯域全体についても群遅延量の最大値を低減できていることが分かる。

［第２の実施例］
次に、本発明の第２の実施例について説明する。図６は、本発明の第２の実施例に係るＤＭＬドライバの構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施例のＤＭＬドライバは、ポストドライバ２と、プリドライバ３ａとから構成される。

本実施例のプリドライバ３ａは、第１の実施例のプリドライバ３に対して、トランジスタＭ₁のソースと、インダクタＬ_xの一端およびキャパシタＣ_xの一端との間に抵抗Ｒ_xを挿入したものである。こうして、本実施例では、プリドライバ３ａに線形化機能を付加することができる。ポストドライバ２も線形化機能を有する場合、プリドライバ３ａに入力される信号ＶｉｎがＰＡＭ４（Four level Pulse Amplitude Modulation）信号やＤＭＴ（Discrete MultiTone）信号など線形性が必要な信号の場合でもＬＤ１を駆動することが可能になる。

［第３の実施例］
次に、本発明の第３の実施例について説明する。図７は、本発明の第３の実施例に係るＤＭＬドライバの構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施例のＤＭＬドライバは、ポストドライバ２と、プリドライバ３ｂとから構成される。

本実施例のプリドライバ３ｂは、第１の実施例のプリドライバ３に対して、トランジスタＭ₁のソースとインダクタＬ_xの一端との間に抵抗Ｒ_xを挿入したものである。本実施例では、第２の実施例の構成と比べて、高域においてトランジスタＭ₁のソースに付加されたインピーダンスを下げることができ、ドライバのゲインを増加させることができるため、周波数帯域を改善することが可能になる。

［第４の実施例］
次に、本発明の第４の実施例について説明する。図８は、本発明の第４の実施例に係るＤＭＬドライバの構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施例のＤＭＬドライバは、ポストドライバ２と、プリドライバ３ｃとから構成される。

本実施例のプリドライバ３ｃは、第１の実施例のプリドライバ３に対して、ゲートに直流のバイアス電圧Ｖｂが入力され、ドレインがインダクタＬ₁，Ｌ₂の接続点に接続され、ソースがトランジスタＭ₁のドレインに接続されたＮＭＯＳのトランジスタＭ₂を挿入したものである。バイアス電圧Ｖｂは、トランジスタＭ₁，Ｍ₂が飽和領域で動作するように設定することが望ましい。

本実施例では、トランジスタＭ₁とＭ₂をカスコード型に接続することで、トランジスタＭ₁におけるミラー効果を抑制できるため、ＤＭＬドライバの周波数特性をさらに改善することが可能である。

なお、第１〜第４の実施例では、トランジスタＭ₁，Ｍ₂としてＦＥＴを使用した例を示しているが、バイポーラトランジスタを使用してもよい。バイポーラトランジスタを使用する場合には、上記の説明において、ゲートをベースに置き換え、ドレインをコレクタに置き換え、ソースをエミッタに置き換えるようにすればよい。

本発明は、レーザダイオードの光出力を直接変調する技術に適用することができる。

１…レーザダイオード、２…ポストドライバ、３，３ａ，３ｂ，３ｃ…プリドライバ、Ｍ₁，Ｍ₂…トランジスタ、Ｒ_D，Ｒ_x…抵抗、Ｌ₁，Ｌ₂，Ｌ_x…インダクタ、Ｃ_x…キャパシタ、３０，３２…ピーキング機能部、３１…群遅延抑制機能部。

Claims

レーザダイオードに駆動電流を供給するポストドライバと、
入力された変調信号に応じて前記ポストドライバを駆動するプリドライバとを備え、
前記プリドライバは、
ゲートまたはベースに前記変調信号が入力される第１のトランジスタと、
一端が第１の電源電圧に接続された第１の抵抗と、
一端が前記第１の抵抗の他端に接続され、他端が前記第１のトランジスタのドレインまたはコレクタに接続された第１のインダクタと、
一端が前記第１のトランジスタのドレインまたはコレクタに接続され、他端が前記ポストドライバの入力端子に接続された第２のインダクタと、
一端が前記第１のトランジスタのソースまたはエミッタに接続され、他端が第２の電源電圧に接続された第３のインダクタと、
一端が前記第１のトランジスタのソースまたはエミッタに接続され、他端が前記第２の電源電圧に接続されたキャパシタとから構成されることを特徴とするＤＭＬドライバ。
請求項１記載のＤＭＬドライバにおいて、
前記プリドライバは、前記第１のトランジスタのソースまたはエミッタと、前記第３のインダクタの一端および前記キャパシタの一端との間に挿入された第２の抵抗をさらに備えることを特徴とするＤＭＬドライバ。
請求項１記載のＤＭＬドライバにおいて、
前記プリドライバは、前記第１のトランジスタのソースまたはエミッタと前記第３のインダクタの一端との間に挿入された第２の抵抗をさらに備えることを特徴とするＤＭＬドライバ。
請求項１記載のＤＭＬドライバにおいて、
前記プリドライバは、前記第１、第２のインダクタの接続点と前記第１のトランジスタのドレインまたはコレクタとの間に挿入され、ゲートまたはベースにバイアス電圧が入力され、ドレインまたはコレクタが前記第１、第２のインダクタの接続点に接続され、ソースまたはエミッタが前記第１のトランジスタのドレインまたはコレクタに接続された第２のトランジスタをさらに備えることを特徴とするＤＭＬドライバ。