WO2023032143A1 - Ｄｍｌドライバ - Google Patents

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transistor
supply voltage
decoupling capacitor
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俊樹 岸
直志 美濃谷
義和 卜部
修弘 豊田
正俊 十林
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日本電信電話株式会社
Ｎｔｔエレクトロニクス株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/06—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium
    • H01S5/062—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium by varying the potential of the electrodes

Definitions

  • the present invention relates to a technology for driving a directly modulated laser (DML), and more particularly to a DML driver capable of suppressing output waveform deterioration of the driver during multi-channel driving.
  • DML directly modulated laser
  • Ethernet registered trademark
  • 400GbE a driver using DML has attracted attention from the viewpoint of low power consumption
  • FIG. 10 is a circuit diagram showing the configuration of a conventional DML driver.
  • the DML driver includes a PMOS transistor M1p having a source connected to a power supply voltage V1 and a drain connected to the anode of a laser diode (LD) 1, a gate to which a modulation signal Vin is input, and a source connected to the ground.
  • LD laser diode
  • an NMOS transistor M2n whose drain is connected to the drain of the PMOS transistor M1p and the anode of LD1, and whose source is connected to the drain of the NMOS transistor M1n ; and one end of which is connected to the bias voltage V2 and the other end connected to the gate of the PMOS transistor M1p , a resistor R3 having one end connected to the bias voltage V3 and the other end connected to the gate of the NMOS transistor M2n , A resistor R4 with one end connected to the bias voltage V4 and the other end connected to the gate of the NMOS transistor M1n , and a decoupling capacitor C with one end connected to the power supply voltage V1 and the other end connected to ground.
  • a decoupling capacitor C2 with one end connected to the bias voltage V2 and the other end connected to ground
  • a decoupling capacitor C with one end connected to the bias voltage V3 and the other end connected to ground
  • a decoupling capacitor C4 with one end connected to the bias voltage V4 and the other end connected to ground.
  • the NMOS transistors M1n and M2n are cascode-connected, and the cascode-connection improves the frequency characteristics more than when the NMOS transistor M1n is used alone. Also, even if the operating voltage of the LD1 exceeds the withstand voltage of the NMOS transistors alone, the voltage is divided by the cascode connection, so that breakdown of the NMOS transistors M 1n and M 2n can be prevented.
  • a decoupling capacitor C1 stabilizes the power supply voltage V1 .
  • Resistor R2 and decoupling capacitor C2 stabilize bias voltage V2 .
  • Resistor R3 and decoupling capacitor C3 stabilize bias voltage V3 .
  • a decoupling capacitor C4 stabilizes the bias voltage V4 .
  • Resistor R4 is a resistor for impedance matching.
  • FIG. 11 shows a conventional circuit configuration including parasitic components of each power supply.
  • a parasitic inductance L w1 and a parasitic resistance R w1 are connected in series to the V1 power supply
  • a parasitic inductance L w2 and a parasitic resistance R w2 are connected in series to the V2 power supply.
  • a parasitic inductance L w3 and a parasitic resistance R w3 are connected in series to the V3 power supply, and a parasitic inductance L w4 and a parasitic resistance R w4 are connected in series to the V4 power supply .
  • FIG. 11 omits illustration of parasitic capacitances existing between the terminals of the DML driver to which the parasitic inductances L w1 to L w4 are connected and the ground.
  • the impedance Z v1 (s) of the source of the PMOS transistor M 1p is expressed by the Laplace function as shown in the following equation (1).
  • Equation (1) is the Laplace operator. Since no load impedance is connected in series to the source of the PMOS transistor M1p in the circuit, Z v1 (s) shown in Equation (1) directly becomes the load impedance of the power supply of V1 , so the power supply line cause resonance.
  • the configuration for one channel is shown, but multiple-channel LD arrays and multiple-channel DML drivers are prepared, and the multiple-channel DML drivers are arranged in multiple stages of PRBS (Pseudo Random Bits). Sequence) signal, the V1 power supply is shared by the DML drivers of each channel. Similarly, the power supplies of V 2 to V 4 are also shared by the DML drivers of each channel.
  • PRBS Physical Random Bits
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a DML driver capable of suppressing an increase in impedance of a power supply line and suppressing deterioration of an output waveform.
  • the DML driver of the present invention comprises: a first transistor having a source or emitter connected to a first power supply voltage and a drain or collector connected to the anode of a laser diode; is connected to the anode of said laser diode and has its source or emitter connected to a second power supply voltage; and a second transistor having one end connected to a first bias voltage and the other end to the gate of said first transistor.
  • a second resistor having one end connected to a second bias voltage and the other end connected to the gate or base of said second transistor, and one end connected to said first a first decoupling capacitor connected to the power supply voltage of and the other end connected to the second power supply voltage; and one end connected to the first bias voltage and the other end connected to the first power supply voltage.
  • a second decoupling capacitor connected; a third decoupling capacitor having one end connected to the gate or base of the first transistor and the other end connected to the first power supply voltage; and a fourth decoupling capacitor connected to a second bias voltage and having the other end connected to the first power supply voltage.
  • one configuration example of the DML driver of the present invention includes a third transistor cascode-connected between the anode of the laser diode and the drain or collector of the second transistor, and one end of which is connected to a third bias voltage.
  • a third resistor having one end connected to the third bias voltage and the other end connected to the first power supply voltage;
  • a fifth decoupling capacitor and a sixth decoupling capacitor having one end connected to the gate or base of the third transistor and the other end connected to the first power supply voltage are further provided.
  • one configuration example of the DML driver of the present invention includes a fourth transistor cascode-connected between the drain or collector of the first transistor and the anode of the laser diode, and one end of which is connected to a fourth bias voltage.
  • a configuration example of the DML driver of the present invention further comprises a fifth resistor inserted between the first power supply voltage and the source or emitter of the first transistor.
  • the present invention since it is possible to suppress an increase in the impedance of the power supply line, it is possible to suppress crosstalk between channels when driving multiple channels of DML drivers that share a power supply, and to suppress resonance of the power supply line at low frequencies. As a result, deterioration of the output waveform can be suppressed.
  • FIG. 1 is a circuit diagram showing the configuration of a DML driver according to the first embodiment of the invention.
  • FIG. 2 is a diagram showing parasitic components of each power supply of the DML driver according to the first embodiment of the present invention.
  • FIG. 3 is a diagram showing results obtained by simulation of the EO response characteristics of the DML driver and the LD for the conventional configuration and the first embodiment of the present invention.
  • FIG. 4 is a diagram showing results obtained by simulation of the group delay characteristics of the DML driver and LD for the conventional configuration and the first embodiment of the present invention.
  • FIG. 5 is a diagram showing results obtained by simulation of inter-channel crosstalk characteristics of a DML driver for a conventional configuration and this embodiment.
  • FIG. 6 is a circuit diagram of a multi-channel DML driver according to the first embodiment of the present invention.
  • FIG. 7 is a diagram showing results obtained by simulation of the optical output waveform of the LD for the conventional configuration and the present embodiment.
  • FIG. 8 is a circuit diagram showing the configuration of a DML driver according to the second embodiment of the invention.
  • FIG. 9 is a circuit diagram showing the configuration of a DML driver according to the third embodiment of the invention.
  • FIG. 10 is a circuit diagram showing the configuration of a conventional DML driver.
  • FIG. 11 is a diagram showing parasitic components of each power supply of a conventional DML driver.
  • connection destination of the decoupling capacitor of each power supply line from the ground to the power supply voltage V1 , it is possible to suppress an increase in the impedance of the power supply line at low frequencies compared to the conventional circuit configuration. It is possible to suppress the deterioration of the output waveform.
  • FIG. 1 is a circuit diagram showing the configuration of a DML driver according to the first embodiment of the present invention.
  • the DML driver 11 of this embodiment has a PMOS transistor M1p whose source is connected to the power supply voltage V1 (first power supply voltage), whose drain is connected to the anode of the LD1, and whose gate receives the modulation signal Vin .
  • V1 first power supply voltage
  • an NMOS transistor M 1n whose source is connected to the ground (second power supply voltage), an NMOS whose drain is connected to the drain of the PMOS transistor M 1p and the anode of LD1, and whose source is connected to the drain of the NMOS transistor M 1n
  • a transistor M2n a resistor R2 having one end connected to a bias voltage V2 (first bias voltage) and the other end connected to the gate of a PMOS transistor M1p , and one end connected to a bias voltage V3 (third bias voltage). bias voltage) and the other end is connected to the gate of the NMOS transistor M2n , and one end is connected to the bias voltage V4 (second bias voltage) and the other end is connected to the NMOS transistor M1n .
  • a resistor R4 connected to the gate, a decoupling capacitor C1 with one end connected to the supply voltage V1 and the other to ground, and one end connected to the bias voltage V2 and the other to the supply voltage
  • a decoupling capacitor C2a connected to V1 a decoupling capacitor C2b having one end connected to the gate of the PMOS transistor M1p and the other end connected to the power supply voltage V1 , and one end connected to the bias voltage V3.
  • a decoupling capacitor C3a connected at one end to the power supply voltage V1
  • a decoupling capacitor C3b connected at one end to the gate of the NMOS transistor M2n and at the other end to the power supply voltage V1 .
  • a decoupling capacitor C4b having one end connected to the bias voltage V4 and the other end connected to the power supply voltage V1 .
  • the magnitude relationship between the voltages is V 1 >V 2 >V 3 >V 4 >GND (ground).
  • Decoupling capacitors C2a and C3a were added to the power supply lines of V2 and V3 respectively in order to further strengthen the suppression of resonance , and the connection destination was the power supply voltage V1. .
  • FIG. 2 shows the circuit configuration of this embodiment including the parasitic components of each power supply.
  • the impedance Zv1 (s) of the source of the PMOS transistor M1p is expressed using the Laplace function as shown in the following equation (2). become.
  • Fig. 3 shows the results obtained by simulating the EO (Electrical-to-Optical) response characteristics of the DML driver and LD1 for the conventional configuration and this embodiment.
  • 100 indicates the EO response characteristics of the conventional configuration shown in FIG. 10
  • 101 indicates the EO response characteristics of this embodiment
  • 102 indicates an ideal state in which the parasitic components of each power supply are excluded from the configuration of this embodiment.
  • FIG. 4 shows the results obtained by simulating the group delay characteristics of the DML driver and LD1 for the conventional configuration and this embodiment.
  • 103 indicates the group delay characteristic of the conventional configuration
  • 104 indicates the group delay characteristic of this embodiment
  • 105 indicates the group delay characteristic of the ideal state in which the parasitic components of each power supply are removed from the configuration of this embodiment. showing.
  • the group delay characteristic in the low frequency range is improved in this embodiment as compared with the conventional circuit configuration.
  • FIG. 5 shows the results obtained by simulating the inter-channel crosstalk characteristics of the DML driver for the conventional configuration and this embodiment.
  • Reference numeral 106 in FIG. 5 indicates inter-channel crosstalk characteristics of the conventional configuration
  • reference numeral 107 indicates inter-channel crosstalk characteristics of this embodiment.
  • a circuit diagram in which the conventional DML driver shown in FIG. 10 has a multi-channel configuration is disclosed in Non-Patent Document 1.
  • FIG. 6 shows a circuit diagram in which the DML driver of this embodiment has a multi-channel configuration.
  • Non-Patent Document 1 and FIG. 6 show an example of a four-channel configuration.
  • DML drivers 11-1 to 11-4 for four channels are provided in a driver IC (Integrated Circuit) 12 for the LD array 10 having LD1 for four channels.
  • Resistors R 2 and R 3 and decoupling capacitors C 1 , C 2a , C 2b , C 3a , C 3b and C 4b are provided in the driver IC 12 in common for each channel.
  • Each DML driver 11-1 to 11-4 shares each power source of V 1 to V 4 , resistors R 2 and R 3 and decoupling capacitors C 1 , C 2a , C 2b , C 3a , C 3b and C 4b . do.
  • FIG. 5 shows the result of obtaining the loss due to crosstalk between adjacent channels in such a multi-channel configuration. According to FIG. 5, it can be seen that the loss in the low frequency range is improved in this embodiment as compared with the conventional circuit configuration.
  • FIGs. 7(A) to 7(C) show results obtained by simulating the optical output waveform of the LD1 during multi-channel simultaneous driving for the conventional configuration and the present embodiment.
  • the amplitude scale of the vertical axis is 500 ⁇ W/div
  • the time scale of the horizontal axis is 20 ps/div.
  • FIG. 7A shows the optical output waveform when the conventional configuration is used
  • FIG. 7B shows the optical output waveform when the configuration of this embodiment is used
  • FIG. It shows an optical output waveform in an ideal state in which the parasitic components of each power supply are removed from the configuration of the example. Comparing FIG. 7A and FIG. 7B, it can be seen that the present embodiment improves by about 2 ps in the time direction and by about 13 ⁇ W in the amplitude direction.
  • FIG. 8 is a circuit diagram showing the configuration of a DML driver according to the second embodiment of the present invention.
  • the DML driver 11a of this embodiment includes a PMOS transistor M1p , an NMOS transistor M1n , and one to a plurality of PMOS transistors M2p-1 to M2p cascode-connected between the drain of the PMOS transistor M1p and the anode of the LD1.
  • resistors R 3 -1 to V 3 -1 to V 3 -y third bias voltage
  • One end of R 3 -y and resistor R 4 is connected to bias voltages V 5 -1 to V 5 -x (fourth bias voltage), and the other end is connected to PMOS transistors M 2p -1 to M 2p -x.
  • One or more resistors R 5 -1 to R 5 -x connected to the gate, decoupling capacitors C 1 , C 2a and C 2b , and one end connected to bias voltages V 3 -1 to V 3 -y.
  • one or more decoupling capacitors C 3a -1 to C 3a -y having the other end connected to the power supply voltage V 1 , one end connected to the gates of the NMOS transistors M 2n -1 to M 2n -y, one or more decoupling capacitors C 3b -1 to C 3b -y with one end connected to a power supply voltage V 1 , a decoupling capacitor C 4b and one end connected to a bias voltage V 5 -1 to V 5 -x one or more decoupling capacitors C 5a -1 to C 5a -x having the other end connected to the power supply voltage V 1 and one end connected to the gates of the PMOS transistors M 2p -1 to M 2p -x, It is composed of one or a plurality of decoupling capacitors C 5b -1 to C 5b -x whose other ends are connected to the power supply voltage V 1 .
  • each voltage is V 1 >V 2 >V 5 -1>...>V 5 -x>V 3 -y>...>V 3 -1>V 4 >GND (ground) .
  • the source should be connected to the drain of the upper PMOS transistor and the drain should be connected to the source of the lower PMOS transistor or the anode of LD1.
  • the source should be connected to the drain of the lower NMOS transistor and the drain should be connected to the source of the upper NMOS transistor or the anode of LD1.
  • both PMOS and NMOS transistors can have a multi-stage circuit configuration to prevent withstand voltage breakdown. This is effective for cutting-edge nodes because the breakdown voltage per transistor decreases.
  • the PMOS transistors M 2p -1 to M 2p -x cascode-connected to the PMOS transistor M 1p are arranged in x stages
  • the NMOS transistors M 2n -1 to M 2n -y cascode-connected to the NMOS transistor M 1n are arranged in y stages.
  • Both x and y are set to 1 or more.
  • each of V 1 , V 2 , V 3 -1 to V 3 -y, V 4 , V 5 -1 to V 5 -x as in FIG. Power supply, resistors R 2 , R 3 -1 to R 3 -y, R 5 -1 to R 5 -x and decoupling capacitors C 1 , C 2a , C 2b , C 3b -1 to C 3b -y, C 4b , C 5b -1 to C 5b -x are shared by the DML drivers of each channel.
  • FIG. 9 is a circuit diagram showing the configuration of a DML driver according to the third embodiment of the invention.
  • the DML driver 11b of this embodiment is different from the DML driver 11 of the first embodiment by inserting a resistor Radd between the power supply voltage V1 and the source of the PMOS transistor M1p .
  • the resistor R add in series with the source of the PMOS transistor M1p , the influence of power supply resonance can be suppressed.
  • each power source of V 1 to V 4 , resistors R 2 and R 3 and decoupling capacitors C 1 , C 2a , C 2b and C 3a are used as in FIG.
  • C 3b and C 4b are shared by the DML drivers of each channel.
  • one resistor R add may be inserted between the power supply voltage V 1 and the source of the PMOS transistor M 1p of the DML driver of each channel, and the resistor R add may be shared by the DML drivers of each channel.
  • the resistor R add is applied to the first embodiment in FIG. 9, the resistor R add may be applied to the second embodiment.
  • the NMOS transistor M2n may be omitted in the first and third embodiments, and the drain of the NMOS transistor M1n and the anode of LD1 may be connected.
  • resistor R3 decoupling capacitors C3a and C3b , and bias voltage V3 are not required.
  • the PMOS transistors M 2p -1 to M 2p -x are omitted, and the PMOS transistors are used as in the first and third embodiments. Only M 1p may be used. In this case, resistors R 5 -1 to R 5 -x, decoupling capacitors C 5b -1 to C 5b -x and bias voltages V 5 -1 to V 5 -x are not required.
  • MOS transistors are used as the transistors M 1p , M 2p -1 to M 2p -x, M 1n , M 2n -1 to M 2n -y.
  • PNP bipolar transistors may be used as M 1p , M 2p -1 to M 2p -x, and NPN bipolar transistors may be used as transistors M 1n , M 2n -1 to M 2n -y. If a bipolar transistor is used, the gate should be replaced with the base, the drain should be replaced with the collector, and the source should be replaced with the emitter in the description of the first to third embodiments.
  • the present invention can be applied to techniques for directly modulating the optical output of an LD.

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Abstract

ＤＭＬドライバ（１１）は、ＰＭＯＳトランジスタ(Ｍ1p）と、ＮＭＯＳトランジスタ（Ｍ1n）と、抵抗（Ｒ2，Ｒ4）と、電源電圧（Ｖ1）とグラウンド間に接続されたデカップリングコンデンサ（Ｃ1）と、バイアス電圧（Ｖ2）と電源電圧（Ｖ1）間に接続されたデカップリングコンデンサ（Ｃ2a）と、ＰＭＯＳトランジスタ（Ｍ1p）のゲートと電源電圧（Ｖ1）間に接続されたデカップリングコンデンサ（Ｃ2b）と、バイアス電圧（Ｖ4）と電源電圧（Ｖ1）間に接続されたデカップリングコンデンサ（Ｃ4b）を備える。

Description

ＤＭＬドライバ
　本発明は、
　本発明は、直接変調レーザ（ＤＭＬ：Directly Modulated Laser）を駆動する技術に係り、特に多チャンネル駆動時のドライバの出力波形劣化を抑制することが可能なＤＭＬドライバに関するものである。
　近年、ＳＮＳ（Social Networking Service）の著しい発達により、世界中の通信のトラフィック量が年々増加している。今後、ＩｏＴ（Internet of Things）およびクラウドコンピューティング技術の発展により更なるトラフィック量の増加が見込まれており、膨大なトラフィック量を支えるために、データセンタ内外の通信容量の大容量化が求められている。
　大容量化に伴って、ネットワークの主要な規格要素であるＥｔｈｅｒｎｅｔ（登録商標）の標準規格は現在、１００ＧｂＥの標準化が完了しており、さらなる大容量化を目指した４００ＧｂＥの標準化が議論されている。４００ＧｂＥへの適用を目的として、低消費電力化の観点からＤＭＬを用いたドライバが注目されている（非特許文献１参照）。
　図１０は従来のＤＭＬドライバの構成を示す回路図である。ＤＭＬドライバは、ソースが電源電圧Ｖ1に接続され、ドレインがレーザダイオード（ＬＤ：Laser Diode）１のアノードに接続されたＰＭＯＳトランジスタＭ1pと、ゲートに変調信号Ｖinが入力され、ソースがグラウンドに接続されたＮＭＯＳトランジスタＭ1nと、ドレインがＰＭＯＳトランジスタＭ1pのドレインおよびＬＤ１のアノードに接続され、ソースがＮＭＯＳトランジスタＭ1nのドレインに接続されたＮＭＯＳトランジスタＭ2nと、一端がバイアス電圧Ｖ2に接続され、他端がＰＭＯＳトランジスタＭ1pのゲートに接続された抵抗Ｒ2と、一端がバイアス電圧Ｖ3に接続され、他端がＮＭＯＳトランジスタＭ2nのゲートに接続された抵抗Ｒ3と、一端がバイアス電圧Ｖ4に接続され、他端がＮＭＯＳトランジスタＭ1nのゲートに接続された抵抗Ｒ4と、一端が電源電圧Ｖ1に接続され、他端がグラウンドに接続されたデカップリングコンデンサＣ1と、一端がバイアス電圧Ｖ2に接続され、他端がグラウンドに接続されたデカップリングコンデンサＣ2と、一端がバイアス電圧Ｖ3に接続され、他端がグラウンドに接続されたデカップリングコンデンサＣ3と、一端がバイアス電圧Ｖ4に接続され、他端がグラウンドに接続されたデカップリングコンデンサＣ4とから構成される。
　ＮＭＯＳトランジスタＭ1nとＭ2nはカスコード接続されており、カスコード接続されることで、ＮＭＯＳトランジスタＭ1n単体の時よりも、周波数特性が向上する。また、ＬＤ１の動作電圧がＮＭＯＳトランジスタ単体の耐圧を超えている場合でも、カスコード接続によって分圧されるので、ＮＭＯＳトランジスタＭ1n，Ｍ2nの耐圧破壊を防ぐことができる。デカップリングコンデンサＣ1は電源電圧Ｖ1を安定化させる。抵抗Ｒ2とデカップリングコンデンサＣ2はバイアス電圧Ｖ2を安定化させる。抵抗Ｒ3とデカップリングコンデンサＣ3はバイアス電圧Ｖ3を安定化させる。デカップリングコンデンサＣ4はバイアス電圧Ｖ4を安定化させる。抵抗Ｒ4はインピーダンスマッチング用の抵抗である。
　電源電圧Ｖ1、バイアス電圧Ｖ2～Ｖ4をそれぞれ供給する電源とドライバＩＣとをケーブルや基板などを介して接続する際には寄生インダクタンスや寄生抵抗を考慮する必要がある。図１１に各電源の寄生成分を含んだ従来の回路構成を示す。図１１の例では、Ｖ1の電源に対して寄生インダクタンスＬw1と寄生抵抗Ｒw1が直列につながり、Ｖ2の電源に対して寄生インダクタンスＬw2と寄生抵抗Ｒw2が直列につながっている。また、Ｖ3の電源に対して寄生インダクタンスＬw3と寄生抵抗Ｒw3が直列につながり、Ｖ4の電源に対して寄生インダクタンスＬw4と寄生抵抗Ｒw4が直列につながっている。なお、図１１では、寄生インダクタンスＬw1～Ｌw4がつながるＤＭＬドライバの端子と、グラウンドとの間に存在する寄生キャパシタンスの記載を省略している。
　ここで、電流が流れるＶ1の電源ラインに着目し、ＰＭＯＳトランジスタＭ1pのソースのインピーダンスＺv1（ｓ）をラプラス関数を用いて示すと、下記の式（１）のようになる。
Figure JPOXMLDOC01-appb-M000001
　式（１）におけるｓはラプラス演算子である。ＰＭＯＳトランジスタＭ1pのソースには回路内で負荷インピーダンスが直列につながっていないので、式（１）で示すＺv1（ｓ）が直接、Ｖ1の電源の負荷インピーダンスとなってしまうため、電源ラインの共振の原因になる。
　図１０、図１１の例では、１チャンネル分の構成を示しているが、複数チャンネルのＬＤアレイと複数チャンネルのＤＭＬドライバとを用意して、複数チャンネルのＤＭＬドライバを多段のＰＲＢＳ（Pseudo Random Bit Sequence）信号で駆動する場合、Ｖ1の電源を各チャンネルのＤＭＬドライバで共用することになる。同様に、Ｖ2～Ｖ4の各電源についても各チャンネルのＤＭＬドライバで共用することになる。
　このように電源を共用するＤＭＬドライバを多段のＰＲＢＳ信号で多チャンネル駆動する場合、チャンネル間のクロストークにより、Ｖ1の電源ラインにおいてインピーダンスの増加による波形の劣化が生じてしまう。デカップリングコンデンサＣ1が極めて大きい値であれば、波形劣化を十分に抑制できるが、ＩＣ内で極めて大きい値のコンデンサを作製するのは困難であり、デカップリングコンデンサＣ1だけでは低域のインピーダンス増加を抑制できないので、多段のＰＲＢＳ信号で多チャンネル駆動する場合の波形劣化対策としては不十分である。
T.Kishi et al.，"A 137-mW，4 ch x 25-Gbps low-power compact transmitter flip-chip-bonded 1.3-μm LD-array-on-Si"，In Proceedings of the Optical Fiber Communication Conference and Exhibition，2018，Paper M2D.2.
　本発明は、上記課題を解決するためになされたもので、電源ラインのインピーダンスの増加を抑制し、出力波形の劣化を抑制することができるＤＭＬドライバを提供することを目的とする。
　本発明のＤＭＬドライバは、ソースまたはエミッタが第１の電源電圧に接続され、ドレインまたはコレクタがレーザダイオードのアノードに接続された第１のトランジスタと、ゲートまたはベースに信号が入力され、ドレインまたはコレクタが前記レーザダイオードのアノードに接続され、ソースまたはエミッタが第２の電源電圧に接続された第２のトランジスタと、一端が第１のバイアス電圧に接続され、他端が前記第１のトランジスタのゲートまたはベースに接続された第１の抵抗と、一端が第２のバイアス電圧に接続され、他端が前記第２のトランジスタのゲートまたはベースに接続された第２の抵抗と、一端が前記第１の電源電圧に接続され、他端が前記第２の電源電圧に接続された第１のデカップリングコンデンサと、一端が前記第１のバイアス電圧に接続され、他端が前記第１の電源電圧に接続された第２のデカップリングコンデンサと、一端が前記第１のトランジスタのゲートまたはベースに接続され、他端が前記第１の電源電圧に接続された第３のデカップリングコンデンサと、一端が前記第２のバイアス電圧に接続され、他端が前記第１の電源電圧に接続された第４のデカップリングコンデンサとを備えることを特徴とするものである。
　また、本発明のＤＭＬドライバの１構成例は、前記レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタと、一端が第３のバイアス電圧に接続され、他端が前記第３のトランジスタのゲートまたはベースに接続された第３の抵抗と、一端が前記第３のバイアス電圧に接続され、他端が前記第１の電源電圧に接続された第５のデカップリングコンデンサと、一端が前記第３のトランジスタのゲートまたはベースに接続され、他端が前記第１の電源電圧に接続された第６のデカップリングコンデンサとをさらに備える。
　また、本発明のＤＭＬドライバの１構成例は、前記第１のトランジスタのドレインまたはコレクタと前記レーザダイオードのアノードとの間にカスコード接続された第４のトランジスタと、一端が第４のバイアス電圧に接続され、他端が前記第４のトランジスタのゲートまたはベースに接続された第４の抵抗と、一端が前記第４のバイアス電圧に接続され、他端が前記第１の電源電圧に接続された第７のデカップリングコンデンサと、一端が前記第４のトランジスタのゲートまたはベースに接続され、他端が前記第１の電源電圧に接続された第８のデカップリングコンデンサとをさらに備える。
　また、本発明のＤＭＬドライバの１構成例は、前記第１の電源電圧と前記第１のトランジスタのソースまたはエミッタとの間に挿入された第５の抵抗をさらに備える。
　本発明によれば、電源ラインのインピーダンスの増加を抑制することができるので、電源を共用するＤＭＬドライバを多チャンネル駆動した場合のチャンネル間クロストークを抑制し、低周波における電源ラインの共振を抑制して、出力波形の劣化を抑制することができる。
図１は、本発明の第１の実施例に係るＤＭＬドライバの構成を示す回路図である。 図２は、本発明の第１の実施例に係るＤＭＬドライバの各電源の寄生成分を示す図である。 図３は、従来の構成と本発明の第１の実施例についてＤＭＬドライバとＬＤのＥＯ応答特性をシミュレーションによって求めた結果を示す図である。 図４は、従来の構成と本発明の第１の実施例についてＤＭＬドライバとＬＤの群遅延特性をシミュレーションによって求めた結果を示す図である。 図５は、従来の構成と本実施例についてＤＭＬドライバのチャンネル間クロストーク特性をシミュレーションによって求めた結果を示す図である。 図６は、本発明の第１の実施例に係るＤＭＬドライバを多チャンネル構成にした回路図である。 図７は、従来の構成と本実施例についてＬＤの光出力波形をシミュレーションによって求めた結果を示す図である。 図８は、本発明の第２の実施例に係るＤＭＬドライバの構成を示す回路図である。 図９は、本発明の第３の実施例に係るＤＭＬドライバの構成を示す回路図である。 図１０は、従来のＤＭＬドライバの構成を示す回路図である。 図１１は、従来のＤＭＬドライバの各電源の寄生成分を示す図である。
［発明の原理］
　本発明では、各電源ラインのデカップリングコンデンサの接続先をグラウンドから電源電圧Ｖ1に変更することで従来の回路構成に比べて、低周波における電源ラインのインピーダンスの増加を抑制することができ、出力波形の劣化を抑制することが可能である。
［第１の実施例］
　以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１１は、ソースが電源電圧Ｖ1（第１の電源電圧）に接続され、ドレインがＬＤ１のアノードに接続されたＰＭＯＳトランジスタＭ1pと、ゲートに変調信号Ｖinが入力され、ソースがグラウンド（第２の電源電圧）に接続されたＮＭＯＳトランジスタＭ1nと、ドレインがＰＭＯＳトランジスタＭ1pのドレインおよびＬＤ１のアノードに接続され、ソースがＮＭＯＳトランジスタＭ1nのドレインに接続されたＮＭＯＳトランジスタＭ2nと、一端がバイアス電圧Ｖ2（第１のバイアス電圧）に接続され、他端がＰＭＯＳトランジスタＭ1pのゲートに接続された抵抗Ｒ2と、一端がバイアス電圧Ｖ3（第３のバイアス電圧）に接続され、他端がＮＭＯＳトランジスタＭ2nのゲートに接続された抵抗Ｒ3と、一端がバイアス電圧Ｖ4（第２のバイアス電圧）に接続され、他端がＮＭＯＳトランジスタＭ1nのゲートに接続された抵抗Ｒ4と、一端が電源電圧Ｖ1に接続され、他端がグラウンドに接続されたデカップリングコンデンサＣ1と、一端がバイアス電圧Ｖ2に接続され、他端が電源電圧Ｖ1に接続されたデカップリングコンデンサＣ2aと、一端がＰＭＯＳトランジスタＭ1pのゲートに接続され、他端が電源電圧Ｖ1に接続されたデカップリングコンデンサＣ2bと、一端がバイアス電圧Ｖ3に接続され、他端が電源電圧Ｖ1に接続されたデカップリングコンデンサＣ3aと、一端がＮＭＯＳトランジスタＭ2nのゲートに接続され、他端が電源電圧Ｖ1に接続されたデカップリングコンデンサＣ3bと、一端がバイアス電圧Ｖ4に接続され、他端が電源電圧Ｖ1に接続されたデカップリングコンデンサＣ4bとから構成される。
　各電圧の大小関係は、Ｖ1＞Ｖ2＞Ｖ3＞Ｖ4＞ＧＮＤ（グラウンド）となる。本実施例では、Ｖ1の電源ラインの共振を抑制するために、図１０のデカップリングコンデンサＣ2，Ｃ3，Ｃ4の接続先をそれぞれグラウンドから電源電圧Ｖ1に変更してデカップリングコンデンサＣ2b，Ｃ3b，Ｃ4bとし、さらに共振の抑制を強化するためにＶ2，Ｖ3の電源ラインにそれぞれデカップリングコンデンサＣ2a，Ｃ3aを追加し、接続先を電源電圧Ｖ1とした。
　図２に各電源の寄生成分を含んだ本実施例の回路構成を示す。図１１の場合と同様に、電流が流れるＶ1の電源ラインに着目し、ＰＭＯＳトランジスタＭ1pのソースのインピーダンスＺv1（ｓ）をラプラス関数を用いて示すと、下記の式（２）のようになる。
Figure JPOXMLDOC01-appb-M000002
　式（１）と式（２）を比べると、本実施例によれば、ＰＭＯＳトランジスタＭ1pのソースのインピーダンスＺv1（ｓ）を低減できることが分かる。
　従来の構成と本実施例についてＤＭＬドライバとＬＤ１のＥＯ（Electrical-to-Optical）応答特性をシミュレーションによって求めた結果を図３に示す。図３の１００は図１０に示した従来の構成のＥＯ応答特性を示し、１０１は本実施例のＥＯ応答特性を示し、１０２は本実施例の構成から各電源の寄生成分を除外した理想状態のＥＯ応答特性を示している。図３から分かるように、本実施例によれば、低周波における電源ラインの共振を抑制することができ、理想状態に近い結果を作り出すことが可能である。
　次に、従来の構成と本実施例についてＤＭＬドライバとＬＤ１の群遅延特性をシミュレーションによって求めた結果を図４に示す。図４の１０３は従来の構成の群遅延特性を示し、１０４は本実施例の群遅延特性を示し、１０５は本実施例の構成から各電源の寄生成分を除外した理想状態の群遅延特性を示している。図４によれば、従来の回路構成に比べ、本実施例の方が低域の群遅延特性が改善されていることが分かる。
　次に、従来の構成と本実施例についてＤＭＬドライバのチャンネル間クロストーク特性をシミュレーションによって求めた結果を図５に示す。図５の１０６は従来の構成のチャンネル間クロストーク特性を示し、１０７は本実施例のチャンネル間クロストーク特性を示している。図１０に示した従来のＤＭＬドライバを多チャンネル構成にした回路図は非特許文献１に開示されている。本実施例のＤＭＬドライバを多チャンネル構成にした回路図を図６に示す。
　非特許文献１、図６の例では、４チャンネル構成の例を示している。４チャンネル分のＬＤ１を備えたＬＤアレイ１０に対し、ドライバＩＣ（Integrated Circuit）１２内に、それぞれのＬＤ１を駆動する４チャンネル分のＤＭＬドライバ１１－１～１１－４を設ける。ドライバＩＣ１２内に抵抗Ｒ2，Ｒ3とデカップリングコンデンサＣ1，Ｃ2a，Ｃ2b，Ｃ3a，Ｃ3b，Ｃ4bが各チャンネル共通に設けられる。各ＤＭＬドライバ１１－１～１１－４は、Ｖ1～Ｖ4の各電源と抵抗Ｒ2，Ｒ3とデカップリングコンデンサＣ1，Ｃ2a，Ｃ2b，Ｃ3a，Ｃ3b，Ｃ4bを共用する。
　図５は、このような多チャンネル構成における隣接するチャンネル間のクロストークによる損失を求めた結果を示している。図５によれば、従来の回路構成に比べ、本実施例の方が低域での損失が改善されていることが分かる。
　次に、従来の構成と本実施例について多チャンネル同時駆動時のＬＤ１の光出力波形をシミュレーションによって求めた結果を図７（Ａ）～図７（Ｃ）に示す。縦軸の振幅のスケールは５００μＷ／ｄｉｖ、横軸の時間のスケールは２０ｐｓ／ｄｉｖである。図７（Ａ）は従来の構成を用いた場合の光出力波形を示し、図７（Ｂ）は本実施例の構成を用いた場合の光出力波形を示し、図７（Ｃ）は本実施例の構成から各電源の寄生成分を除外した理想状態の光出力波形を示している。図７（Ａ）と図７（Ｂ）を比べると、本実施例の方が時間方向で約２ｐｓ改善し、振幅方向で約１３μＷ改善していることが分かる。
　以上のように、本実施例によれば、Ｖ1の電源ラインのインピーダンスの増加を抑制することができるので、電源を共用するＤＭＬドライバを多段のＰＲＢＳ信号で多チャンネル駆動した場合のチャンネル間クロストークを抑制し、低周波における電源ラインの共振を抑制して、出力波形の劣化を抑制することができる。
［第２の実施例］
　次に、本発明の第２の実施例について説明する。図８は本発明の第２の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１１ａは、ＰＭＯＳトランジスタＭ1pと、ＮＭＯＳトランジスタＭ1nと、ＰＭＯＳトランジスタＭ1pのドレインとＬＤ１のアノードとの間にカスコード接続された１乃至複数のＰＭＯＳトランジスタＭ2p－１～Ｍ2p－ｘと、ＬＤ１のアノードとＮＭＯＳトランジスタＭ1nのドレインとの間にカスコード接続された１乃至複数のＮＭＯＳトランジスタＭ2n－１～Ｍ2n－ｙと、抵抗Ｒ2と、一端がバイアス電圧Ｖ3－１～Ｖ3－ｙ（第３のバイアス電圧）に接続され、他端がＮＭＯＳトランジスタＭ2n－１～Ｍ2n－ｙのゲートに接続された１乃至複数の抵抗Ｒ3－１～Ｒ3－ｙと、抵抗Ｒ4と、一端がバイアス電圧Ｖ5－１～Ｖ5－ｘ（第４のバイアス電圧）に接続され、他端がＰＭＯＳトランジスタＭ2p－１～Ｍ2p－ｘのゲートに接続された１乃至複数の抵抗Ｒ5－１～Ｒ5－ｘと、デカップリングコンデンサＣ1，Ｃ2a，Ｃ2bと、一端がバイアス電圧Ｖ3－１～Ｖ3－ｙに接続され、他端が電源電圧Ｖ1に接続された１乃至複数のデカップリングコンデンサＣ3a－１～Ｃ3a－ｙと、一端がＮＭＯＳトランジスタＭ2n－１～Ｍ2n－ｙのゲートに接続され、他端が電源電圧Ｖ1に接続された１乃至複数のデカップリングコンデンサＣ3b－１～Ｃ3b－ｙと、デカップリングコンデンサＣ4bと、一端がバイアス電圧Ｖ5－１～Ｖ5－ｘに接続され、他端が電源電圧Ｖ1に接続された１乃至複数のデカップリングコンデンサＣ5a－１～Ｃ5a－ｘと、一端がＰＭＯＳトランジスタＭ2p－１～Ｍ2p－ｘのゲートに接続され、他端が電源電圧Ｖ1に接続された１乃至複数のデカップリングコンデンサＣ5b－１～Ｃ5b－ｘとから構成される。
　各電圧の大小関係は、Ｖ1＞Ｖ2＞Ｖ5－１＞・・・＞Ｖ5－ｘ＞Ｖ3－ｙ＞・・・＞Ｖ3－１＞Ｖ4＞ＧＮＤ（グラウンド）となる。ＰＭＯＳトランジスタのカスコード接続は、ソースを上段のＰＭＯＳトランジスタのドレインに接続し、ドレインを下段のＰＭＯＳトランジスタのソースまたはＬＤ１のアノードに接続すればよい。ＮＭＯＳトランジスタのカスコード接続は、ソースを下段のＮＭＯＳトランジスタのドレインに接続し、ドレインを上段のＮＭＯＳトランジスタのソースまたはＬＤ１のアノードに接続すればよい。
　このように、ＰＭＯＳ、ＮＭＯＳトランジスタともに耐圧破壊を防ぐために多段の回路構成を取ることができる。最先端のノードになると、トランジスタ単体あたりの耐圧が減少するため、効果的である。ここでは、ＰＭＯＳトランジスタＭ1pにカスコード接続するＰＭＯＳトランジスタＭ2p－１～Ｍ2p－ｘをｘ段、ＮＭＯＳトランジスタＭ1nにカスコード接続するＮＭＯＳトランジスタＭ2n－１～Ｍ2n－ｙをｙ段とした。ｘ，ｙともに１以上とする。
　本実施例において、多チャンネル構成とする場合には、図６と同様に、Ｖ1，Ｖ2，Ｖ3－１～Ｖ3－ｙ，Ｖ4，Ｖ5－１～Ｖ5－ｘの各電源と抵抗Ｒ2，Ｒ3－１～Ｒ3－ｙ，Ｒ5－１～Ｒ5－ｘとデカップリングコンデンサＣ1，Ｃ2a，Ｃ2b，Ｃ3b－１～Ｃ3b－ｙ，Ｃ4b，Ｃ5b－１～Ｃ5b－ｘのそれぞれを各チャンネルのＤＭＬドライバで共用する。
［第３の実施例］
　次に、本発明の第３の実施例について説明する。図９は本発明の第３の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１１ｂは、第１の実施例のＤＭＬドライバ１１に対して、電源電圧Ｖ1とＰＭＯＳトランジスタＭ1pのソースとの間に抵抗Ｒaddを挿入したものである。ＰＭＯＳトランジスタＭ1pのソースに直列に抵抗Ｒaddを接続することで、電源の共振による影響を抑制することができる。
　本実施例において、多チャンネル構成とする場合には、図６と同様に、Ｖ1～Ｖ4の各電源と抵抗Ｒ2，Ｒ3とデカップリングコンデンサＣ1，Ｃ2a，Ｃ2b，Ｃ3a，Ｃ3b，Ｃ4bのそれぞれを各チャンネルのＤＭＬドライバで共用する。さらに、電源電圧Ｖ1と各チャンネルのＤＭＬドライバのＰＭＯＳトランジスタＭ1pのソースとの間に１個の抵抗Ｒaddを挿入し、抵抗Ｒaddを各チャンネルのＤＭＬドライバで共用すればよい。
　図９では、第１の実施例に抵抗Ｒaddを適用しているが、第２の実施例に抵抗Ｒaddを適用してもよい。
　なお、ＮＭＯＳトランジスタの耐圧に問題がない場合には、第１、第３の実施例においてＮＭＯＳトランジスタＭ2nを省き、ＮＭＯＳトランジスタＭ1nのドレインとＬＤ１のアノードを接続してもよい。この場合は、抵抗Ｒ3とデカップリングコンデンサＣ3a，Ｃ3bとバイアス電圧Ｖ3が不要となる。
　また、第２の実施例において、ＰＭＯＳトランジスタの耐圧に問題がない場合には、ＰＭＯＳトランジスタＭ2p－１～Ｍ2p－ｘを省き、第１、第３の実施例と同様に、ＰＭＯＳトランジスタをＭ1pのみとしてもよい。この場合は、抵抗Ｒ5－１～Ｒ5－ｘとデカップリングコンデンサＣ5b－１～Ｃ5b－ｘとバイアス電圧Ｖ5－１～Ｖ5－ｘが不要となる。
　第１～第３の実施例では、トランジスタＭ1p，Ｍ2p－１～Ｍ2p－ｘ，Ｍ1n，Ｍ2n－１～Ｍ2n－ｙとしてＭＯＳトランジスタを使用した例を示しているが、トランジスタＭ1p，Ｍ2p－１～Ｍ2p－ｘとしてＰＮＰバイポーラトランジスタを使用し、トランジスタＭ1n，Ｍ2n－１～Ｍ2n－ｙとしてＮＰＮバイポーラトランジスタを使用してもよい。バイポーラトランジスタを使用する場合には、第１～第３の実施例の説明において、ゲートをベースに置き換え、ドレインをコレクタに置き換え、ソースをエミッタに置き換えるようにすればよい。
　本発明は、ＬＤの光出力を直接変調する技術に適用することができる。
　１…ＬＤ、１０…ＬＤアレイ、１１，１１－１～１１－４，１１ａ，１１ｂ…ＤＭＬドライバ、１２…ドライバＩＣ、Ｍ1p，Ｍ2p－１～Ｍ2p－ｘ…ＰＭＯＳトランジスタ、Ｍ1n，Ｍ2n－１～Ｍ2n－ｙ…ＮＭＯＳトランジスタ、Ｒ2，Ｒ3，Ｒ3－１～Ｒ3－ｙ，Ｒ4，Ｒ5－１～Ｒ5－ｘ…抵抗、Ｃ1，Ｃ2a，Ｃ2b，Ｃ3a，Ｃ3b，Ｃ3a－１～Ｃ3a－ｙ，Ｃ3b－１～Ｃ3b－ｙ，Ｃ4b，Ｃ5a－１～Ｃ5a－ｘ，Ｃ5b－１～Ｃ5b－ｘ…デカップリングコンデンサ。

Claims (4)

  1. 　ソースまたはエミッタが第１の電源電圧に接続され、ドレインまたはコレクタがレーザダイオードのアノードに接続された第１のトランジスタと、
    　ゲートまたはベースに信号が入力され、ドレインまたはコレクタが前記レーザダイオードのアノードに接続され、ソースまたはエミッタが第２の電源電圧に接続された第２のトランジスタと、
    　一端が第１のバイアス電圧に接続され、他端が前記第１のトランジスタのゲートまたはベースに接続された第１の抵抗と、
    　一端が第２のバイアス電圧に接続され、他端が前記第２のトランジスタのゲートまたはベースに接続された第２の抵抗と、
    　一端が前記第１の電源電圧に接続され、他端が前記第２の電源電圧に接続された第１のデカップリングコンデンサと、
    　一端が前記第１のバイアス電圧に接続され、他端が前記第１の電源電圧に接続された第２のデカップリングコンデンサと、
    　一端が前記第１のトランジスタのゲートまたはベースに接続され、他端が前記第１の電源電圧に接続された第３のデカップリングコンデンサと、
    　一端が前記第２のバイアス電圧に接続され、他端が前記第１の電源電圧に接続された第４のデカップリングコンデンサとを備えることを特徴とするＤＭＬドライバ。
  2. 　請求項１記載のＤＭＬドライバにおいて、
    　前記レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタと、
    　一端が第３のバイアス電圧に接続され、他端が前記第３のトランジスタのゲートまたはベースに接続された第３の抵抗と、
    　一端が前記第３のバイアス電圧に接続され、他端が前記第１の電源電圧に接続された第５のデカップリングコンデンサと、
    　一端が前記第３のトランジスタのゲートまたはベースに接続され、他端が前記第１の電源電圧に接続された第６のデカップリングコンデンサとをさらに備えることを特徴とするＤＭＬドライバ。
  3. 　請求項１または２記載のＤＭＬドライバにおいて、
    　前記第１のトランジスタのドレインまたはコレクタと前記レーザダイオードのアノードとの間にカスコード接続された第４のトランジスタと、
    　一端が第４のバイアス電圧に接続され、他端が前記第４のトランジスタのゲートまたはベースに接続された第４の抵抗と、
    　一端が前記第４のバイアス電圧に接続され、他端が前記第１の電源電圧に接続された第７のデカップリングコンデンサと、
    　一端が前記第４のトランジスタのゲートまたはベースに接続され、他端が前記第１の電源電圧に接続された第８のデカップリングコンデンサとをさらに備えることを特徴とするＤＭＬドライバ。
  4. 　請求項１乃至３のいずれか１項に記載のＤＭＬドライバにおいて、
    　前記第１の電源電圧と前記第１のトランジスタのソースまたはエミッタとの間に挿入された第５の抵抗をさらに備えることを特徴とするＤＭＬドライバ。
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