KR101798042B1 - Dpdt 스위치 - Google Patents

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KR101798042B1
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KR1020160126083A
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서문교
나윤식
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성균관대학교산학협력단
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Abstract

본 발명의 DPDT 스위치는, 제1 핀(pin)과 제3 핀 사이를 연결하고, 제1 중간 노드를 포함하는 제1 캐스코드 증폭부(cascode amplifying unit); 및 제2 핀과 제4 핀 사이를 연결하고, 상기 제1 중간 노드를 공유하는 제2 캐스코드 증폭부를 포함한다.

Description

DPDT 스위치{DUAL POLE DUAL THROW SWITCH}
본 발명은 DPDT 스위치에 관한 것이다.
DPDT 스위치(Dual Pole Dual Throw switch)는 쌍극쌍투 스위치라고도 불리며, 4 개 핀(pin) 간의 경로의 도통 여부를 스위칭하는 소자이다.
이러한 DPDT 스위치는 CMOS 공정에서도 사용될 수 있는데, 기존 CMOS 공정의 DPDT 스위치는 기생 성분으로 인한 삽입손실과 주파수에 따른 삽입손실 변화가 큰 문제점이 있었다.
특허문헌 1은 이러한 예시적인 종래의 DPDT 스위치의 구조를 개시한다.
미국등록특허공보 제7,924,115호 (2011년 03월 12일)
해결하고자 하는 기술적 과제는 삽입손실 및 주파수에 따른 삽입손실 변화가 개선된 DPDT 스위치를 제공하는 데 있다.
본 발명의 한 실시예에 따른 DPDT 스위치는, 제1 핀(pin)과 제3 핀 사이를 연결하고, 제1 중간 노드를 포함하는 제1 캐스코드 증폭부(cascode amplifying unit); 및 제2 핀과 제4 핀 사이를 연결하고, 상기 제1 중간 노드를 공유하는 제2 캐스코드 증폭부를 포함한다.
상기 제1 캐스코드 증폭부는 제2 중간 노드 및, 상기 제1 중간 노드 및 상기 제2 중간 노드를 연결하는 피킹 인덕터(peaking inductor)를 더 포함하고, 상기 제2 캐스코드 증폭부는 상기 제2 중간 노드 및 상기 피킹 인덕터를 공유할 수 있다.
상기 DPDT 스위치는, 상기 제1 핀과 상기 제1 캐스코드 증폭부를 연결하는 제1 유도 m형 필터(m-derived filter); 상기 제3 핀과 상기 제1 캐스코드 증폭부를 연결하는 제3 유도 m형 필터; 상기 제2 핀과 상기 제2 캐스코드 증폭부를 연결하는 제2 유도 m형 필터; 및 상기 제4 핀과 상기 제2 캐스코드 증폭부를 연결하는 제4 유도 m형 필터를 더 포함할 수 있다.
상기 제1 캐스코드 증폭부는 제1 트랜지스터 및 제2 트랜지스터를 더 포함하고, 상기 제1 중간 노드는 상기 제1 트랜지스터의 드레인 단자이고, 상기 제2 중간 노드는 상기 제2 트랜지스터의 소스 단자일 수 있다.
상기 제2 캐스코드 증폭부는 제3 트랜지스터 및 제4 트랜지스터를 더 포함하고, 상기 제3 트랜지스터의 드레인 단자는 상기 제1 중간 노드에 연결되고, 상기 제4 트랜지스터의 소스 단자는 상기 제2 중간 노드에 연결될 수 있다.
상기 제1 유도 m형 필터는 상기 제1 핀과 상기 제1 트랜지스터의 게이트 단자 사이에 위치하고, 상기 제3 유도 m형 필터는 상기 제3 핀과 상기 제2 트랜지스터의 드레인 단자 사이에 위치하고, 상기 제2 유도 m형 필터는 상기 제2 핀과 상기 제3 트랜지스터의 게이트 단자 사이에 위치하고, 상기 제4 유도 m형 필터는 상기 제4 핀과 상기 제4 트랜지스터의 드레인 단자 사이에 위치할 수 있다.
상기 제1 유도 m형 필터는 일단이 상기 제1 핀과 연결되는 제1 센터탭 인덕터(center-tap inductor); 및 일단이 상기 제1 트랜지스터의 게이트 단자에 연결되고, 타단이 상기 제1 센터탭 인덕터의 센터탭에 연결되는 제1 커플링 커패시터(coupling capacitor)를 포함할 수 있다.
상기 제3 유도 m형 필터는 일단이 상기 제3 핀과 연결되는 제3 센터탭 인덕터; 및 일단이 상기 제2 트랜지스터의 드레인 단자에 연결되고, 타단이 상기 제3 센터탭 인덕터의 센터탭에 연결되는 제3 커플링 커패시터를 포함할 수 있다.
상기 제2 유도 m형 필터는 일단이 상기 제2 핀과 연결되는 제2 센터탭 인덕터; 및 일단이 상기 제3 트랜지스터의 게이트 단자에 연결되고, 타단이 상기 제2 센터탭 인덕터의 센터탭에 연결되는 제2 커플링 커패시터를 포함할 수 있다.
상기 제4 유도 m형 필터는 일단이 상기 제4 핀과 연결되는 제4 센터탭 인덕터; 및 일단이 상기 제4 트랜지스터의 드레인 단자에 연결되고, 타단이 상기 제4 센터탭 인덕터의 센터탭에 연결되는 제4 커플링 커패시터를 포함할 수 있다.
상기 DPDT 스위치는, 상기 제1 센터탭 인덕터의 타단에 연결된 제1 터미네이션 저항(termination resistor); 상기 제2 센터탭 인덕터의 타단에 연결된 제2 터미네이션 저항; 상기 제3 센터탭 인덕터의 타단에 연결된 제3 터미네이션 저항; 및 상기 제4 센터탭 인덕터의 타단에 연결된 제4 터미네이션 저항을 더 포함할 수 있다.
상기 DPDT 스위치는, 일단이 상기 제3 커플링 커패시터의 일단과 연결되는 제1 초크 인덕터(choke inductor); 및 일단이 상기 제4 커플링 커패시터의 일단과 연결되는 제2 초크 인덕터를 더 포함할 수 있다.
상기 DPDT 스위치는, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터의 온오프(ON-OFF)를 제어하는 제어기를 더 포함할 수 있다.
상기 DPDT 스위치에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 온되는 경우, 상기 제1 핀과 상기 제3 핀 사이의 경로가 도통될 수 있다.
상기 DPDT 스위치에서, 상기 제1 트랜지스터 및 상기 제4 트랜지스터가 온되는 경우, 상기 제1 핀과 상기 제4 핀 사이의 경로가 도통될 수 있다.
상기 DPDT 스위치에서, 상기 제3 트랜지스터 및 상기 제2 트랜지스터가 온되는 경우, 상기 제2 핀과 상기 제3 핀 사이의 경로가 도통될 수 있다.
상기 DPDT 스위치에서, 상기 제3 트랜지스터 및 상기 제4 트랜지스터가 온되는 경우, 상기 제2 핀과 상기 제4 핀 사이의 경로가 도통될 수 있다.
본 발명에 따른 DPDT 스위치는 삽입손실 및 주파수에 따른 삽입손실 변화가 개선되었다.
도 1은 본 발명의 한 실시예에 따른 DPDT 스위치의 회로도이다.
도 2는 본 발명의 한 실시예에 따른 DPDT 스위치의 S-파라미터 시뮬레이션 결과를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 DPDT 스위치의 분리(isolation) 특성을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 크기 및 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 DPDT 스위치의 회로도이다.
도 1을 참조하면 본 발명의 한 실시예에 따른 DPDT 스위치(10)는 제1 캐스코드 증폭부(CA1) 및 제2 캐스코드 증폭부(CA2)를 포함한다. DPDT 스위치(10)는, 실시예에 따라, 제1 유도 m형 필터(MF1), 제2 유도 m형 필터(MF2), 제3 유도 m형 필터(MF3), 제4 유도 m형 필터(MF4), 제1 터미네이션 저항(Rt1), 제2 터미네이션 저항(Rt2), 제3 터미네이션 저항(Rt3), 제4 터미네이션 저항(Rt4), 제1 초크 인덕터(Lc1), 및 제2 초크 인덕터(Lc1)를 더 포함할 수 있다. DPDT 스위치(10)는, 실시예에 따라, 제어기(20)를 더 포함할 수 있다.
본 발명의 한 실시예에 따른 DPDT 스위치(10)는 캐스코드 증폭기(cascode amplifier)를 중첩적으로 구성한 제1 캐스코드 증폭부(CA1) 및 제2 캐스코드 증폭부(CA2)를 포함한다.
제1 캐스코드 증폭부(cascode amplifying unit)(CA1)는 제1 핀(P1)과 제3 핀(P3) 사이를 연결하고, 제1 중간 노드(N1)를 포함할 수 있다. 또한, 제1 캐스코드 증폭부(CA1)는 제2 중간 노드(N2) 및 피킹 인덕터(peaking inductor)(Lp)를 더 포함할 수 있다. 피킹 인덕터(Lp)는 제1 중간 노드(N1) 및 제2 중간 노드를(N2)를 연결할 수 있다.
제1 캐스코드 증폭부(CA1)는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 더 포함할 수 있다. 이때, 제1 중간 노드(N1)는 제1 트랜지스터(M1)의 드레인 단자이고, 제2 중간 노드(N2)는 제2 트랜지스터(M2)의 소스 단자일 수 있다.
이러한 제1 트랜지스터(M1)는 캐스코드 증폭기의 공통 소스 증폭기(common source amplifier)의 역할을 수행할 수 있고, 제2 트랜지스터(M2)는 캐스코드 증폭기의 공통 게이트 증폭기(common gate amplifier)의 역할을 수행할 수 있다.
제2 캐스코드 증폭부(CA2)는 제2 핀(P2)과 제4 핀(P4) 사이를 연결하고, 제1 중간 노드(N1)를 공유할 수 있다. 또한, 제2 캐스코드 증폭부(CA2)는 제2 중간 노드(N2) 및 피킹 인덕터(Lp)를 공유할 수 있다.
제2 캐스코드 증폭부(CA2)는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 더 포함할 수 있다. 이때, 제3 트랜지스터(M3)의 드레인 단자는 제1 중간 노드(N1)에 연결되고, 제4 트랜지스터(M4)의 소스 단자는 제2 중간 노드(N2)에 연결될 수 있다.
이러한 제3 트랜지스터(M3)는 캐스코드 증폭기의 공통 소스 증폭기의 역할을 수행할 수 있고, 제4 트랜지스터(M4)는 캐스코드 증폭기의 공통 게이트 증폭기의 역할을 수행할 수 있다.
제1 캐스코드 증폭부(CA1)와 제2 캐스코드 증폭부(CA2)가 중간 노드(N1, N2)에서 공유하는 피킹 인덕터(Lp)는, 주파수에 따른 삽입손실 변화를 최소화시켜주는 효과를 갖는다.
제1 및 제3 트랜지스터(M1, M3) 각각의 소스 단자는 접지 단자와 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 단자에는 전압(Vgs)이 인가될 수 있다. 제3 트랜지스터(M3)의 게이트 단자에는 전압(
Figure 112016094993803-pat00001
)이 인가될 수 있다.
제2 및 제4 트랜지스터(M2, M4) 각각의 게이트 단자와 접지 단자 사이에는 커플링 커패시터(Cc)가 연결되어 DC 성분을 블로킹(block)할 수 있다. 각각의 게이트 단자는 저항(RB)을 통해 전압원(VDD)과 연결될 수 있다.
제1 유도 m형 필터(m-derived filter)(MF1)는 제1 핀(P1)과 제1 캐스코드 증폭부(CA1)를 연결한다. 이때, 제1 유도 m형 필터(MF1)는 제1 핀(P1)과 제1 트랜지스터(M1)의 게이트 단자 사이에 위치할 수 있다.
제1 유도 m형 필터(MF1)는 일단이 제1 핀(P1)과 연결되는 제1 센터탭 인덕터(center-tap inductor)(Lt1) 및 일단이 제1 트랜지스터(M1)의 게이트 단자에 연결되고, 타단이 제1 센터탭 인덕터(Lt1)의 센터탭에 연결되는 제1 커플링 커패시터(coupling capacitor)(Cc1)를 포함할 수 있다.
제3 유도 m형 필터(MF3)는 제3 핀(P3)과 제1 캐스코드 증폭부(CA1)를 연결한다. 이때, 제3 유도 m형 필터(MF3)는 제3 핀(P3)과 제2 트랜지스터(M2)의 드레인 단자 사이에 위치할 수 있다.
제3 유도 m형 필터(MF3)는 일단이 제3 핀(P3)과 연결되는 제3 센터탭 인덕터(Lt3) 및 일단이 제2 트랜지스터(M2)의 드레인 단자에 연결되고, 타단이 제3 센터탭 인덕터(Lt3)의 센터탭에 연결되는 제3 커플링 커패시터(Cc3)를 포함할 수 있다.
제2 유도 m형 필터(MF2)는 제2 핀(P2)과 제2 캐스코드 증폭부(CA2)를 연결한다. 이때, 제2 유도 m형 필터(MF2)는 제2 핀(P2)과 제3 트랜지스터(M3)의 게이트 단자 사이에 위치할 수 있다.
제2 유도 m형 필터(MF2)는 일단이 제2 핀(P2)과 연결되는 제2 센터탭 인덕터(Lt2) 및 일단이 제3 트랜지스터(M3)의 게이트 단자에 연결되고, 타단이 제2 센터탭 인덕터(Lt2)의 센터탭에 연결되는 제2 커플링 커패시터(Cc2)를 포함할 수 있다.
제4 유도 m형 필터(MF4)는 제4 핀(P4)과 제2 캐스코드 증폭부(CA2)를 연결한다. 이때, 제4 유도 m형 필터(MF4)는 제4 핀(P4)과 제4 트랜지스터(M4)의 드레인 단자 사이에 위치할 수 있다.
제4 유도 m형 필터(MF4)는 일단이 제4 핀(P4)과 연결되는 제4 센터탭 인덕터(Lt4) 및 일단이 제4 트랜지스터(M4)의 게이트 단자에 연결되고, 타단이 제4 센터탭 인덕터(Lt4)의 센터탭에 연결되는 제4 커플링 커패시터(Cc4)를 포함할 수 있다.
본 발명의 한 실시예에 따른 DPDT 스위치(10)는, 기존의 분산 증폭기에서 사용하던 정 K형 필터(constant K filter) 구조가 아닌, 유도 m형 필터(m-derived filter) 구조를 채용함으로써 사용가능한 주파수 대역을 확장하였다. 각각의 유도 m형 필터(MF1, MF2, MF3, MF4)는 대응하는 트랜지스터(M1, M2, M3, M4)의 기생 커패시턴스를 흡수함으로써 보다 넓은 대역폭을 갖는 주파수 특성을 보일 수 있다. 유도 m형 필터는 정 K형 필터보다 수학적으로 더 넓은 대역폭을 갖는다.
따라서 본 발명의 한 실시예에 따른 DPDT 스위치(10)는 기생 성분으로 인한 삽입손실을 효과적으로 제거할 수 있다.
또한 커플링 커패시터(Cc1, Cc2, Cc3, C-c4)는 DC 블록 역할을 수행할 수 있다.
제1 터미네이션 저항(termination resistor)(Rt1)의 일단은 제1 센터탭 인덕터(Lt1)의 타단에 연결될 수 있다. 유사하게, 제2 터미네이션 저항(Rt2)의 일단은 제2 센터탭 인덕터(Lt2)의 타단에 연결될 수 있다. 제3 터미네이션 저항(Rt3)의 일단은 제3 센터탭 인덕터(Lt3)의 타단에 연결될 수 있다. 제4 터미네이션 저항(Rt4)의 일단은 제4 센터탭 인덕터(Lt4)의 타단에 연결될 수 있다.
각각의 터미네이션 저항(Rt1, Rt2, Rt3, Rt4)은 타단이 접지 단자에 연결될 수 있다.
제1 초크 인덕터(choke inductor)(Lc1)는 일단이 제3 커플링 커패시터(Cc3)의 일단과 연결될 수 있다. 제2 초크 인덕터(Lc2)는 일단이 제4 커플링 커패시터(Cc4)의 일단과 연결될 수 있다. 제1 및 제2 초크 인덕터(Lc1, Lc2) 각각의 타단은 전압원(VDD)에 연결될 수 있다.
제1 및 제2 초크 인덕터(Lc1, Lc2)는 AC 블록 역할을 수행할 수 있다.
실험 결과, 0.18um CMOS 공정의 설계 기준으로, 상술한 구조에 따른 DPDT 스위치(10)는, 삽입손실이 제거되었고, 주파수에 따른 삽입손실 변화가 최소화될 수 있었다. 따라서, 스위치를 많이 사용하는 실시간 지연 회로나 감쇠기의 삽입손실 및 주파수에 따른 삽입손실 변화를 개선할 수 있다.
이하에선, DPDT 스위치(10)의 동작에 대해서 설명한다.
제어기(20)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 및 제4 트랜지스터(M4)의 온오프(ON-OFF)를 제어할 수 있다. 제어기(20)는, 예를 들어, 2 비트의 제어 신호를 수신하고, 제어 신호에 대응하도록 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 및 제4 트랜지스터(M4)의 온오프 여부를 결정할 수 있다. 한 실시예에서, 제어기(20)로부터 신호선이 각각의 트랜지스터(M1, M2, M3, M4)의 게이트 단자에 연결될 수 있다.
예를 들어, 제어 신호가 [00]이면, 제1 및 제2 트랜지스터(M1, M2)를 온시키고, 제3 및 제4 트랜지스터(M3, M4)를 오프시킬 수 있다. 마찬가지로, 제어 신호가 [01]이면, 제1 및 제4 트랜지스터(M1, M4)를 온시키고, 제2 및 제3 트랜지스터(M2, M3)를 오프시킬 수 있다. 제어 신호가 [10]이면, 제3 및 제2 트랜지스터(M3, M2)를 온시키고, 제1 및 제4 트랜지스터(M1, M4)를 오프시킬 수 있다. 제어 신호가 [11]이면, 제3 및 제4 트랜지스터(M3, M4)를 온시키고, 제1 및 제2 트랜지스터(M1, M2)를 오프시킬 수 있다.
예를 들어, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 온되는 경우, 제1 핀(P1)과 제3 핀(P3) 사이의 경로가 도통될 수 있다. 마찬가지로, 제1 트랜지스터(M1) 및 제4 트랜지스터(M4)가 온되는 경우, 제1 핀(P1)과 제4 핀(P4) 사이의 경로가 도통될 수 있다. 제3 트랜지스터(M3) 및 제2 트랜지스터(M2)가 온되는 경우, 제2 핀(P2)과 제3 핀(P3) 사이의 경로가 도통될 수 있다. 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)가 온되는 경우, 제2 핀(P2)와 제4 핀(P4) 사이의 경로가 도통될 수 있다.
도 2는 본 발명의 한 실시예에 따른 DPDT 스위치의 S-파라미터 시뮬레이션 결과를 설명하기 위한 도면이다.
도 2를 참조하면, 3 개의 S-파라미터(S31, S11, S33)에 대한 주파수 대비 측정 값이 도시되어 있다.
S-파라미터(S31)는 제1 핀(P1)에서 제3 핀(P3)으로 가는 신호의 전압 이득을 의미한다. S-파라미터(S11)는 제1 핀(P1)에서의 반사 손실을 의미한다. S-파라미터(S33)는 제3 핀(P3)에서의 반사 손실을 의미한다.
도 2를 참조하면, 넓은 대역폭에서 반사 손실 대비 전압 이득이 비교적 높은 것을 확인할 수 있다.
도 3은 본 발명의 한 실시예에 따른 DPDT 스위치의 분리(isolation) 특성을 설명하기 위한 도면이다.
도 3을 참조하면, 제1 핀(P1)에서 제3 핀(P3)으로의 경로가 도통되어 있는 경우, 즉 제1 및 제2 트랜지스터(M1, M2)가 온된 경우의 신호 세기가 도시되어 있다.
S-파라미터(S41)는 제1 핀(P1)에서 제4 핀(P4)로 가는 신호의 세기를 나타내며, S-파라미터(S42)는 제2 핀(P2)에서 제4 핀(P4)으로 가는 신호의 세기를 나타낸다.
도 3을 참조하면, 넓은 대역폭에서 S-파라미터(S41, S42)의 크기가 낮게 나타나는 것을 확인할 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: DPDT 스위치
20: 제어기
CA1: 제1 캐스코드 증폭부
CA2: 제2 캐스코드 증폭부

Claims (17)

  1. 제1 핀(pin)과 제3 핀 사이를 연결하고, 제1 중간 노드를 포함하는 제1 캐스코드 증폭부(cascode amplifying unit); 및
    제2 핀과 제4 핀 사이를 연결하고, 상기 제1 중간 노드를 공유하는 제2 캐스코드 증폭부를 포함하는
    DPDT 스위치.
  2. 제1 항에 있어서,
    상기 제1 캐스코드 증폭부는 제2 중간 노드 및, 상기 제1 중간 노드 및 상기 제2 중간 노드를 연결하는 피킹 인덕터(peaking inductor)를 더 포함하고,
    상기 제2 캐스코드 증폭부는 상기 제2 중간 노드 및 상기 피킹 인덕터를 공유하는,
    DPDT 스위치.
  3. 제2 항에 있어서,
    상기 제1 핀과 상기 제1 캐스코드 증폭부를 연결하는 제1 유도 m형 필터(m-derived filter);
    상기 제3 핀과 상기 제1 캐스코드 증폭부를 연결하는 제3 유도 m형 필터;
    상기 제2 핀과 상기 제2 캐스코드 증폭부를 연결하는 제2 유도 m형 필터; 및
    상기 제4 핀과 상기 제2 캐스코드 증폭부를 연결하는 제4 유도 m형 필터를 더 포함하는
    DPDT 스위치.
  4. 제3 항에 있어서,
    상기 제1 캐스코드 증폭부는 제1 트랜지스터 및 제2 트랜지스터를 더 포함하고,
    상기 제1 중간 노드는 상기 제1 트랜지스터의 드레인 단자이고,
    상기 제2 중간 노드는 상기 제2 트랜지스터의 소스 단자인,
    DPDT 스위치.
  5. 제4 항에 있어서,
    상기 제2 캐스코드 증폭부는 제3 트랜지스터 및 제4 트랜지스터를 더 포함하고,
    상기 제3 트랜지스터의 드레인 단자는 상기 제1 중간 노드에 연결되고,
    상기 제4 트랜지스터의 소스 단자는 상기 제2 중간 노드에 연결되는,
    DPDT 스위치.
  6. 제5 항에 있어서,
    상기 제1 유도 m형 필터는 상기 제1 핀과 상기 제1 트랜지스터의 게이트 단자 사이에 위치하고,
    상기 제3 유도 m형 필터는 상기 제3 핀과 상기 제2 트랜지스터의 드레인 단자 사이에 위치하고,
    상기 제2 유도 m형 필터는 상기 제2 핀과 상기 제3 트랜지스터의 게이트 단자 사이에 위치하고,
    상기 제4 유도 m형 필터는 상기 제4 핀과 상기 제4 트랜지스터의 드레인 단자 사이에 위치하는,
    DPDT 스위치.
  7. 제6 항에 있어서,
    상기 제1 유도 m형 필터는
    일단이 상기 제1 핀과 연결되는 제1 센터탭 인덕터(center-tap inductor); 및
    일단이 상기 제1 트랜지스터의 게이트 단자에 연결되고, 타단이 상기 제1 센터탭 인덕터의 센터탭에 연결되는 제1 커플링 커패시터(coupling capacitor)를 포함하는,
    DPDT 스위치.
  8. 제7 항에 있어서,
    상기 제3 유도 m형 필터는
    일단이 상기 제3 핀과 연결되는 제3 센터탭 인덕터; 및
    일단이 상기 제2 트랜지스터의 드레인 단자에 연결되고, 타단이 상기 제3 센터탭 인덕터의 센터탭에 연결되는 제3 커플링 커패시터를 포함하는,
    DPDT 스위치.
  9. 제8 항에 있어서,
    상기 제2 유도 m형 필터는
    일단이 상기 제2 핀과 연결되는 제2 센터탭 인덕터; 및
    일단이 상기 제3 트랜지스터의 게이트 단자에 연결되고, 타단이 상기 제2 센터탭 인덕터의 센터탭에 연결되는 제2 커플링 커패시터를 포함하는,
    DPDT 스위치.
  10. 제9 항에 있어서,
    상기 제4 유도 m형 필터는
    일단이 상기 제4 핀과 연결되는 제4 센터탭 인덕터; 및
    일단이 상기 제4 트랜지스터의 드레인 단자에 연결되고, 타단이 상기 제4 센터탭 인덕터의 센터탭에 연결되는 제4 커플링 커패시터를 포함하는,
    DPDT 스위치.
  11. 제10 항에 있어서,
    상기 제1 센터탭 인덕터의 타단에 연결된 제1 터미네이션 저항(termination resistor);
    상기 제2 센터탭 인덕터의 타단에 연결된 제2 터미네이션 저항;
    상기 제3 센터탭 인덕터의 타단에 연결된 제3 터미네이션 저항; 및
    상기 제4 센터탭 인덕터의 타단에 연결된 제4 터미네이션 저항을 더 포함하는
    DPDT 스위치.
  12. 제11 항에 있어서,
    일단이 상기 제3 커플링 커패시터의 일단과 연결되는 제1 초크 인덕터(choke inductor); 및
    일단이 상기 제4 커플링 커패시터의 일단과 연결되는 제2 초크 인덕터를 더 포함하는
    DPDT 스위치.
  13. 제5 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터의 온오프(ON-OFF)를 제어하는 제어기를 더 포함하는,
    DPDT 스위치.
  14. 제5 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터가 온되는 경우, 상기 제1 핀과 상기 제3 핀 사이의 경로가 도통되는,
    DPDT 스위치.
  15. 제5 항에 있어서,
    상기 제1 트랜지스터 및 상기 제4 트랜지스터가 온되는 경우, 상기 제1 핀과 상기 제4 핀 사이의 경로가 도통되는,
    DPDT 스위치.
  16. 제5 항에 있어서,
    상기 제3 트랜지스터 및 상기 제2 트랜지스터가 온되는 경우, 상기 제2 핀과 상기 제3 핀 사이의 경로가 도통되는,
    DPDT 스위치.
  17. 제5 항에 있어서,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터가 온되는 경우, 상기 제2 핀과 상기 제4 핀 사이의 경로가 도통되는,
    DPDT 스위치.
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