KR100441437B1 - 피드백 가변 이득 증폭기 - Google Patents

피드백 가변 이득 증폭기 Download PDF

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Abstract

본 발명은 고주파수 특성이 우수한 피드백 타입의 가변 이득 증폭기에 관한 것이다. 이러한 목적을 달성하기 위하여 본 발명은, 증폭부와 가변 저항부 및 광대역 매칭부를 포함하는 이득 제어부로 구성되며, 가변 저항부는 직렬 접속된 제1 커패시터 및 제1 저항과, 서로 직렬 접속된 제2 커패시터 및 제2 저항 사이에 FET 트랜지스터를 직렬 접속하여, FET 트랜지스터의 기생 커패시턴스의 영향을 감소하고, 일정한 입력 임피던스를 얻을 수 있게 한다. 광대역 매칭부는 커패시터, 인덕터, 및 저항을 포함하여, 본 발명에 따른 가변 이득 증폭기가 광대역에서 매칭이 가능하게 하고, 고주파수에서의 이득 감소를 줄여 플랫한 이득을 얻을 수 있도록 한다.

Description

피드백 가변 이득 증폭기 {Feed-back Variable Gain Amplifier}
본 발명은 가변 이득 증폭기(variable gain amplifier)에 관한 것으로서, 더욱 상게하게는 고주파 대역(high frequency band)에서도 가변 이득 특성이 우수한 피드백 가변 이득 증폭기에 관한 것이다.
종래의 피드백 가변 이득 증폭기로써 미합중국 특허 6,285,257호는 종래의 기술 설명란에 소개된 가변 이득 증폭기를 개선한 피드백 타입의 가변 이득 증폭기를 개시하고 있다.
도 1a는 미합중국 특허 6,285,257호에 개시된 가변 이득 증폭기를 도시한 회로도이다.
도 1a에 도시된 바와 같이, 종래의 가변 이득 증폭기는 입력 신호를 증폭시키는 증폭부 AMP1와 이득 제어를 위하여 증폭기에 피드백으로 접속된 이득 제어부 GC1으로 구성된다. 증폭부 AMP1은 전원 VDD와 접지 사이에 접속된 인덕터 L11 및 제1 FET 트랜지스터 FET11로 구성된다. 제1 FET 트랜지스터 FET11의 게이트는 입력단 VIN과 접속되어 있으며, 드레인은 출력단 VOUT과 접속되어 있다. 이득 제어부 GC1은 입력단 VIN과 출력단 VOUT사이에 접속되며, 제2 FET 트랜지스터 FET12, 커패시터 C11, 인덕터 L12, 및 제2 FET 트랜지스터 FET12의 드레인과 소오스 사이에 병렬 접속된 저항 R11으로 구성된다. 또한 제2 FET 트랜지스터 FET12의 게이트는 제어단 VC1과 접속된다.
도 1a에 도시된 종래의 가변 이득 증폭기의 동작을 설명한다. 다만, 가변 이득 증폭기의 증폭부 AMP1의 동작은 본 발명이 속하는 기술 분야의 당업자에게 자명하므로 여기에서 자세히 설명하지 않겠다. 이득 제어부 GC1에서 저항 R11은 제2 FET 트랜지스터 FET12의 드레인과 소오스 간의 전압 레벨을 동일하게 유지하고, 커패시터 C11은 제1 FET 트랜지스터 FET11의 게이트의 전압을 전원 전압 VDD로부터 차단한다. 나아가 제2 FET 트랜지스터 FET12는 게이트에 인가되는 제어 전압 VC1에 의하여 도통되는 전류를 제어 하고, 저항 R11과 함께 하나의 가변 저항과 같은 역할을 한다. 인덕터 L12는 이득 제어부 GC1의 임피던스 위상이 양의 값을 가질 수 있도록 함으로써 피드백 되는 신호의 위상 범위를 넓혀준다.
도 1b는 도 1a에 도시된 종래의 가변 이득 증폭기에 있어서, 이득 제어부 GC1 중 제2 FET 트랜지스터와 저항 R11이 병렬 접속된 것을 가변 저항으로 등가적으로 표현한 이득 제어부 GC1의 등가 회로도이다. 도 1b에 도시된 바와 같이, 이득 제어부 GC1의 등가회로는 가변 저항 R12, 커패시터 C11, 및 인덕터 L12의 직렬 접속으로 표현될 수 있다.
도 1a에 도시된 바와 같은 가변 이득 증폭기는 제어 전압 VC1에 의하여 가변 저항 값 R12를 조절함으로써 증폭기의 이득을 조절할 수 있다. 그러나, 이와 같은 종래의 피드백 타입의 가변 이득 증폭기는 FET 트랜지스터 FET12의 기생 커패시턴스로 인하여 잡음 특성이 좋지 못하였고, 입력 임피던스가 변화하는 문제가 있었다. 나아가 고주파수에서의 이득 감소 및 열악한 주파수 특성은 가변 이득 증폭기의 매칭(matching) 가능한 주파수의 범위를 좁게 하는 문제가 있었다.
본 발명의 목적은, 고주파수에서의 가변 이득 특성이 개선된 피드백 타입의 가변 이득 증폭기를 제공하는 것이다.
본 발명의 다른 목적은, 가변 저항부의 FET 트랜지스터의 기생 커패시턴스로 인한 성능 열화가 최소화된 피드백 타입의 가변 이득 증폭기를 제공하는 것이다.
본 발명의 또 다른 목적은, 고주파수에서의 이득 및 주파수 특성이 우수한 피드백 타입의 가변 이득 증폭기를 제공하는 것이다.
도 1a는 종래의 가변 이득 증폭기를 도시한 회로도.
도 1b는 도 1a에 도시된 종래의 가변 이득 증폭기에 포함된 이득 제어부의 등가 회로도.
도 2는 본 발명의 일실시예에 따른 피드백 가변 이득 증폭기를 도시한 회로도.
도 3은 도 2에 도시된 회로를 본 발명의 일실시예에 따라서 실제 소자를 이용하여 구현한 것을 도시한 회로도.
도 4는 도 2에 도시된 회로를 본 발명의 다른 실시예에 따라서 실제 소자를 이용하여 구현한 것을 도시한 회로도.
도 5는 도 3에 도시된 회로를 본 발명의 다른 실시예에 따라서 차동 증폭기로 구현한 것을 도시한 회로도.
도 6는 도 2에 도시된 회로를 본 발명의 다른 실시예에 따라서 실제 소자를 이용하여 구현한 것을 도시한 회로도.
도 7은 도 6에 도시된 회로를 본 발명의 다른 실시예에 따라서 차동 증폭기로 구현한 것을 도시한 회로도.
도 8은 도 2에 도시된 회로를 본 발명의 다른 실시예에 따라서 실제 소자를이용하여 구현한 것을 도시한 회로도.
이하, 본 발명의 실시예가 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 피드백 가변 이득 증폭기를 도시한 회로도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 가변 이득 증폭기는 증폭부 AMP2 및 이득 제어부 GC2로 구성되며, 이득 제어부 GC2는 서로 병렬 접속된 가변 저항부(2100) 및 광대역 매칭(broad-band matching)부(2300)를 포함한다. 또한, 이득 제어부 GC2는 증폭부 AMP2의 입력단 VIN과 증폭부 AMP2의 출력단 VOUT간에 접속된다.
증폭부 AMP2는 전원 VDD와 접지 사이에 접속된 저항 R21 및 제1 FET 트랜지스터 FET21로 구성된다. 제1 FET 트랜지스터 FET21의 게이트는 입력단 VIN과 접속되어있으며, 드레인은 출력단 VOUT과 접속되어 있다. 증폭부 AMP2는 다양한 방법으로 구현될 수 있으며, 증폭부 AMP2의 동작은 본 발명이 속하는 당업자에게 자명하므로 여기서 자세히 설명하지 않겠다.
가변 저항부(2100)는 제어단(201)에 인가되는 제어 전압 VC2에 의하여 가변 저항부(2100) 양단의 저항값을 변화시킨다. 광대역 매칭부(2300)는 입력단 VIN과 출력단 VOUT사이에 피드백을 형성함으로써, 증폭부의 입력 임피던스를 낮추어 본 발명에 따른 가변 이득 증폭기가 광대역에서 매칭이 가능하고 플랫한 이득을 얻을 수 있도록 한다.
도 3은 도 2에 도시된 회로를 본 발명의 일실시예에 따라서 실제 소자를 이용하여 구현한 것을 도시한 회로도이다.
도 3에 도시된 바와 같이, 본 발명의 일실시예에 따르면, 가변 저항부(2100)는 서로 직렬 접속된 제1 커패시터 C31 및 제1 저항 R32와 서로 직렬 접속된 제2 커패시터 C32 및 제2 저항 R33의 사이에 제2 FET 트랜지스터 FET32가 직렬 접속된 형태를 취한다. 제2 FET 트랜지스터 FET32의 게이트는 가변 저항부(2100)의 제어단(201)을 형성한다.
제2 FET 트랜지스터 FET32는 바이어싱을 위한 수단이 마련될 수 있다. 제2FET 트랜지스터 FET32를 바이어싱하기 위한 방법에 대해서는 당업계에 널리 알려진 다양한 방법을 사용할 수 있다. 한 예에 따르면, 제2 FET 트랜지스터 FET32의 드레인 및 소오스 양단 또는 어느 한쪽에 바이어싱을 위한 노드가 접속될 수 있다.
광대역 매칭부(2300)는 저항 R34, 인덕터 L31, 및 커패시터 C33의 직렬 연결로 구성된다.
이하 도 3을 참조하여, 본 발명의 일실시예에 따른 가변 이득 증폭기의 동작을 설명한다.
본 발명에 따르면, 가변 저항부(2100)의 제1 및 제2 커패시터 C31, C32는 직류 전원을 차단시킴으로서, 증폭부 AMP2의 제1 FET 트랜지스터 FET21의 게이트의 전압을 전원 전압 VDD로부터 차단시킨다. 또한 제 2 커패시터 C32는 제2 FET 트랜지스터 FET32의 전압을 전원 전압 VDD로부터 차단시켜 사용 가능한 제2 FET 트랜지스터 소자 FET32의 범위를 넓혀준다. 제2 FET 트랜지스터 FET32는 게이트에 인가되는 제어 전압 VC2에 의하여, 제1 및 제2 저항 R32, R33과 함께 하나의 가변 저항으로서의 역할을 하여 가변 이득 증폭기의 이득을 조절한다. 제1 및 제2 저항 R32, R33은 제2 FET 트랜지스터 FET32에 의하여 발생하는 기생 커패시턴스의 영향을 감소시켜 가변 이득 증폭기가 고주파에서도 우수한 이득 특성을 갖도록 한다.
광대역 매칭부(2300)는 저항 R34, 인덕터 L31의 인덕턴스, 커패시터 C33의 커패시턴스를 소정의 값으로 설정함으로서 본 발명에 따른 피드백 가변 이득 증폭기가 광대역에서 매칭이 가능하고, 고주파에서도 플랫한 이득을 얻을 수 있게 한다. 다시 말하면, 일반적으로 FET 트랜지스터는 입력 임피던스가 매우 높기 때문에 임피던스를 매칭(impedance matching)하는 임피던스 변환(impedance transformation) 과정이 필요하다. FET 트랜지스터의 임피던스를 낮추기 위하여 보통 인덕터, 커패시터, 저항 등을 이용하게 되는데, 인덕터, 커패시터 등의 임피던스는 주파수에 따라 변하는 값을 가지므로 광대역에서 매칭이 어려운 문제가 있다. 따라서 이를 피드백으로 연결하여 입력 임피던스를 낮추면 광대역에서 매칭이 가능하다.
위와 같은 구조에 의하여, 본 발명에 따른 가변 이득 증폭기는 메인 증폭기 AMP2의 특성을 고주파수에서도 거의 그대로 유지하면서, 이득을 가변 시킬 수 있다.
도 4는 도 2에 도시된 회로를 본 발명의 다른 실시예에 따라서 실제 소자를 이용하여 구현한 것을 도시한 회로도이다.
도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 가변 이득 증폭기는 도 3에 도시된 회로와 가변 저항부(2100)의 구현 방법에서 차이점을 갖는다. 즉, 도 4에 도시된 바와 같은 실시예에 따르면, 제2 FET 트랜지스터 FET32와 제1 저항 R42이 병렬 접속된다. 이로써, 가변 저항부는, 제1 커패시터 C31와 서로 직렬 접속된 제2 저항 R33 및 제2 커패시터 C32의 사이에 제2 FET 트랜지스터 FET32 및 제1 저항 R42이 병렬 접속된 것이 직렬 접속된 형태를 취한다.
도 5는 도 3에 도시된 회로를 본 발명의 다른 실시예에 따라서 차동 증폭기로 구현한 것을 도시한 회로도이다.
도 5에서 보는 바와 같이, 본 발명의 다른 실시예에 따른 가변 이득 증폭기는 차동 증폭기로 구현되었다는 점에서 도 3에 도시된 회로와 차이점을 갖는다. 즉, 도 5에 도시된 바와 같은 실시예에 따르면, 가변 이득 증폭기는 차동 증폭부 AMP5, 제1 및 제2 이득 제어부 GC2, GC5를 포함한다. 차동 증폭부 AMP5는 도 3에서 도시된 싱글-엔드형 증폭기 두개를 병렬 접속한 형태이다. 증폭부 AMP5는 제1 및 제2 입력단 VIN+, VIN- 및 제1 및 제2 출력단 VOUT-, VOUT+을 구비하며, 제1 및 제2 입력단 VIN+, VIN-에 인가되는 전압의 차이를 증폭하여 제1 및 제2 출력단 VOUT-, VOUT+으로 전송한다.
제1 및 제2 이득 제어부 GC2, GC5는 실질적으로 서로 동일한 형태로 구현되며, 각각 증폭부 AMP5의 제1 및 제2 입력단 VIN+, VIN-과 제1 및 제2 출력단 VOUT-, VOUT+ 사이에 접속된다. 제1 및 제2 이득 제어부 GC2, GC5는 앞에서 설명한 바와 같이 본 발명에 따른 가변 이득 증폭기의 이득을 광대역에서 제어한다.
도 6는 도 2에 도시된 회로를 본 발명의 다른 실시예에 따라서 실제 소자를 이용하여 구현한 것을 도시한 회로도이다.
도 6에서 보는 바와 같이, 본 발명의 다른 실시예에 따른 가변 이득 증폭기는 도 3에 도시된 회로와 증폭부 AMP6의 구현 방법에 있어서 차이점을 갖는다. 즉, 도 6에 도시된 바와 같은 실시예에 따르면, 제3 FET 트랜지스터 FET61가 제1 FET 트랜지스터 FET21와 직렬로 접속된다. 이로써, 증폭부 AMP6는 부하 저항 R21, 서로 직렬 접속된 제1 FET 트랜지스터 FET21 및 제3 FET 트랜지스터 FET61로 구성된다.또한 제3 FET 트랜지스터 FET61의 게이트에는 바이어스 전압이 인가될 수 있으며, 제3 FET 트랜지스터 FET61는 증폭기의 출력 저항을 크게 하여 이득을 높여준다.
도 7은 도 6에 도시된 회로를 본 발명의 다른 실시예에 따라서 차동 증폭기로 구현한 것을 도시한 회로도이다.
도 7에서 보는 바와 같이, 본 발명의 다른 실시예에 따른 가변 이득 증폭기는 차동 증폭기로 구현되었다는 점에서 도 6에 도시된 회로와 차이점을 갖는다. 즉, 도 7에 도시된 바와 같은 실시예에 따르면, 가변 이득 증폭기는 차동 증폭부 AMP7, 제1 및 제2 이득 제어부 GC2, GC7을 포함한다. 차동 증폭부 AMP7은 도 6에 도시된 싱글 엔드형 증폭부 AMP6 두개의 병렬접속 형태이다. 증폭부 AMP7은 제1 및 제2 입력단 VIN+, VIN-, 및 제1 및 제2 출력단 VOUT-, VOUT+을 구비하며, 제1 및 제2 입력단 VIN+, VIN-에 인가되는 전압의 차를 증폭하여 제1 및 제2 출력단 VOUT-, VOUT+으로 전송한다. 제1 및 제2 이득 제어부 GC2, GC7은 실질적으로 서로 동일한 형태를 가지며, 각각 증폭부 AMP7의 제1 및 제2 입력단 VIN+, VIN-과 제1 및 제2 출력단 VOUT-, VOUT+ 사이에 접속된다. 제1 및 제2 이득 제어부 GC2, GC7은 앞에서 설명한 바와 같이, 본 발명에 따른 가변 이득 증폭기의 이득을 광대역에서 제어한다.
도 8은 도 2에 도시된 회로를 본 발명의 다른 실시예에 따라서 실제 소자를 이용하여 구현한 것을 도시한 회로도이다.
도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 가변 이득 증폭기는 도 3에 도시된 회로와 증폭부 AMP8의 구현 방법에서 차이점을 갖는다. 즉, 도 8에 도시된 회로와 같은 실시예에 따르면, 저항 R21 및 인덕터 L81이 병렬로 접속된다. 이 경우, 증폭부에 로드 저항 R21만이 제공되는 상기의 실시예에 비하여, 제1 FET 트랜지스터 FET21의 드레인과 소스 간의 전압 VDS를 크게 할 수 있어 회로의 선형성이 개선되는 장점을 갖는다.
상술한 바와 같은 본 발명의 실시예에서는, 가변 저항부에 제1 저항 및 제2 저항의 두개 이상의 저항이 제공되었으나, 제1 저항 및 제2 저항 중 어느 하나의 저항값이 실질적으로 0이 될 수도 있다. 이 경우, 두개 이상의 저항이 제공되는 상술한 실시예에 비하여 저항값 조절의 폭이 줄어들 수 있으나 소자의 수를 감소시킬 수 있다는 장점을 갖는다.
또한, 상술한 바와 같은 본 발명의 실시예에서는, 가변 저항부에 제1 커패시터 및 제2 커패시터의 두개 이상의 커패시터가 제공되었으나, 제1 커패시터 및 제2 커패시터 중 어느 하나의 커패시턴스가 실질적으로 무한대일 수도 있다. 이 경우 역시, 두개 이상의 커패시터를 포함하는 상술한 실시예에 비하여 사용 가능한 FET 트랜지스터 소자의 범위가 줄어들 수 있으나, 소자의 수를 감소할 수 있으면서도 본 발명의 개념에 의한 효과를 거의 그대로 누릴 수 있다.
도 3 내지 도 8에 도시된 본 발명의 실시예에 따른 가변 이득 증폭기에 있어서, FET 트랜지스터가 이와 유사한 동작을 하는 다른 소자 예컨대 바이폴라 정션 트랜지스터로 대체될 수 있으며, N형 또는 P형에 따른 타입의 제한을 받지 않는다는 것은 본 발명이 속하는 기술분야의 당업자에게 자명하다.
본 발명에 따르면, 가변 이득 증폭기에 있어서, 이득 제어부를 증폭기에 피드백으로 접속시킴으로서, 증폭기의 이득을 제어할 수 있다.
또한, 이득 제어부에 포함된 가변 저항부의 저항 및 커패시터로 인하여 FET 트랜지스터의 기생 커패시턴스의 영향을 감소시켜 우수한 잡음 특성 및 일정한 입력 임피던스를 얻을 수 있다.
나아가, 고주파에서도 우수한 이득 특성을 얻을 수 있어 광대역 매칭이 가능한 효과가 있다.

Claims (9)

  1. 증폭부, 및
    서로 병렬 접속된 가변 저항부 및 광대역 매칭부를 포함하며, 상기 증폭부의 입력단 및 출력단간에 접속되는 이득 제어부를 포함하되,
    상기 가변 저항부는 서로 직렬 접속된 제1 커패시터와 제1 저항, 서로 직렬 접속된 제2 커패시터와 제2 저항, 및 상기 제1 저항과 상기 제2 저항 사이에 직렬 접속되는 FET 트랜지스터를 포함하고,
    상기 광대역 매칭부는 서로 직렬 접속된 저항, 인덕터, 및 커패시터를 포함하는 가변 이득 증폭기.
  2. 제1항에 있어서,
    상기 증폭부는 서로 접속된 저항 및 제1 FET 트랜지스터를 포함하고,
    상기 입력단은 상기 제1 FET 트랜지스터의 게이트에 접속되고 상기 출력단은 상기 제1 FET 트랜지스터와 상기 저항의 접속점에 접속되는 가변 이득 증폭기.
  3. (삭제)
  4. (삭제)
  5. 제1항에 있어서, 상기 제1 저항 또는 제2 저항 중 어느 하나의 저항값이 실질적으로 0인 가변 이득 증폭기.
  6. 제1항에 있어서, 상기 제1 커패시터 또는 제2 커패시터 중 어느 하나의 커패시턴스가 실질적으로 무한대인 가변 이득 증폭기.
  7. 증폭부,
    서로 병렬 접속된 가변 저항부 및 광대역 매칭부, 및
    상기 증폭부의 입력단 및 출력단 간에 접속되는 이득 제어부를 포함하되,
    상기의 가변 저항부는 제1 커패시터, 서로 직렬 접속된 제2 저항과 제2 커패시터, 및 제2 FET 트랜지스터 및 제1 저항이 병렬 접속된 것을 포함하고, 상기 제2 FET 트랜지스터 및 제1 저항이 병렬 접속된 것은 상기 제1 커패시터 및 상기 제2 저항 사이에 직렬 접속되고,
    상기 광대역 매칭부는 서로 직렬 접속된 저항, 인덕터, 및 커패시터를 포함하는 가변 이득 증폭기.
  8. 제7항에 있어서,
    제2 저항은 저항값이 실질적으로 0인 가변 이득 증폭기.
  9. 제7항에 있어서, 제2 커패시터는 커패시턴스가 실질적으로 무한대인 가변 이득 증폭기.
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