JP7555269B2 - 直流結合段を含む小型高ゲイン増幅器 - Google Patents

Description

本発明の分野
この発明の分野は、増幅器および電圧制御型減衰器に関し、より特定的には、改良された分散型増幅器および改良された電圧制御型減衰器に関する。

背景
分散型増幅器は、進行波増幅器としても知られ、広帯域用途では一般的な増幅器構成である。図１は、典型的な従来技術の分散型増幅器の回路例を示す。図１の分散型増幅器は、シングルエンド構成である。図示されるように、入力ノード１０４は、増幅されるデータ信号を受けるように構成されている。入力ノード１０４はインダクタ１０８Ａに接続されている。インダクタ１０８Ａの反対端子は、インダクタ１０８Ｂおよび第１増幅部１１２Ａに接続されている。インダクタ１０８は、入力線として本明細書に定義された回路部内に配置されている。

増幅部１１２Ａは、図示されるようにソースとドレインとが接続された２つのトランジスタを備える。ＦＥＴ１５４のゲート端子は、インダクタ１０８Ａ，１０８Ｂに接続されている。キャパシタ１６２は、ＦＥＴ１５０のゲート端子をグランドに接続する。ＦＥＴ１５０のドレイン端子は、図示されるようにインダクタ１２０Ａ，１２０Ｂに接続されている。インダクタ１２０Ａの反対端子は出力終端抵抗ＲＤ１３０に接続され、次にキャパシタ１３４に接続されている。抵抗ＲＤ１３０は、インピーダンス整合に使用され、出力インピーダンスを設定するドレイン抵抗とも呼ばれ得る。キャパシタ１３４の反対端子はグランドに接続されている。出力終端抵抗ＲＤ１３０およびキャパシタ１３４は、出力ノード１２４から見た出力インピーダンスを定める。インダクタ１２０Ａ，１２０Ｂは、出力線１２２として定義された回路部内に配置されている。

増幅部１１２のＦＥＴ１５０，１５４は寄生容量を有する。回路内に配置されたインダクタ１０８Ａ，１０８Ｂ，１２０Ａ，１２０Ｂは、増幅部に関連した寄生容量を相殺または無効にするために選択されている。

増幅部１１２Ａおよびインダクタ１０８Ａ，１０８Ｂ，１２０Ａ，１２０Ｂの配置は、Ｎを任意の整数として、１以上の追加的な増幅部１１２Ｂおよびインダクタ１０８Ｃ，１０８Ｎ，１２０Ｃ，１２０Ｎにより繰り返される。出力ノード１２４はインダクタ１２０Ｎに接続されている。インダクタ１７０は、出力ノード１２４にさらに接続されるとともに、供給電圧ＶＤ１６６に接続されている。供給電圧１６６は、バイアスのための直流供給電圧を回路に供給する。

また、この分散型増幅器の一部は、入力インピーダンス整合を与えるためにグランドに直列接続された入力終端抵抗１４０およびキャパシタ１４４である。供給電圧ＶＧ１５０は、入力終端抵抗１４０とキャパシタ１４４との間のノードに供給される。

２つの増幅部１１２Ａ，１１２Ｂが図示されているが、ゲインを増大させたり他の回路特性を定めたりするために、任意の個数の増幅部が実装されてもよいと考えられる。

動作中には、入力信号が入力ノード１０４に与えられ、次に入力信号を増幅する第１増幅部１１２Ａに与えられ、増幅された信号が出力線１２２へと与えられる。この処理は、増幅された出力信号が出力ノード１２４に与えられるように、１以上の追加的な増幅部１１２において繰り返される。入力インピーダンスは、少なくとも部分的には、入力終端抵抗ＲＧ１４０およびキャパシタ１４４により設定される。抵抗ＲＧ１４０は、入力インピーダンスを設定するために使用されるゲート抵抗とも呼ばれ得る。出力インピーダンスは、少なくとも部分的には、出力終端抵抗１３０およびキャパシタ１３４により設定される。インダクタ１０８Ａ，１０８Ｂ，１２０Ａ，１２０Ｂは、増幅部の寄生容量を相殺する。

図２は、差動モード構成における典型的な従来技術の分散型増幅器の回路配置例を示す。図１との比較において、類似する要素には類似する参照符号が付されている。しかしながら、差動構成であるため、その配置は、反転した構成要素の集まりである。この分野において理解されるように、差動構成は、２つの入力１０４－Ｐ，１０４－Ｎを含む。入力１０４－Ｐ，１０４－Ｎは、位相が互いに１８０度ずれた差動信号を受ける。対象の信号は、入力１０４－Ｐ，１０４－Ｎに与えられる差動信号間の差である。－Ｐおよび－Ｎとの表記は、差動構成を形成するために一般に反転された、分離されるが類似する２つの要素配置を反映している。同様に、インダクタ１０８も、参照符号とともに－Ｐおよび－Ｎの表記により分離されている。一般に類似するが複製された差動構成の性質のため、図２の説明では、図１とは異なる図２の部分のみが説明される。

図２は、図示されるように入力線１１０－Ｐ，１１０－Ｎおよび出力線１２２－Ｐ，１２２－Ｎに接続された差動増幅部２０８Ａ，２０８Ｂを含む。差動増幅部２０８の各々は、いくつかの構成要素を含む。図１のように、インダクタ１０８Ａ－Ｐとインダクタ１０８Ｂ－Ｐとの間に接続されているのはＦＥＴ２２４Ａのゲート端子である。ＦＥＴ２２４Ａのドレイン端子は、ＦＥＴ２２８Ａのソース端子に接続されている。この構成は、ＦＥＴ２２８Ａ，２２４Ｂのゲート端子が接続され、かつ、ＦＥＴ２２４Ａ，２２４Ｂのソース端子が接続されるように、ＦＥＴ２２４Ｂ，２２８Ｂに関しても図示のように反転されている。これは、ＦＥＴ２２４にとっての共通ソース構成と呼ばれ、ＦＥＴ２２８にとっての共通ゲート構成と呼ばれる。ＦＥＴ２２８Ａ，２２８Ｂのドレイン端子は、出力線１２２－Ｐ，１２２－Ｎに接続されている。キャパシタ２３２は、グランドとＦＥＴ２２８Ａ，２２８Ｂのゲート端子との間に接続されている。電流源２２０は、グランドとＦＥＴ２２４Ａ，２２４Ｂのソース端子との間に接続されている。電流源２２０とＦＥＴ２２４のソース端子との間のノードは、差動信号が与えられた場合に仮想グランドとなる。１以上の追加的な差動増幅部２０８Ｂも同様に構成されている。

動作中には、差動信号が入力１０４－Ｐ，１０４－Ｎに与えられ、その後、差動増幅部２０８Ａ，・・・，２０８Ｂに与えられ、その間に、増幅された入力信号が出力１２４－Ｐ，１２４－Ｎに与えられる。図１と同様に、供給電圧ＶＤ１６６－Ｐは、インダクタ１７０－Ｐを通じて、増幅器の正極側のためのバイアスを供給する。電圧ＶＤ１６６－Ｎおよびインダクタ１７０－Ｎは、増幅器の負極側のためのバイアスを供給する。差動増幅構成においては、電圧ＶＤ１６６－Ｐ，１６６－Ｎは、等しい値を有しているか、同じ直流電圧源に接続できるかのいずれかである。また、インダクタ１７０－Ｐ，１７０－Ｎは、この実施の形態では同一であるが、他の実施の形態では異なる値であってもよい。電圧源ＶＧ１５０は、差動増幅器の両極側のためのゲートバイアスを供給するために、抵抗１４０－Ｐと抵抗１４０－Ｎとの間のノードに供給される。

図１および図２に示されるような従来技術の設計は特定の用途に適するが、改良は最先端を益するであろう。本明細書の開示は、以下に説明するような増幅器への改良である。

概要
従来技術の欠点を克服し、追加的な利益を提供するために、１以上の入力信号を受けるように構成された１以上の入力を備える増幅部が開示されている。入力に接続されているのは、反転したトランジスタと電流源とを有するプリドライバである。プリドライバは、１以上の入力信号を受け、１以上の入力信号を増幅して１以上の前置増幅信号を生成するように構成されている。また、１以上の抵抗および１以上のキャパシタを有する分圧器ネットワークが設けられている。分圧器ネットワークは、１以上の前置増幅信号を受け、１以上の前置増幅信号の直流バイアス電圧を低減し、それと同時に、動作帯域全般にわたって平坦なゲイン応答を達成し、それにより１以上の増幅器入力信号を生成するようにが構成されている。

さらに設けられているのは、１以上の増幅器入力信号を受けて増幅し、１以上の増幅信号を生成するように構成された、カスコード構成トランジスタを有する増幅器である。中間段は、中間段が１以上のインダクタにより構成されているように、プリドライバを増幅器に接続する。

ある実施の形態において、中間段は、１以上のキャパシタをさらに含む。分圧器ネットワークは、１以上の抵抗に並列な１以上のキャパシタを含み得る。ある構成において、カスコード構成の２つのトランジスを有する増幅器は、第１トランジスタ対と第２トランジスタ対とがドレイン－ソース接続されるように、ソース端子同士が接続された第１トランジスタ対と、ゲート端子同士が接続された第２トランジスタ対とを備える。

さらに開示されているのは、１以上の入力信号を受けるように構成された１以上の入力と、１以上の入力信号を受け、１以上の入力信号を増幅して１以上の前置増幅信号を生成するように構成されたプリドライバとを備える増幅器である。分圧器ネットワークは、この実施の形態の一部であり、１以上の前置増幅信号を受け、１以上の前置増幅信号の直流バイアス電圧を低減して１以上の増幅器入力を生成するように構成されている。増幅器は、１以上の増幅器入力を受けて増幅し、１以上の増幅信号を生成するように構成されている。

ある実施の形態において、プリドライバは、ソース接続された電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を備える。分圧器ネットワークは、少なくとも１つのキャパシタと、少なくとも１つの抵抗とを含み得る。ある実施の形態において、分圧器ネットワークは、キャパシタに並列な２つの抵抗を備える。増幅器は、差動信号を増幅するように構成されていると考えられる。ある構成において、増幅器の電流源はカレントミラーとして動作し、１以上の増幅器入力が１以上のＦＥＴのゲート端子に与えられてもよい。本明細書で説明されるように、増幅器は、ゲート端子同士が接続された電界効果トランジスタの第１対を含み、増幅器は、ソース端子同士が接続された電界効果トランジスタの第２対を含む。この実施の形態は、プリドライバを増幅器に接続する少なくとも１つの中間段をさらに備え得る。中間段は、カットオフ周波数を上昇させるように構成されたキャパシタをさらに備え得る。

さらに開示されているのは、増幅される信号を受けるステップと、前置増幅信号を生成するためにプリドライバを用いて信号増幅を実行するステップと、前置増幅信号を分圧器ネットワークに与えるステップとを含む、電気信号を増幅するための方法である。この方法は、そのときに、電圧調整信号を生成するために分圧器ネットワークを用いて前置増幅信号の電圧を調整し、電圧調整信号を増幅器に与えるステップを含む。この方法は、その後、増幅器を用いて電圧調整信号を増幅して増幅信号を生成し、増幅信号を出力するステップを含む。

ある実施の形態において、信号は差動信号を含む。増幅器は、ソース接続されたトランジスタ対を備え得る。分圧器ネットワークは、ソース接続されたトランジスタのゲート端子と、２以上の抵抗とに直接接続されたキャパシタを備え得る。２以上の抵抗のうちの１つは、ソース接続されたトランジスタのソース端子に接続されている。増幅器は、ゲート接続されたトランジスタ対をさらに備え得る。ある構成において、前置増幅信号の電圧を調整するステップは、低周波数から高周波数まで平坦なゲイン応答を達成するために増幅器に与えられる直流バイアス電圧を低減するステップを含む。

図面中の構成要素は必ずしも正確な縮尺ではなく、それに代えて、本発明の原理を説明することに重点が置かれている。図面では、種々の図の全体にわたって、同様の参照符号は対応する構成部分を示している。

図面の簡単な説明

典型的な従来技術の分散型増幅器の回路例を示す図である。 差動モード構成における典型的な従来技術の分散型増幅器の回路配置例を示す図である。 図２の分散型増幅器に用いられるであろう改良された増幅部を示す図である。 図３Ａの増幅部のブロック図である。 ２以上の構成部を有する差動モード構成に組み込まれた図３Ａの増幅部を示す図である。 追加的なキャパシタを含む増幅部の実施の形態の例を示す図である。 シングルエンド構成における従来技術の電圧制御型減衰器（ＶＣＡ）５００の例を示す図である。 差動信号構成における従来技術の電圧制御型減衰器の例を示す図である。 複数のＦＥＴを有する差動信号構成における電圧制御型減衰器を示す図である。 分散型電圧制御型減衰器のブロック図である。 本明細書に開示された革新の使用環境例を示すブロック図である。

発明の説明
図１および図２にて特定されたような分散型増幅器が広く用いられている一方で、従来技術に対する改良が可能である。従来技術に対する改良の一分野は、所定の増幅器サイズに対して大幅に高いゲインであり、これは所定の増幅レベル（ゲイン）に対する小型化にも関連する。したがって、このシステムは、同等以上のゲインレベルを維持しつつ、そしてまた帯域を維持または増大しつつ、分散型増幅器のサイズを削減することによって、従来技術を改良する。それに加えて、このシステムは、小型の省エネルギー設計において高ゲイン高帯域（１００ｋＨｚから５０ＧＨｚ）の増幅器を提供する。従来技術と比べて、大型ＦＥＴに頼ったり、または帯域を減少させたりすることなく、高ゲインを達成でき、または、所定のＦＥＴサイズに対して最大ゲインが拡大される。

図３Ａは、図２の分散型増幅器に用いられるであろう改良された増幅部を示す。複雑さを低減し、分散型増幅器の革新部分に焦点を当てるため、１つの増幅部のみが示されているが、分散型増幅部には使用中の複数の増幅部が設けられていてもよい。図１および図２との比較において、類似する要素には同一の参照符号が付されており、それらの要素に関する説明は繰り返さない。

プリドライバ部
この実施の形態において、増幅部３０４は、入力端子３０８Ａ，３０８Ｂを有する。入力端子３０８Ａが図２の入力線１１０－Ｐに接続されている一方で、入力端子３０８Ｂは入力線１１０－Ｎに接続されている。これらの接続は増幅部３０４に差動信号を与える。入力端子は、プリドライバ部３１０に図示されるように接続されている。プリドライバ部は、インダクタ３４０，３４４、キャパシタ／抵抗３３４および終端抵抗３４８とともに、トランジスタ３２４と、電流源３３０とにより構成されている。この実施の形態において、プリドライバ部３１０は、ソース接続されたＦＥＴ３２４Ａ，３２４Ｂを含む。ＦＥＴ３２４Ａのゲートが入力端子３０８Ａに接続されている一方で、ＦＥＴ３２４Ｂのゲートは入力端子３０８Ｂに接続されている。各ＦＥＴ３２４Ａ，３２４Ｂのソース端子は、互いに接続されるとともに電流源３３０に接続され、電流源３３０はグランドにも接続されている。プリドライバ３１０は、増幅部３０４の追加的増幅器による増幅に先立って差動入力信号を増幅する第１増幅段としての役割を果たす。

各プリドライバＦＥＴ３２４は、図示されるように、インダクタ３４０Ａ、３４０Ｂに接続されるドレイン端子を有する。インダクタ３４０Ａ，３４０Ｂの反対端子は分圧器ネットワーク３３４Ａ，３３４Ｂに接続される一方、インダクタ３４４Ａ，３４４Ｂは抵抗３４８Ａ，３４８Ｂに直列接続されている。インダクタ３４０Ａ，３４０Ｂは、ＦＥＴの寄生容量を相殺または無効化するために働く。抵抗３４８Ａ，３４８Ｂの反対端子は、プリドライバ電圧供給ノード３２０に接続されている。この実施の形態において、インダクタ３４４Ａ、ノード３４２およびインダクタ３４０Ａは、伝送線路のように見える、または振る舞う。抵抗３４８Ａは、終端抵抗であり、ノード３４２からは伝送線路は５０オーム終端のように見える。ノード３４２は、グランドへのキャパシタのように見え得る。この実施の形態において、分圧器ネットワーク３３４Ａ，３３４Ｂは、ＦＥＴ２２４Ａ，２２４Ｂのゲート端子に直接接続されたキャパシタと、一方がＦＥＴ２２４Ａ，２２４Ｂの共通ソース端子に接続された２つの抵抗とを備える。分圧器ネットワークは、ＦＥＴ２２４Ａ，２２４Ｂのゲート端子に供給される直流バイアス電圧を低減し、低周波数から高周波数まで（たとえば１００ｋＨｚ～５０ＧＨｚであるが、これに限定されるものではない）平坦なゲイン応答を達成する。

プリドライバ部３１０および他の関連回路を分散型増幅器に追加することによって、増幅部内部のＦＥＴのサイズを増大させなくても各増幅部３０４のゲインが増大するため、ＦＥＴの大型化に伴う帯域減少が避けられる。さらに、同じ帯域を維持し、かつ、チップサイズの増大をほとんどなくしつつ、大幅に高いゲインを達成するために、２以上のプリドライバ部が追加されてもよい。これらが従来技術に対する改良点である。

図３Ａのこの実施の形態では、単一のプリドライバ３１０と、デバイス２２４，２２８により構成された増幅段とが示されているが、追加段２２４，２２８が増幅部３０４の内部に設けられていてもよいと考えられる。同様に、図３Ｃに示されるように、１以上の増幅部３０４が組み合わせられてもよい。

動作中には、差動入力信号が入力端子３０８Ａ，３０８Ｂに与えられ、プリドライバ段３１０によって増幅される。分圧器ネットワーク３３４Ａ，３３４Ｂのキャパシタとインダクタ３４４，３４０との間のノードは、グランドに接続されたキャパシタであるように見える。ある実施の形態において、抵抗３４８Ａ，３４８Ｂは５０Ωの値を有する。インダクタ３４０，３４４は、スパイラルインダクタデザインにより実現されるが、伝送線路として振る舞うように一般化することもできる。この構成の差動特性のため、回路動作は対称的である。Ｖｄｄｐに接続された抵抗３４８が設けられ、第１段（プリドライバ３１０）からの広ゲインを成立させるために選択される。この抵抗が設けられていない場合、周波数応答は理想的にならないであろう。抵抗３４８もまた、カスコードトランジスタ２２４，２２８への周波数に対して均一な電圧を与えるため、動作中には終端抵抗のように働く。増幅段出力３１２Ａ，３１２Ｂが図３Ａの上部に示されている。デバイス２２４，２２８により形成された増幅器は第２段と呼ばれ得る。

ある動作モードにおいて、プリドライバトランジスタは、非常に低い周波数から非常に高い周波数まで一定のインピーダンスを駆動するかのように見える。これらの周波数は、１００ｋＨｚから５０ＧＨｚまでにわたり得る。低周波数動作において、抵抗３４８は、低周波数レンジすなわちカットオフのような動作を制御し、インダクタ、キャパシタおよびＦＥＴのサイズは、高周波数レンジすなわちカットオフを制御する。

入力信号が端子３０８に与えられた場合、ＦＥＴ３２４のゲート端子は、ＦＥＴ３２４Ａ，３２４Ｂの両方が同時に駆動されるように活性化される。これらのＦＥＴ３２４は、導通モードに入り、ドレイン端子とソース端子との間においてプリドライバＦＥＴに電流を流れさせる。このノードは、ＦＥＴ３２４Ａ、３２４Ｂのソース端子に共通接続されており、電流源は仮想グランドのように見える。電流源３３０は、トランジスタにバイアスを加え、直流電流がトランジスタ３２４Ａ、３２４Ｂに流れるようにする。入力端子３０８Ａ，３０８Ｂに与えられる交流入力は、ＦＥＴ３２４Ａ，３２４Ｂを通る電流を生成し、それが抵抗３４８およびインダクタ３４４，３４０に電流を流れさせる。Ｖｄｄｐノード３２０から電流源３３０への電流は、インダクタ３４０，３４４の間の電圧を確立し、この電圧は、分圧器３３４、およびＦＥＴ２２４のゲート端子への入力でもある。これがプリドライバ３１０により実行される信号増幅の第１レベルであると考えられる。

分圧器ネットワーク
図３Ａにさらに示されているのが分圧器３３４Ａ，３３４Ｂである。これは、図示されるように接続された、キャパシタと２つの抵抗とを含む。この分圧器ネットワーク３３４Ａ，３３４Ｂは、カスコードトランジスタ２２４，２２８のゲートに与えられる入力電圧を分圧または低下させる。特定の実施の形態において、ノード３４２の直流電圧は、ＦＥＴ２２４のゲートとの直接接続には高すぎる。高周波部品にとって、ＦＥＴは、グランドへのキャパシタのように見えるだろう。このキャパシタと、ＦＥＴ２２４のゲート端子に直列なキャパシタとは、直列接続されたキャパシタの振る舞いのため、分圧器のように働く。キャパシタは高周波信号を通過させる。それに加えて、低周波数において、キャパシタは開回路のように見える。したがって、低周波数は抵抗を通過する。抵抗は、高周波数にとって開回路のように見える。抵抗比と、キャパシタ対ＦＥＴゲート容量比が同じように設計された場合、このネットワークは、１００ｋＨｚのような低周波数範囲から５０ＧＨｚまで概して平坦な周波数応答を与える。これは、光学用途および差動対増幅環境において新規な追加である。

図３Ｂは、図３Ａに示された増幅部のブロック図を示す。これは考えられる構成の一例に過ぎず、本技術分野の当業者は、以下の特許請求の範囲の要旨を逸脱することなく、図３Ａおよび図３Ｂの構成から異なる実施の形態を得ることができるであろう。図示されるように、入力３５０Ａ，３５０Ｂは、プリドライバ３５４に差動入力信号を与える。プリドライバ３５４は、電流源３５８と連携して入力信号を増幅する。プリドライバ３５４は、増幅部３７２の追加的増幅器による増幅に先立って差動入力信号を増幅する第１増幅段としての役割を果たす。

電圧供給ノードＶ_ＤＤＰ３６２は、図示されるように最上段に設けられている。プリドライバ３５４は、図示されるように、中間段３６８Ａ，３６８Ｂを通じて電圧供給ノード３６２に接続されている。中間段３６８Ａ，３６８Ｂは、プリドライバ段３１０と増幅器２２４Ａ，２２４Ｂの第２段とを接続する機能を果たす。中間段３６８Ａ，３６８Ｂは、段間のインピーダンス整合を向上させる伝送線路のように見える。この実施の形態において、中間段３６８Ａ，３６８Ｂの一部である抵抗は、中間段により形成された伝送線路を終端するための終端抵抗である。

分圧器３６４Ａ，３６４Ｂは、電圧供給ノード３６２とプリドライバ３５４との間の経路に接続されている。分圧器３６４Ａ，３６４Ｂへの当該接続は、分圧器および増幅器３７２への入力としての役割を果たす。分圧器３６４Ａ，３６４Ｂは、受動的または能動的な、いかなる単一または複数の要素であってもよく、増幅器３７２への入力として与えられる電圧を調整するように構成されている。ある実施の形態において、分圧器は、図３Ａに示されるようなＲＣネットワークとして構成されている。ある実施の形態において、分圧器３６４Ａ，３６４Ｂの動作は周波数に依存する。

増幅器３７２は、分圧器３６４Ａ，３６４Ｂからの出力を受け、受けた信号に増幅処理を実行する。任意の型式または構成の増幅器を用いることができるが、増幅を複数段、設けてもよいと考えられる。増幅器および回路の他の部分は、シングルエンド構成であってもよいし差動信号構成であってもよい。電流源３７６は、増幅器３７２に図示されるように接続されている。増幅器３７２は、増幅された出力信号を与えるように構成された出力３８０Ａ，３８０Ｂを有する。

図３Ｃは、２以上の構成部を有する差動モード構成に組み込まれた図３Ａの増幅部を示す。ある構成においては２～１０の構成部が設けられる。ある実施の形態では、２～１０の増幅部が設けられる。この実施の形態において、増幅部３９０Ａ，３９０Ｂは、図３Ａまたは図４の増幅部である。これは、ある環境例における増幅部を表す。これは増幅部のとして考えられる環境の一例に過ぎない。

図４は、追加的なキャパシタを有する増幅部の実施の形態の例である。複雑さを低減し、分散型増幅器の革新部分に焦点を当てるため、１つの増幅部のみが示されているが、分散型増幅部において使用中の複数の増幅部が設けられていてもよい。図１、図２および図３との比較において、類似する構成部品には同一の参照符号が付されており、これらの要素に関する説明は繰り返さない。この例示的な実施の形態において、キャパシタ４０４Ａ，４０４Ｂはインダクタ３４０，３４４に並列接続され、インダクタ３４０，３４４は、（インダクタ３４４とインダクタ３４０との間に矢印で示すように）それらの間の相互インダクタンスを与えるような態様で実装されている。キャパシタおよび相互インダクタンスを追加することにより、これらの要素（４０４，３４０，３４４）は、この要素構成を欠く回路と比べて拡大した帯域を与える「Ｒ定数」または「Ｔコイル」ネットワークを形成する。キャパシタ４０４Ａ，４０４Ｂはカットオフ周波数を上昇させる。この実装は、インダクタ３４０，３４４により占有される面積を削減するためにも有用である。

電圧制御型減衰器
本明細書にさらに開示されているのは改良された電圧制御型減衰器（ＶＣＡ：Voltage-Controlled Attenuator）である。図５および図６は、従来技術のＶＣＡ５００の実施の形態の例を示す。図５に示されるように、ＶＣＡ５００は、入力端子５０４を含むシングルエンド信号とともに使用するために構成され、入力端子５０４は入力抵抗５０８に接続されている。入力抵抗５０８の反対端子は、出力抵抗５１２に接続されている。出力抵抗５１２の反対側には出力端子５１６がある。ＦＥＴ５２０は、図示されるように、２つの抵抗５０８，５１２とグランドノード５２８との間に接続されている。制御信号ノード５３０は、制御信号Ｖｇａｉｎを受け、ＦＥＴ５２０のゲート端子に直列接続された抵抗５２４に接続されている。

図６は、図５と概して類似しているが、差動信号とともに使用するためのＶＣＡ５００の差動構成である。図５との比較において、同一の要素には同一の参照符号が付されている。図６では、差動入力信号が入力端子５０４，６０４に与えられ、差動出力信号が出力端子５１６，６１６に与えられる。直列接続された抵抗６０８，６１２は、出力端子６１６から入力端子６０４を分離し、ＦＥＴ５２０の抵抗がＶｇａｉｎ制御電圧とともに変化するとき、比較的制御された入力および出力インピーダンスを与えるために用いられる。

動作中には、ＶＣＡは、入力端子に与えられる信号を減衰させる役割を果たす。制御信号（Ｖｇａｉｎ）は、典型的には電圧であり、オフ状態（非導通状態）から導通モードへとＦＥＴを制御するためにＦＥＴ５２０のゲートに与えられる。導通モードにおいて、ＦＥＴ５２０は、ＦＥＴを通過する入力信号の一部分を降下させる可変抵抗（制御要素）のように見え、その結果、出力端子に与えられる信号の電圧を減衰させる。ＦＥＴ５２０がオフである場合、それは開回路のように見えるため、全入力信号を出力信号として出力端子へと通過させる。制御電圧がＦＥＴ５２０のゲート端子に印加されるに従い、ＦＥＴは、可変抵抗として働き、ＦＥＴを通過する入力信号の一部分を分流する。これは入力信号を減衰するため、ＶＣＡ５００の出力端子へと通過する信号強度を低減する。抵抗６０８，６１２は、ＦＥＴ５２０の抵抗がＶｇａｉｎ制御電圧とともに変化するとき、比較的制御された入力および出力インピーダンスを与えるために用いられる。

たとえば、ダウンストリーム増幅器が２０ｄＢのゲインを有し得るが、顧客はゲインの１０ｄＢしか必要としていない、または求めていないこともあり得る。異なる温度、異なる入力レベルもしくは他のパラメータのような異なる用途または条件のために、増幅器／ＶＣＡの顧客またはユーザが増幅器ゲインを制御することを望む場合がある。増幅器への入力信号を低減するために、ＶＣＡは、ダウンストリーム増幅器への入力信号の強度を低減するために用いることができる。この制御信号は、それが増幅器への入力信号の強度を制御することによりダウンストリーム増幅器のゲインを制御する電圧制御信号であることから、Ｖｇａｉｎとも呼ばれ得る。

ＶＣＡは、幅広い環境および種々の回路において使用されている一般的な要素である。ＶＣＡは、図１～図４にて前述した分散型増幅器に接続して使用されてもよい。図１～図４の増幅器に接続された場合、図５のシングルエンドＶＣＡは、ＶＣＡの入力端子５０４が増幅される信号を受け、かつ、ＶＣＡの出力端子５１６が図１のシングルエンド増幅器の入力端子１０４に接続されるように、図１のシングルエンド増幅器に接続されるであろう。同様に、差動信号構成では、図２のＶＣＡ５００は、ＶＣＡの入力端子５０４，６０４が増幅される信号を受け、同時にＶＣＡの出力端子５１６，６１６が図２の差動増幅器の入力端子１０４－Ｐ，１０４－Ｎに接続されるように、図２の差動増幅器に接続されるであろう。分散型増幅器およびＶＣＡは、いずれも同一の集積回路／パッケージアセンブリ内に構成されていてもよい。

従来技術のＶＣＡは、いくつかの欠点を有する。その欠点の１つは、ダイナミックレンジに影響する減衰レンジが単一ＦＥＴのサイズによって制限される点である。それに加えて、単一ＦＥＴの使用は、ＦＥＴが非線形動作を強いられることにより、ＶＣＡのダイナミックレンジおよび線形性を制限する。以下に開示される革新は従来技術の欠点を克服する。

図７は、複数のＦＥＴを有する差動信号構成におけるＶＣＡを示す。図６との比較において、類似する要素には同一の参照符号が付されている。図７において、単一ＦＥＴ５２０は、図示されるようにドレイン－ソース接続された直列の２以上のＦＥＴ７０４により置き換えられている。４つのＦＥＴ７０４Ａ，７０４Ｂ，７０４Ｃ，７０４Ｄが図示されているが、２以上の任意の個数のＦＥＴが図示されるように接続されていてもよいと考えられる。抵抗７０８Ａ，７０８Ｂ，７０８Ｃ，７０８Ｄは、各々に対応するＦＥＴのゲートに接続されている。各抵抗７０８の反対端子は、制御信号Ｖｇａｉｎを受ける共通入力端子７１２に接続されている。

図示されるようにＦＥＴ７０４を積み重ねることで、ＦＥＴにかかる電圧振幅（差動信号構成）は、２以上のＦＥＴ７０４に分配されている。一例として、ＶＣＡが１つのＦＥＴ５２０により構成されている場合、すべての電圧振幅が単一ＦＥＴのドレイン－ソース端子にかかるだろう（図６参照）。この電圧振幅は、ＦＥＴの線形動作領域を超過し、非線形領域での動作をもたらす。そのようなことは求められておらず、非線形性に起因する信号劣化を引き起こすだろう。

図７に開示されているように、２以上のＦＥＴ７０８の積み重ねは、電圧振幅を２以上のＦＥＴ７０８の各々に分配または分割する。たとえば、従来技術では振幅（ピーク・トゥ・ピーク）が１Ｖであると仮定すると、１ＶのすべてがＦＥＴ５２０にかかるであろう。しかしながら、図７の構成においては、１Ｖの振幅が４つのＦＥＴ７０４Ａ，７０４Ｂ，７０４Ｃ，７０４Ｄに分配されるため、各ＦＥＴには１／４Ｖの振幅しかかからない。多くの実施の形態において、電圧振幅は１Ｖよりも大きい。この構成は、非線形領域におけるＦＥＴの動作を防止し、それにより回路性能を向上させる。ＦＥＴ７０４が線形領域において動作している状態では、ＦＥＴ７０４は、線形応答を示す可変抵抗として働く。ＦＥＴ７０４、抵抗７０８および制御信号（Ｖｇａｉｎ）入力端子７１２は、全体として可変抵抗モジュール７５０と呼ばれる。

抵抗Ｒｂａｉｓ７０８は、一般に大きな抵抗であり、限定されるものではないが、たとえば１０００Ωである。それは、ＦＥＴ７０４から制御信号Ｖｇａｉｎを隔離し、制御信号Ｖｇａｉｎ（または他の信号源）内のすべての高周波要素（非直流要素）がＦＥＴのゲート端子に到達することを防止または禁止する。実際には、この大きな抵抗値は、ＦＥＴの寄生ゲート－ドレインおよびゲート－ソース容量から、ＦＥＴドレインおよびソース端子の容量性負荷を減少させる。

図８は、分散型ＶＣＡのブロック図を示す。図６および図７との比較において、類似する要素には同一の参照符号が付されている。これは考えられる実施の形態の１つに過ぎず、本技術分野の当業者は、本革新の要旨から逸脱することなく、異なる構成に到達し得ると考えられる。この実施の形態においては、入力端子５０４，６０４の間に図示されるように接続された複数の可変抵抗モジュール８５０が存在する。各可変抵抗モジュール８５０は、図７の抵抗モジュール７５０に示されるようにおおよそ構成されており、その動作もおおよそ類似している。可変抵抗モジュール７５０の構成に加えて、可変抵抗モジュール８５０の各々は、ＦＥＴの各々または１以上に関してドレイン－ソース接続された抵抗８２０Ａ，８２０Ｂ，８２０Ｃ，８２０Ｄをさらに含む。抵抗８２０は、トランジスタがオフである場合に各ＦＥＴ７０４のドレインおよびソース端子を同じ電圧（直流）に維持することによって、線形性を増大または維持する。しかしながら、抵抗８２０がない場合、特にＦＥＴがオフされているときには、ＦＥＴのドレイン端子およびソース端子の直流電圧が同じにならない可能性がある。典型的には、限定されるものではないが１０００Ωのような大きな値を有する抵抗８２０は、各ＦＥＴ７０４にかかる交流電圧振幅に不必要に影響しないだろう。抵抗８２０は、図５、図６および図７の実施の形態において使用されてもよい。

図８の実施の形態は、インダクタ８０４，８０８，８１２，８１６が追加されている点においても図７の実施の形態と異なる。ＦＥＴ７０４は、オフである場合、開回路のように見え、寄生容量を依然有する。これが、ＦＥＴに与えられる制御信号Ｖｇａｉｎに基づき異なる入力および出力インピーダンス、すなわち、異なるゲインレベルおよび異なる入力信号周波数において異なるインピーダンスという結果をもたらす。しかしながら、目的は線形的なゲイン制御である。インダクタ８０４，８０８，８１２，８１６は、限定されるものではないが、たとえば５０Ωである一般に一定のインピーダンスを維持するために、ＦＥＴ７０４により導入された容量を相殺または無効にし、それにより、広帯域にわたって均一な減衰（または増幅器に追加された場合にはゲイン）を成立させる。インダクタ８０４，８０８，８１２，８１６は、伝送線路であって従前のインダクタではない集積回路上に、小型のトレースにより作成または形成されており、選択された長さおよび幅を有する。他の実施の形態では、従前のインダクタを含む任意のタイプの要素を使用してもよい。

多くの使用環境が分散型増幅器およびＶＣＡを利用する。分散型増幅器は、２点間で高速でデータを送信する光送信機において広く含まれている。多数の他の使用環境は、分散型増幅器およびゲイン制御要素に依存する。光通信システムの基礎となるのは、光変調器への変調信号、または、レーザダイオードへの直接的な変調信号を増幅するドライバ増幅器である。図９は、使用環境例すなわち光信号送信機のブロック図を示す。これは考えられる使用環境の１つに過ぎず、他の使用環境も可能と考えられる。

図９に示されるように、データ源９０４は、後に光ファイバ９０８を介して送信されるデータを供給する。ドライバのバイアスを達成するため、電圧供給源９１２がシステムに電力を供給するように設けられている。電圧供給源９１２は、ハードワイヤによる供給電力、電源装置、バッテリまたは他の電源を含む、任意の供給源であってもよい。電圧供給源９１２は、バイアス回路９１６にバイアス電圧を供給し、それがドライバ増幅器９２０にバイアス電圧を供給することになる。ドライバ増幅器９２０はまた、送信されるデータを光学フォーマットでデータ源９０４から受ける。ドライバ増幅器９２０は、光変調器またはレーザダイオード９２４を駆動するのに適したレベルまでデータを増幅および変調するように構成された１以上の増幅器を含む。ドライバからの信号に応答して、光変調器またはレーザダイオード９２４は、データセンタ内のもう一方の装置のような離れた位置または長距離通信用途の離れた位置への送信のために、光ファイバケーブル９０８に与えられる光信号９２８を生成する。図９の構成例では、破線９４０の内部の要素が１以上の集積回路上に配置されている。

この発明の他のシステム、方法、特徴および利点は、以下の図面および詳細な説明を検討することで、本技術分野の当業者にとって明らかである、または明らかになるであろう。すべてのそのような追加的なシステム、方法、特徴および利点が、この明細書に含まれ、この発明の要旨に含まれ、添付の特許請求の範囲により保護されることが意図されている。

この発明の様々な実施の形態が記載されているが、本技術分野の当業者にとって、この発明の要旨の範囲内である、より多くの実施の形態および実施例が可能であることは明らかであろう。それに加えて、本明細書に記載された様々な特徴、要素および実施の形態は、任意の組合せまたは配置において請求または組み合わせることができる。

Claims (14)

1. 増幅部であって、
   １以上の入力信号を受けるように構成された１以上の入力と、
   ソース端子同士が接続されるように配置された複数のトランジスタ、および、前記ソース端子に接続された電流源を有し、前記１以上の入力信号を受け、前記１以上の入力信号を増幅して１以上の前置増幅信号を生成するプリドライバと、
   カスコード構成トランジスタを有する増幅器と、
   分圧器ネットワークであって、前記分圧器ネットワークは前記カスコード構成トランジスタのうちの１つのトランジスタのゲート端子およびソース端子に接続されるように複数の抵抗および少なくとも１つのキャパシタを有し、前記分圧器ネットワークは前記１以上の前置増幅信号を受け、前記１以上の前置増幅信号の直流バイアス電圧を低下させつつ、前記複数の抵抗の間の抵抗比と、前記抵抗比に同じように設計される、前記少なくとも１つのキャパシタと前記カスコード構成トランジスタのうちの１つのトランジスタのゲート端子との間の容量比とにより動作周波数帯域にわたって平坦なゲイン応答を設定し、それにより１以上の増幅器入力信号を生成するように構成された、分圧器ネットワークとを備え、
   前記カスコード構成トランジスタは、前記１以上の増幅器入力信号を受けて増幅し、１以上の増幅信号を生成するように構成され、
   前記増幅部は、前記プリドライバを前記分圧器ネットワークを介して前記増幅器に接続し、１以上のインダクタおよび１以上のキャパシタを含んで構成された中間段をさらに備える、増幅部。
2. 前記増幅器は、
   カスコード構成の２つのトランジスタを有し、
   互いに接続されたソース端子を有する第１トランジスタ対と、
   互いに接続されたゲート端子を有する第２トランジスタ対とを備え、前記第１トランジスタ対と第２トランジスタ対とがドレイン－ソース接続される、請求項１に記載の増幅部。
3. 増幅器であって、
   １以上の入力信号を受けるように構成された１以上の入力と、
   前記１以上の入力信号を受け、前記１以上の入力信号を増幅して１以上の前置増幅信号を生成するプリドライバと、
   カスコード構成トランジスタを有する増幅段と、
   分圧器ネットワークであって、前記分圧器ネットワークは前記カスコード構成トランジスタのうちの１つのトランジスタのゲート端子およびソース端子に接続されるように複数の抵抗および少なくとも１つのキャパシタを有し、前記分圧器ネットワークは前記複数の抵抗の間の抵抗比と、前記少なくとも１つのキャパシタと前記カスコード構成トランジスタのうちの１つのトランジスタのゲート端子との間の容量比とが同じように設計され、前記１以上の前置増幅信号を受け、前記１以上の前置増幅信号の直流バイアス電圧を低下させて１以上の増幅器入力を生成するように構成された、分圧器ネットワークとを備え、
   前記カスコード構成トランジスタは、前記１以上の増幅器入力を受けて増幅し、１以上の増幅信号を生成するように構成され、
   前記増幅器は、前記プリドライバを前記分圧器ネットワークを介して前記増幅段に接続し、１以上のインダクタおよび１以上のキャパシタを含んで構成された中間段をさらに備える、増幅器。
4. 前記プリドライバは、ソース接続された電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を備える、請求項３に記載の増幅器。
5. 前記分圧器ネットワークは、キャパシタと第１抵抗とが並列接続された回路と、第２抵抗と、が直列接続された回路を備える、請求項３に記載の増幅器。
6. 前記増幅器は、差動信号を増幅するように構成されている、請求項３に記載の増幅器。
7. 前記増幅器は、カレントミラーとして動作する電流源を有し、
   前記１以上の増幅器入力は、１以上のＦＥＴのゲート端子に与えられる、請求項３に記載の増幅器。
8. 前記増幅段は、互いに接続されたゲート端子を含んで構成された第１電界効果トランジスタ対を含み、
   前記増幅段は、互いに接続されたソース端子を含んで構成された第２電界効果トランジスタ対を含む、請求項３に記載の増幅器。
9. 電気信号を増幅するための方法であって、
   増幅される信号を受けるステップと、
   プリドライバを用いて前記信号の増幅を実行して、前置増幅信号を生成するステップと、
   前記前置増幅信号を分圧器ネットワークに与えるステップとを含み、
   前記分圧器ネットワークは、増幅器のカスコード構成トランジスタのうちの１つのトランジスタのゲート端子およびソース端子に接続されるように複数の抵抗および少なくとも１つのキャパシタを有し、前記複数の抵抗の間の抵抗比と、前記少なくとも１つのキャパシタと前記カスコード構成トランジスタのうちの１つのトランジスタのゲート端子との間の容量比とが同じように設計され、
   前記方法は、
   前記分圧器ネットワークを用いて前記前置増幅信号の電圧を調整して、電圧調整信号を生成するステップと、
   前記電圧調整信号を前記増幅器に与えるステップとをさらに含み、
   前記増幅器には、１以上のインダクタおよび１以上のキャパシタを含んで構成された中間段により前記プリドライバが前記分圧器ネットワークを介して接続され、
   前記方法は、
   前記増幅器を用いて前記電圧調整信号を増幅して、増幅信号を生成するステップと、
   前記増幅信号を出力するステップとをさらに含む、電気信号を増幅するための方法。
10. 前記信号は、差動信号を含む、請求項９に記載の方法。
11. 前記増幅器は、ソース接続されたトランジスタ対を備える、請求項９に記載の方法。
12. 前記少なくとも１つのキャパシタは、前記増幅器内においてソース接続されたトランジスタのゲート端子に直接接続され、
    前記複数の抵抗のうちの１つの抵抗は、前記ソース接続されたトランジスタのソース端子に接続されている、請求項１１に記載の方法。
13. 前記増幅器は、ゲート接続されたトランジスタ対をさらに備える、請求項１１に記載の方法。
14. 前記前置増幅信号の前記電圧を調整するステップは、低周波数から高周波数まで平坦なゲイン応答を達成するために前記増幅器に与えられる直流バイアス電圧を低下させるステップを含む、請求項９に記載の方法。

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