JP2013157929A - 差動増幅器、それを用いた電流ドライバ、発光装置および電子機器 - Google Patents

Abstract

【課題】回路面積、消費電流の増大を抑制しつつ、オフセットを補正する。
【解決手段】第１負荷トランジスタＭＬ１および第２負荷トランジスタＭＬ２は、第１入力トランジスタＭｉ１および第２入力トランジスタＭｉ２と接続される。テイル電流源５０４は、第１トランジスタＭ３１のゲートソース間しきい値電圧Ｖ_ＴＨに比例したテイル電流Ｉｔを生成し、差動対５０２に供給する。差動対５０２とカレントミラー負荷５０６の接続点Ｎ１、Ｎ２と接地ラインＬ_ＧＮＤの間には、第１可変抵抗Ｒｖ１、第２可変抵抗Ｒｖ２が接続される。
【選択図】図３

Description

本発明は、差動増幅器に関する。

２つの入力電圧の差を増幅するために、差動増幅器が利用される。図１は、本発明者らが検討した差動増幅器の構成を示す回路図である。差動増幅器５００ｒは、主として差動対５０２、テイル電流源５０４、カレントミラー負荷５０６を備える。差動対５０２は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の入力トランジスタＭｉ１、Ｍｉ２を含む。第１入力トランジスタＭｉ１、第２入力トランジスタＭｉ２それぞれのゲートは、入力端子Ｐｉ１、Ｐｉ２と接続される。テイル電流源５０４は、第１入力トランジスタＭｉ１、第２入力トランジスタＭｉ２のソースに接続され、差動対５０２にテイル電流Ｉｔを供給する。カレントミラー負荷５０６は、ＮチャンネルＭＯＳＦＥＴの第１負荷トランジスタＭＬ１、第２負荷トランジスタＭＬ２を含む。差動増幅器５００ｒは、第２入力トランジスタＭｉ２と第２負荷トランジスタＭＬ２の接続点である第２ノードＮ２に生ずる信号を出力する。

理想的な差動増幅器５００ｒは、第１入力端子Ｐｉ１の電圧Ｖｉ１と第２入力端子Ｐｉ２の電圧Ｖｉ２が等しいときに平衡状態となる。ところが現実の差動増幅器５００ｒでは、第１入力トランジスタＭｉ１と第２入力トランジスタＭｉ２のばらつき、第１負荷トランジスタＭＬ１と第２負荷トランジスタＭＬ２のばらつきなどによって、入力オフセットが生ずる。入力オフセットを有する差動増幅器５００ｒは、そのオフセット電圧をΔＶと書くとき、Ｖｉ１＝Ｖｉ２＋ΔＶのときに平衡状態となる。

図１の差動増幅器５００ｒは、このオフセットをキャンセルするために、リペア用電流源５１０、５１２を備える。リペア用電流源５１０は第１入力トランジスタＭｉ１と第１負荷トランジスタＭＬ１の接続点である第１ノードＮ１に、リペア用の補償電流Ｉｃ１を供給する。リペア用電流源５１２は第２ノードＮ２に、リペア用の補償電流Ｉｃ２を供給する。

リペア用電流源５１０、５１２は、複数のヒューズを含み、各ヒューズの切断の有無に応じて、補償電流Ｉｃ１、Ｉｃ２が切りかえ可能となっている。補償電流Ｉｃ１は、第１入力トランジスタＭｉ１に流れる電流Ｉ_Ｍｉ１と加算されて第１負荷トランジスタＭＬ１に供給され、補償電流Ｉｃ２は第２入力トランジスタＭｉ２に流れる電流Ｉ_Ｍｉ２に加算されて第２負荷トランジスタＭＬ２に供給される。補償電流Ｉｃ１、Ｉｃ２の値を変化させることにより、差動増幅器５００ｒの平衡点が変化し、オフセットをキャンセルできる。具体的にはオフセット電圧Δに応じて、それがゼロとなるように、各ヒューズの切断の有無が決定される。これをリペア処理という。

図２は、本発明者が検討したリペア用電流源５１０の構成を示す回路図である。リペア用電流源５１２もリペア用電流源５１０と同様に構成される。リペア用電流源５１０は、Ｎ（Ｎは２以上の整数、図ではＮ＝４）出力のカスコードカレントミラー回路５１６、Ｎ個のヒューズＦ１〜Ｆ４、Ｎ個の抵抗Ｒ２１〜Ｒ２４、Ｎ個の出力トランジスタＭ２１〜Ｍ２４、バイアス用のカレントミラー回路５１８を備える。

定電流源５１４は所定の基準電流Ｉ_ＲＥＦを生成する。カスコードカレントミラー回路５１６は、基準電流Ｉ_ＲＥＦをＮ個の出力経路にコピーする。カスコードカレントミラー回路５１６のミラー比は、Ｎ個の出力で等しくてもよいし、バイナリで重み付けされてもよい。

出力トランジスタＭ２１〜Ｍ２４は、個別にオン、オフが切りかえ可能なスイッチであり、カスコードカレントミラー回路５１６の複数の出力経路上に設けられる。ｊ番目（１≦ｊ≦Ｎ）の出力トランジスタＭ２ｊのゲートと電源端子の間には、対応する抵抗Ｒ２ｊとヒューズＦｊが直列に設けられる。カレントミラー回路５１８は、Ｎ個の出力トランジスタＭ２１〜Ｍ２４と接続されるＮ個の出力を有し、基準電流Ｉ_ＲＥＦをコピーする。

ｊ番目のヒューズＦｊに着目すると、このヒューズＦｊを切断しないとき、ヒューズＦｊ、抵抗Ｒ２ｊを経由してカレントミラー回路５１８のｊ番目の出力にバイアス電流Ｉｂｊが流れ、それにより出力トランジスタＭ２ｊのゲートが低下し、出力トランジスタＭ２ｊがオンする。ヒューズＦｊを切断すると、バイアス電流Ｉｂｊが流れず、出力トランジスタＭ２ｊはオフする。

リペア用電流源５１０によれば、ヒューズＦ１〜Ｆ４の状態の組み合わせに応じた補償電流Ｉｃ１を生成できる。ところが図２のリペア用電流源５１０は、回路規模が大きく、消費電流が大きいという問題がある。また、カレントミラー回路を構成するトランジスタ同士のペア性がとれないと、ミラー比がばらつき、補償電流もばらつくため、リペアの精度が低下するという問題がある。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、回路面積、消費電流の増大を抑制しつつ、オフセットを補正可能な差動増幅器の提供にある。

本発明のある態様は、差動増幅器に関する。差動増幅器は、そのゲートが第１入力端子と接続された第１導電型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１入力トランジスタと、そのゲートが第２入力端子と接続され、そのソースが第１入力トランジスタのソースと接続された第１導電型ＭＯＳＦＥＴである第２入力トランジスタと、第１入力トランジスタおよび第２入力トランジスタのソースと接続され、テイル電流を供給するテイル電流源と、そのゲートおよびドレインが第１入力トランジスタのドレインと接続され、そのソースが第１固定電圧ラインと接続された第２導電型ＭＯＳＦＥＴである第１負荷トランジスタと、そのゲートが第１負荷トランジスタのゲートと接続され、そのドレインが第２入力トランジスタのドレインと接続され、そのソースが第１固定電圧ラインと接続された第２導電型ＭＯＳＦＥＴである第２負荷トランジスタと、第２入力トランジスタと第２負荷トランジスタの接続点である第２ノードに生ずる信号に応じた出力信号を生成する出力段と、補償回路と、を備える。
補償回路は、（i）第１入力トランジスタと第１負荷トランジスタの接続点である第１ノードと第１固定電圧ラインの間に設けられた第１可変抵抗、（ii）第２ノードと第１固定電圧ラインの間に設けられた第２可変抵抗、（iii）第１ノードと第２固定電圧ラインの間に設けられた第３可変抵抗、（iv）第２ノードと第２固定電圧ラインの間に設けられた第４可変抵抗、の少なくともひとつを含む。テイル電流源は、そのソースが第１固定電圧ラインと接続され、そのゲートとドレインが接続された第２導電型ＭＯＳＦＥＴである第１トランジスタと、そのソースが第１トランジスタのドレインと接続され、そのゲートとドレインが接続された第２導電型ＭＯＳＦＥＴである第２トランジスタと、第２トランジスタのドレインと第２固定電圧ラインの間に設けられた第１抵抗と、そのゲートが第２トランジスタのゲートと接続された第２導電型ＭＯＳＦＥＴである第３トランジスタと、第３トランジスタのソースと第１固定電圧ラインの間に設けられた第２抵抗と、を含み、第３トランジスタに流れる電流に比例したテイル電流を出力するよう構成される。

テイル電流源の第２抵抗の両端間には、第１トランジスタの第１導電型ＭＯＳＦＥＴのゲートソース間しきい値電圧Ｖ_ＴＨが印加される。したがって第２抵抗の抵抗値をＲとすると、第３トランジスタには式（１）の電流が流れ、これに比例したテイル電流が差動対を介して第１、第２負荷トランジスタに供給される。
Ｉ_Ｍ３＝Ｖ_ＴＨ／Ｒ …（１）
ここで、同じ半導体チップ上の、同じ導電型のＭＯＳＦＥＴのゲートソース間電圧は、プロセスばらつき、温度変動に関して同じ傾向を示す。したがって、第１、第２負荷トランジスタのゲートソース間電圧がばらつき、あるいは変動すると、それに追従してテイル電流が調節される。その結果、ある入力状態において、第１ノードおよび第２ノードの電位を、プロセスばらつき、温度変動によらずに一定に保つことができる。
第１可変抵抗に流れる電流は、第１ノードの電位Ｖ_Ｎ１と、第１可変抵抗の抵抗値Ｒｖ１を用いて、Ｖ_Ｎ１／Ｒｖ１で与えられる。同様に第２可変抵抗に流れる電流は、第２ノードの電位Ｖ_Ｎ２と、第２可変抵抗の抵抗値Ｒｖ２を用いて、Ｖ_Ｎ２／Ｒｖ２で与えられる。この態様によれば、第１ノード、第２ノードの電位Ｖ_Ｎ１、Ｖ_Ｎ２が一定に保たれるため、補償回路が生成する電流を一定に保つことができる。そしてこの差動増幅器によれば、補償回路を可変抵抗で構成できるため、回路面積、消費電流の増大を抑制できる。

第１トランジスタと、第１負荷トランジスタおよび第２負荷トランジスタは同じサイズで近接して配置されてもよい。これにより、それらのトランジスタのゲートソース間電圧のばらつき、温度特性を揃えることができ、リペア精度を高めることができる。

可変抵抗は、少なくともひとつのヒューズと、少なくとも１つのリペア抵抗を含んでもよい。

第２抵抗とリペア抵抗は、同じ構造を有し、近接して配置されてもよい。
これにより、第２抵抗とリペア抵抗のばらつき、温度特性を揃えることができ、リペア精度を高めることができる。

第２抵抗およびリペア抵抗は、ポリ抵抗であってもよい。これらをポリ抵抗で構成することにより、ＭＯＳＦＥＴのゲートソース電圧の温度依存性をキャンセルすることができる。

出力段は、そのソースが第１固定電圧ラインと接続され、そのゲートが第２ノードと接続された第２導電型ＭＯＳＦＥＴである第４トランジスタと、そのゲートが第２トランジスタのゲートと接続され、そのソースが第４トランジスタのドレインと接続された第２導電型ＭＯＳＦＥＴである第５トランジスタと、を含んでもよい。第５トランジスタには、第３トランジスタに流れる電流に比例したバイアス電流が供給されてもよい。

テイル電流源は、その入力端子が第３トランジスタのドレインと接続され、その出力端子が第１入力トランジスタおよび第２入力トランジスタのソースと接続され、第３トランジスタに流れる電流に比例したテイル電流を出力するカレントミラー回路をさらに含んでもよい。

テイル電流源は、その入力端子が第３トランジスタのドレインと接続され、その出力端子が第１入力トランジスタおよび第２入力トランジスタのソースと接続され、第３トランジスタに流れる電流に比例したテイル電流を出力するカレントミラー回路をさらに含んでもよい。カレントミラー回路は、第５トランジスタのドレインと接続される第２出力端子を有し、第３トランジスタに流れる電流に比例したバイアス電流を、第５トランジスタに供給してもよい。

カレントミラー回路は、カスコードカレントミラーであってもよい。

第１固定電圧ラインは接地ラインであり、第２固定電圧ラインは電源ラインであり、第１導電型ＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであり、第２導電型ＭＯＳＦＥＴはＮチャンネルＭＯＳＦＥＴであってもよい。

第１固定電圧ラインは電源ラインであり、第２固定電圧ラインは接地ラインであり、第１導電型ＭＯＳＦＥＴはＮチャンネルＭＯＳＦＥＴであり、第２導電型ＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであってもよい。

差動増幅器は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明の別の態様は、出力端子に接続された負荷に、制御電圧に比例した駆動電流を供給する電流ドライバに関する。電流ドライバは、その非反転入力端子に制御電圧が印加された第１演算増幅器と、第１演算増幅器の反転入力端子と接地ラインの間に設けられた第３抵抗と、そのゲートが第１演算増幅器の出力と接続され、そのソースが第１演算増幅器の反転入力端子と接続された第６トランジスタと、その一端が接地ラインと接続された第４抵抗と、第６トランジスタに流れる電流を折り返し、第４抵抗に供給するカレントミラー回路と、その非反転入力端子に第４抵抗に生ずる電圧が印加された第２演算増幅器と、そのゲートが第２演算増幅器の出力と接続され、そのソースが第２演算増幅器の反転入力端子と接続された第７トランジスタと、第７トランジスタのソースと第２演算増幅器の反転入力端子の間に設けられた第５抵抗と、第２演算増幅器の反転入力端子と接地ラインの間に設けられた第６抵抗と、第７トランジスタのソースと接地ラインの間に直列に設けられた第７、第８抵抗と、その非反転入力端子に第７、第８抵抗の接続点の電位が入力された第３演算増幅器と、そのゲートが第３演算増幅器の出力と接続され、そのドレインが出力端子と接続され、そのソースが第３演算増幅器の反転入力端子と接続された第８トランジスタと、第３演算増幅器の反転入力端子と接地ラインの間に設けられた第９抵抗と、を含んでもよい。第３演算増幅器は、上述のいずれかの態様の差動増幅器を含んでもよい。

本発明のさらに別の態様は、発光装置に関する。発光装置は、発光素子と、入力電圧を昇圧し、発光素子の第１端子に供給するＤＣ／ＤＣコンバータと、その出力端子が発光素子の第２端子と接続された上述の電流ドライバと、を備えてもよい。

本発明のさらに別の態様は、電子機器に関する。電子機器は、液晶ディスプレイと、液晶ディスプレイのバックライトとして設けられた発光装置と、を備えてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、回路面積、消費電流の増大を抑制しつつ、差動増幅器のオフセットを補正できる。

本発明者らが検討した差動増幅器の構成を示す回路図である。 本発明者が検討したリペア用電流源の構成を示す回路図である。 実施の形態に係る差動増幅器の構成を示す回路図である。 第１可変抵抗の構成例を示す回路図である。 図３の差動増幅器を用いた電流ドライバの構成を示す回路図である。 第３抵抗に流れる電流と、駆動電流の関係を示す図である。 図７（ａ）、（ｂ）は、図５の電流ドライバの温度依存性を示す図である。 図５の電流ドライバを用いた電子機器の構成を示す回路図である。 図９（ａ）、（ｂ）は、図８の電子機器の一例を示す図である。 第２の変形例に係る差動増幅器の構成を示す回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。

図３は、実施の形態に係る差動増幅器の構成を示す回路図である。差動増幅器５００は、第１入力端子Ｐｉ１および第２入力端子Ｐｉ２に入力された電圧の差分を増幅し、出力端子ＯＵＴから出力する。差動増幅器５００は、主として入力段５２０および出力段５３０を備える。入力段５２０は、差動対５０２、テイル電流源５０４、カレントミラー負荷５０６および補償回路５２２を備える。

差動対５０２は、第１入力トランジスタＭｉ１および第２入力トランジスタＭｉ２を含む。第１入力トランジスタＭｉ１は、第１導電型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、そのゲートは第１入力端子Ｐｉ１と接続される。本実施の形態において、第１導電型はＰチャンネルであり、第２導電型はＮチャンネルである。また第１固定電圧ラインは接地ラインＬ_ＧＮＤであり、第２固定電圧ラインは電源ラインＬ_ＶＤＤである。第２入力トランジスタＭｉ２もＰチャンネルＭＯＳＦＥＴであり、そのゲートは第２入力端子Ｐｉ２と接続され、そのソースが第１入力トランジスタＭｉ１のソースと接続される。

テイル電流源５０４は、第１入力トランジスタＭｉ１および第２入力トランジスタＭｉ２のソースと接続され、それらにテイル電流Ｉｔを供給する。

カレントミラー負荷５０６は、第２導電型（Ｐチャンネル）ＭＯＳＦＥＴである第１負荷トランジスタＭＬ１および第２負荷トランジスタＭＬ２を含む。第１負荷トランジスタＭＬ１のゲートおよびドレインは第１入力トランジスタＭｉ１のドレインと接続され、そのソースは第１固定電圧ライン（接地ラインＬ_ＧＮＤ）と接続される。
第２負荷トランジスタＭＬ２のゲートは第１負荷トランジスタＭＬ１のゲートと接続され、そのドレインは第２入力トランジスタＭｉ２のドレインと接続され、そのソースは第１固定電圧ライン（接地ラインＬ_ＧＮＤ）と接続される。

第１入力トランジスタＭｉ１と第１負荷トランジスタＭＬ１の接続点を第１ノードＮ１といい、第２入力トランジスタＭｉ２と第２負荷トランジスタＭＬ２の接続点を第２ノードＮ２という。

出力段５３０は、第２ノードＮ２に生ずる信号Ｖ_Ｎ２に応じた出力信号を生成する。

補償回路５２２は、製造ばらつきによって差動増幅器５００に生ずるオフセットを補正するために設けられる。補償回路５２２は、（i）第１ノードＮ１と第１固定電圧ライン（接地ラインＬ_ＧＮＤ）の間に設けられた第１可変抵抗Ｒｖ１と、（ii）第２ノードＮ２と第１固定電圧ライン（接地ラインＬ_ＧＮＤ）の間に設けられた第２可変抵抗Ｒｖ２と、を含む。

図４は、第１可変抵抗Ｒｖ１の構成例を示す回路図である。第１可変抵抗Ｒｖ１は、ヒューズＦ３０＿１〜Ｆ３０＿Ｎおよびリペア抵抗Ｒ３０＿０〜Ｒ３０＿Ｎの組み合わせで構成される。複数のリペア抵抗Ｒ３０＿１〜Ｒ３０＿Ｎの抵抗値はバイナリで重み付けされてもよいし、すべて等しい抵抗値であってもよい。第２可変抵抗Ｒｖ２も、第１可変抵抗Ｒｖ１と同様に構成される。

第１可変抵抗Ｒｖ１の抵抗値は、複数のヒューズＦ３０の切断の有無によって設定可能となっている。なお、第１可変抵抗Ｒｖ１の構成は図４のそれには限定されず、別のトポロジーであってもよい。

図３に戻る。差動増幅器５００の製造が完了すると、リペア工程が行われる。リペア工程では、差動増幅器５００あるいは差動増幅器５００を包含する回路ブロックの動作が測定され、測定結果に応じて、補償回路５２２の第１可変抵抗Ｒｖ１、第２可変抵抗Ｒｖ２の抵抗値が決定される。

テイル電流源５０４は、第１トランジスタＭ３１、第２トランジスタＭ３２、第３トランジスタＭ３３、第４トランジスタＭ３４、第１抵抗Ｒ３１、第２抵抗Ｒ３２およびカレントミラー回路５３２の一部を含む。

第１トランジスタＭ３１は、第１負荷トランジスタＭＬ１と同型の第２導電型（Ｎチャンネル）ＭＯＳＦＥＴである。第１トランジスタＭ３１のソースは、第１固定電圧ライン（接地ラインＬ_ＧＮＤ）と接続され、そのゲートとドレインが接続される。
第２トランジスタＭ３２もＮチャンネルＭＯＳＦＥＴであり、そのソースは第１トランジスタＭ３１のドレインと接続され、そのゲートとドレインが接続される。
第１抵抗Ｒ３１は、第２トランジスタＭ３２のドレインと第２固定電圧ライン（電源ラインＬ_ＶＤＤ）の間に設けられる。第３トランジスタＭ３３はＮチャンネルＭＯＳＦＥＴであり、そのゲートは第２トランジスタＭ３２のゲートと接続される。
第２抵抗Ｒ３２は、第３トランジスタＭ３２のソースと第１固定電圧ライン（接地ラインＬ_ＧＮＤ）の間に設けられる。

カレントミラー回路５３２は、２出力のカスコードカレントミラー回路であり、その入力端子ＩＮ１は、第３トランジスタＭ３３のドレインと接続され、その第１出力端子ＯＵＴ１は、第１入力トランジスタＭｉ１および第２入力トランジスタＭｉ２のソースと接続される。テイル電流源５０４は、第３トランジスタＭ３３に流れる電流Ｉ_Ｍ３３に比例したテイル電流Ｉｔを出力する。

出力段５３０は、第４トランジスタＭ３４、第５トランジスタＭ３５およびカレントミラー回路５３２の一部を含む。

第４トランジスタＭ３４は第２導電型（Ｎチャンネル）ＭＯＳＦＥＴであり、そのソースは第１固定電圧ライン（接地ラインＬ_ＧＮＤ）と接続され、そのゲートが第２ノードＮ２と接続される。第５トランジスタＭ３５もＮチャンネルＭＯＳＦＥＴであり、そのゲートは第２トランジスタＭ３２のゲートと接続され、そのソースは第４トランジスタＭ３４のドレインと接続される。

カレントミラー回路５３２の第２出力端子ＯＵＴ２は、第５トランジスタＭ３５のドレインと接続される。これにより第５トランジスタＭ３５には、第３トランジスタＭ３３に流れる電流Ｉ_Ｍ３３に比例したバイアス電流Ｉｂが供給される。出力段５３０は、第５トランジスタＭ３５のドレインの電圧を出力端子ＯＵＴから出力してもよいし、それに応じた信号を出力端子ＯＵＴに発生させてもよい。当業者であれば出力段５３０にさまざまな変形例が存在し、それらも本発明に含まれることが理解される。

第１トランジスタＭ３１と、第１負荷トランジスタＭＬ１および第２負荷トランジスタＭＬ２は同じサイズで近接して配置される。また第２抵抗Ｒ３２と複数のリペア抵抗Ｒ３０は、同じ構造を有し、近接して配置される。第２抵抗Ｒ３２およびリペア抵抗Ｒ３０は、ポリ抵抗で構成することが望ましい。

以上が差動増幅器５００の構成である。続いてその動作を説明する。

差動増幅器５００の利点は、以下の比較技術との対比によって明確となる。そこで比較技術について先に説明する。比較技術では、図３のテイル電流源５０４に変えて、温度やプロセスばらつきに依存しない一定のテイル電流Ｉｔを生成するテイル電流源が設けられる。こうしたテイル電流源は、たとえばバンドギャップ基準電圧源を用いて構成される。つまり比較技術の差動増幅器は、従来の差動増幅器に、第１可変抵抗Ｒｖ１および第２可変抵抗Ｒｖ２を付加した回路である。

カレントミラー負荷５０６に着目する。第１ノードＮ１の電圧Ｖ_Ｎ１、言い換えれば第１負荷トランジスタＭＬ１のドレインソース間電圧Ｖ_ＤＳは、そのゲートソース間電圧Ｖ_ＧＳと等しく、第１負荷トランジスタＭＬ１のゲートソース間しきい値電圧Ｖ_ＴＨおよび第１負荷トランジスタＭＬ１に流れる電流Ｉ_ＭＬ１に応じて定まる。

第１負荷トランジスタＭＬ１のゲートソース間しきい値電圧Ｖ_ＴＨの設計値をＶ_ＴＨ０とする。ある入力電圧Ｖｉ１、Ｖｉ２が入力されているときに、第１ノードＮ１の電圧Ｖ_Ｎ１は、テイル電流Ｉｔの一部である電流Ｉ_Ｍｉ１と、ゲートソース間しきい値電圧の設計値Ｖ_ＴＨ０に応じたレベルＶ_０となる。

いま、第１負荷トランジスタＭＬ１のゲートソース間しきい値電圧Ｖ_ＴＨが設計値Ｖ_ＴＨ０とは異なる別の値Ｖ_ＴＨ１に変化したとする。このときテイル電流Ｉｔが変化しなければ、電流Ｉ_Ｍｉ１も変化せず、したがって第１ノードＮ１の電圧Ｖ_Ｎ１は、レベルＶ_０とは異なるレベルＶ_１に変化する。これにより、第１可変抵抗Ｒｖ１が生成する補償電流Ｉｃ１は変化してしまう。

つまり比較技術では、第１負荷トランジスタＭＬ１のゲートソース間しきい値電圧Ｖ_ＴＨのばらつきによって、補償電流が変化してしまう。つまり差動増幅器の特性を測定した後に、どのヒューズを切断すべきか決定することが著しく困難になる。また、仮にリペア工程において正確なリペアが行われたとしても、差動増幅器５００の実使用状態において温度が変化すると、差動増幅器５００にはオフセットが発生する。

翻って実施の形態に係る差動増幅器５００の動作を説明する。

テイル電流源５０４に着目する。第３トランジスタＭ３３のゲート電圧Ｖ_Ｇ３は、第１トランジスタＭ３１のゲートソース間電圧Ｖ_ＴＨと、第２トランジスタＭ３２のゲートソース間電圧Ｖ_ＧＳ２の和であり、式（２）で与えられる。また第３トランジスタＭ３３のソース電圧Ｖ_Ｓ３は、式（４）で与えられる。
Ｖ_Ｇ３＝Ｖ_ＴＨ＋Ｖ_ＧＳ２ …（３）
Ｖ_Ｓ３＝Ｖ_Ｇ２−Ｖ_ＧＳ３ …（４）

したがって、Ｖ_ＧＳ２＝Ｖ_ＧＳ３が成り立つとき、式（５）が成り立つ。
Ｖ_Ｓ３＝Ｖ_ＴＨ …（５）

つまり、第２抵抗Ｒ３２および第３トランジスタＭ３３に流れる電流Ｉ_Ｍ３３は、式（６）で与えられる。
Ｉ_Ｍ３３＝Ｖ_ＴＨ／Ｒ３２
したがって、テイル電流Ｉｔは、第１トランジスタＭ３１のゲートソース間電圧Ｖ_ＴＨに比例する。

第１負荷トランジスタＭＬ１と第１トランジスタＭ３１を同じ半導体基板上で近接して配置した場合、それらのゲートソース間しきい値電圧Ｖ_ＴＨは実質的に等しくなり、また温度依存性も等しくなる。このときテイル電流源５０４が生成するテイル電流Ｉｔは、第１負荷トランジスタＭＬ１のゲートソース間しきい値電圧Ｖ_ＴＨに追従して変化する。

その結果、第１負荷トランジスタＭＬ１のゲートソース間しきい値電圧Ｖ_ＴＨが変化しても、第１ノードＮ１の電圧は一定に保たれる。つまり、ある入力電圧Ｖｉ１とＶｉ２が与えられた状況において、第１可変抵抗Ｒｖ１に流れる補償電流Ｉｃ１を、プロセスばらつきや温度に依存せずに、一定とすることができる。

実施の形態において、補償回路５２２は可変抵抗で構成されるため、図２のように可変電流源で構成する場合に比べて、回路面積を格段に小さくできる。また回路の消費電流も大幅に削減することができる。

また、第２抵抗Ｒ２２とリペア抵抗Ｒ３０を同じ構造とし、近接して配置することにより、第２抵抗Ｒ２２とリペア抵抗Ｒ３０のばらつき、温度特性を揃えることができ、補償電流の変動をさらに抑制し、リペア精度を高めることができる。

さらに、第２抵抗Ｒ２２およびリペア抵抗Ｒ３０をポリ抵抗で構成することにより、ＭＯＳＦＥＴのゲートソースしきい値電圧Ｖ_ＴＨの温度依存性をキャンセルすることができる。

図４の第１可変抵抗Ｒｖ１、第２可変抵抗Ｒｖ２において、リペア抵抗Ｒ３０＿０には、対応するヒューズＦが設けられない。つまり、第１可変抵抗Ｒｖ１、第２可変抵抗Ｒｖ２の抵抗値は、リペア抵抗Ｒ３０＿０を最大値とする範囲で設定可能である。これにより以下の効果を得ることができる。
いま温度変化に応じた、図３の回路図中の電流値、電圧値、抵抗値の変化量をΔを付して表すものとする。たとえば第１トランジスタＭ３１のゲートソース間しきい値電圧Ｖ_ＴＨの変化量はΔＶ_ＴＨであり、テイル電流Ｉｔの変化量はΔＩｔであり、第２抵抗Ｒ３２の変化量はΔＲ３２である。このとき、以下の式が成り立つ。
ΔＩｔ＝ΔＶ_{ＴＨ（Ｍ３１）}／ΔＲ３２

ΔＩ_ＭＬ１＝−ΔＩｔ／２−ΔＶ_{ＴＨ（ＭＬ１）}／ΔＲｖ１
＝１／２×ΔＶ_{ＴＨ（Ｍ３１）}／ΔＲ３２−ΔＶ_{ＴＨ（ＭＬ１）}／ΔＲｖ１
ΔＩ_ＭＬ２＝−ΔＩｔ／２−ΔＶ_{ＴＨ（Ｍ３４）}／ΔＲｖ２
＝１／２×ΔＶ_{ＴＨ（Ｍ３１）}／ΔＲ３２−ΔＶ_{ＴＨ（ＭＬ２）}／ΔＲｖ２
もし、第１可変抵抗Ｒｖ１の抵抗値が無限大となると、ΔＩ_ＭＬ１の右辺のΔＶ_{ＴＨ（ＭＬ１）}／ΔＲｖ１がゼロとなる。この場合、ΔＩ_ＭＬ１とΔＩ_ＭＬ２の温度依存性が一致しない。

これに対して、図４に示すように、第１可変抵抗Ｒｖ１、第２可変抵抗Ｒｖ２それぞれを、リペア後においても抵抗値が無限大とならないように構成することにより、電流Ｉ_ＭＬ１、Ｉ_ＭＬ２の温度依存性を一致させることができる。

続いて差動増幅器５００の用途を説明する。
図５は、図３の差動増幅器５００を用いた電流ドライバ６の構成を示す回路図である。電流ドライバ６は、出力端子ＯＵＴに接続された負荷に、制御電圧Ｖ_ＣＮＴに比例した駆動電流Ｉ_ＤＲＶを供給する。

第１演算増幅器ＯＡ１の非反転入力端子には、制御電圧Ｖ_ＣＮＴが印加される。第３抵抗Ｒ３３は、第１演算増幅器ＯＡ１の反転入力端子と接地ラインの間に設けられる。第３抵抗Ｒ３３は電流設定端子ＩＳＥＴに接続される外付け部品である。第６トランジスタＭ３６はＮチャンネルＭＯＳＦＥＴであり、そのゲートが第１演算増幅器ＯＡ１の出力と接続され、そのソースが第１演算増幅器ＯＡ１の反転入力端子と接続される。第４抵抗Ｒ３４の一端は接地ラインＬ_ＧＮＤと接続される。カレントミラー回路ＣＭ１は、第６トランジスタＭ３６に流れる電流を折り返し、第４抵抗Ｒ３４に供給する。

第２演算増幅器ＯＡ２の非反転入力端子には第４抵抗Ｒ３４に生ずる電圧Ｖｍ１が印加される。第７トランジスタＭ３７のゲートは第２演算増幅器ＯＡ２の出力と接続され、そのソースは第２演算増幅器ＯＡ２の反転入力端子と接続される。第５抵抗Ｒ３５は、第７トランジスタＭ３７のソースと第２演算増幅器ＯＡ２の反転入力端子の間に設けられる。第６抵抗Ｒ３６は、第２演算増幅器ＯＡ２の反転入力端子と接地ラインの間に設けられる。第７抵抗Ｒ３７および第８抵抗Ｒ３８は、第７トランジスタＭ３７のソースと接地ラインＬ_ＧＮＤの間に直列に設けられる。

第３演算増幅器ＯＡ３の非反転入力端子には、第７抵抗Ｒ３７と第８抵抗Ｒ３８の接続点の電位Ｖｍ３が入力される。第８トランジスタＭ３８のゲートは第３演算増幅器ＯＡ３の出力と接続され、そのドレインは出力端子ＯＵＴと接続され、そのソースは第３演算増幅器ＯＡ３の反転入力端子と接続される。第９抵抗Ｒ３９は、第３演算増幅器ＯＡ３の反転入力端子と接地ラインＬ_ＧＮＤの間に設けられる。第３演算増幅器ＯＡ３は、上述の差動増幅器５００を含んで構成される。

第６トランジスタＭ３６には、電流Ｖ_ＣＮＴ／Ｒ３３が流れる。カレントミラー回路ＣＭ１のミラー比をＫとすると、第４抵抗Ｒ３４の電圧降下Ｖｍ１は式（６）で与えられる。
Ｖｍ１＝Ｒ３４×Ｋ×Ｖ_ＣＮＴ／Ｒ３３ …（６ａ）
また、電圧Ｖｍ２、Ｖｍ３は式（６ｂ）、（６ｃ）で与えられる。
Ｖｍ２＝Ｖｍ１×（Ｒ３５＋Ｒ３６）／Ｒ３６ …（６ｂ）
Ｖｍ３＝Ｖｍ２×Ｒ３８／（Ｒ３７＋Ｒ３８） …（６ｃ）
第５抵抗Ｒ３５および第６抵抗Ｒ３６の少なくとも一方は可変抵抗であり、電圧Ｖｍ２は、抵抗値によって調節可能である。

駆動電流Ｉ_ＤＲＶは、式（７ａ）で与えられる。
Ｉ_ＤＲＶ＝Ｖｍ３／Ｒ３９ …（７ａ）
式（７ａ）に、式（６ａ）〜（６ｃ）を代入すれば、式（７ｂ）を得る。
Ｉ_ＤＲＶ＝Ｒ３４×Ｋ×Ｖ_ＣＮＴ／Ｒ３３×（Ｒ３５＋Ｒ３６）／Ｒ３６×Ｒ３８／（Ｒ３７＋Ｒ３８） …（７ｂ）

続いて図５の電流ドライバ６のリペア工程を説明する。図６は、第３抵抗Ｒ３３に流れる電流Ｉ_ＳＥＴと、駆動電流Ｉ_ＤＲＶの関係を示す図である。リペア工程では、第３抵抗Ｒ３３の抵抗値を２つの値で変化させる。各抵抗値に応じた電流Ｉ_ＳＥＴおよび駆動電流Ｉ_ＤＲＶを得ることができる。

続いて、２点を結ぶ直線を外挿し、切片を求める。この切片は理想的な電流ドライバ６ではゼロとなるが、現実の電流ドライバ６では、オフセットによりゼロとはならない。切片が求まると、それをキャンセルするために必要な補償電流が計算でき、切断すべきヒューズが決定される。また直線の傾きは、第５抵抗Ｒ３５、第６抵抗Ｒ３６の分圧比を変化させることで調節できる。

図５の電流ドライバ６によれば、演算増幅器のオフセットを正確にリペアでき、温度依存性の小さな駆動電流Ｉ_ＤＲＶを生成できる。

図７（ａ）、（ｂ）は、図５の電流ドライバ６の温度依存性を示す図である。縦軸は、図５の第９抵抗Ｒ３９の電圧降下Ｖ_Ｒ３９を示す。図７（ａ）の実線（i）は、第３演算増幅器ＯＡ３の第１入力トランジスタＭｉ１と第２入力トランジスタＭｉ２のサイズ（ゲート幅Ｗ）を意図的にアンバランスさせたときの温度依存性を示す。図７（ａ）の実線（ii）は、リペア後の温度依存性を示す。図７（ｂ）には、ポリ抵抗の抵抗値を±２０％の範囲で変動させたときの複数の特性を示している。

図７（ａ）、（ｂ）からも明らかなように、差動増幅器５００は、プロセスばらつき、温度変化、ポリ抵抗のばらつきによらず、オフセットをキャンセルすることができる。

図８は、図５の電流ドライバ６を用いた電子機器１の構成を示す回路図である。電子機器１は、ＤＣ／ＤＣコンバータ２、ＬＥＤ（発光ダイオード）ストリング４、電流ドライバ６を備える。

ＬＥＤストリング４は、直列に接続された複数のＬＥＤを含む発光素子である。

ＤＣ／ＤＣコンバータ２は、入力電圧Ｖ_ＩＮを昇圧し、ＬＥＤストリング４の第１端子（アノード）に出力電圧Ｖ_ＯＵＴを供給する。ＤＣ／ＤＣコンバータ２は、制御回路２００と出力回路２２０を備える。出力回路２２０は、インダクタＬ１、整流ダイオードＤ１、スイッチングトランジスタＭ１、出力キャパシタＣｏ１を含む。電流ドライバ６は、その出力端子ＯＵＴが、ＬＥＤストリング４の第２端子（カソード）と接続される。制御回路２００は、電流ドライバ６の両端間の電圧Ｖ_ＬＥＤが所定の目標電圧と一致するようにデューティ比が調節されるパルス信号を生成し、スイッチングトランジスタＭ１をスイッチングする。この構成によれば、ＬＥＤストリング４を安定した輝度で発光させることができる。

図９（ａ）、（ｂ）は、図８の電子機器１の一例を示す図である。図９（ａ）の電子機器１は、テレビやディスプレイ装置であり、図９（ｂ）の電子機器１は、タブレットＰＣ、ＰＤＡ（Personal Digital Assistant）、携帯電話端末などである。電子機器１は、筐体７０２および液晶パネル７０４を備える。図８のＬＥＤストリング４は、液晶パネル７０４の背面にバックライトとして配置される。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１の変形例）
第２固定電圧ライン（電源ラインＬ_ＶＤＤ）の電位が安定化されている場合、補償回路５２２は、第１可変抵抗Ｒｖ１、第２可変抵抗Ｒｖ２に代えて、第３可変抵抗、第４可変抵抗を備えてもよい。第３可変抵抗は、（iii）第１ノードＮ１と第２固定電圧ライン（Ｌ_ＶＤＤ）の間に設けられる。第４可変抵抗は、（iv）第２ノードＮ２と第２固定電圧ライン（Ｌ_ＶＤＤ）の間に設けられる。

この場合、第３可変抵抗Ｒｖ３に流れる補償電流Ｉｃ３は、（Ｖｄｄ−Ｖ_Ｎ１）／Ｒｖ３で与えられる。第４可変抵抗Ｒｖ４に流れる補償電流Ｉｃ４は、（Ｖｄｄ−Ｖ_Ｎ２）／Ｒｖ４で与えられる。

（第２の変形例）
図１０は、第２の変形例に係る差動増幅器５００ａの構成を示す回路図である。差動増幅器５００ａは、図３のＰチャンネルとＮチャンネルを置換し、天地を反転した構成である。この場合、第１導電型ＭＯＳＦＥＴはＮチャンネルＭＯＳＦＥＴであり、第２導電型ＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであり、第１固定電圧ラインは電源ラインＬ_ＶＤＤであり、第２固定電圧ラインは接地ラインＬ_ＧＮＤとなる。

図１０の差動増幅器５００ａにおいて、電源ラインＬ_ＶＤＤの電位が変動する場合、第１可変抵抗Ｒｖ１、第２可変抵抗Ｒｖ２に代えて、第３可変抵抗Ｒｖ３、第４可変抵抗Ｒｖ４を設けてもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

ＯＡ１…第１演算増幅器、ＣＭ１…カレントミラー回路、Ｐｉ１…第１入力端子、Ｍｉ１…第１入力トランジスタ、ＭＬ１…第１負荷トランジスタ、Ｒｖ１…第１可変抵抗、Ｌ１…インダクタ、Ｄ１…整流ダイオード、Ｃｏ１…出力キャパシタ、Ｍ１…スイッチングトランジスタ、１…電子機器、ＯＡ２…第２演算増幅器、Ｐｉ２…第２入力端子、Ｍｉ２…第２入力トランジスタ、ＭＬ２…第２負荷トランジスタ、Ｒｖ２…第２可変抵抗、２…ＤＣ／ＤＣコンバータ、Ｒｖ３…第３可変抵抗、Ｒｖ４…第４可変抵抗、４…ＬＥＤストリング、６，６…電流ドライバ、Ｍ３１…第１トランジスタ、Ｍ３２…第２トランジスタ、Ｍ３３…第３トランジスタ、Ｍ３４…第４トランジスタ、Ｍ３５…第５トランジスタ、Ｍ３６…第６トランジスタ、Ｍ３７…第７トランジスタ、Ｍ３８…第８トランジスタ、Ｒ３１…第１抵抗、Ｒ３２…第２抵抗、Ｒ３３…第３抵抗、Ｒ３４…第４抵抗、Ｒ３５…第５抵抗、Ｒ３６…第６抵抗、Ｒ３７…第７抵抗、Ｒ３８…第８抵抗、Ｒ３９…第９抵抗、２００…制御回路、２２０…出力回路、５００…差動増幅器、５０２…差動対、５０４…テイル電流源、５０６…カレントミラー負荷、５１０，５１２…リペア用電流源、５１４…定電流源、５１６…カスコードカレントミラー回路、５１８…カレントミラー回路、５２０…入力段、５２２…補償回路、５３０…出力段、５３２…カレントミラー回路。

Claims (17)

1. そのゲートが第１入力端子と接続された第１導電型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１入力トランジスタと、
   そのゲートが第２入力端子と接続され、そのソースが前記第１入力トランジスタのソースと接続された第１導電型ＭＯＳＦＥＴである第２入力トランジスタと、
   前記第１入力トランジスタおよび前記第２入力トランジスタのソースと接続され、テイル電流を供給するテイル電流源と、
   そのゲートおよびドレインが前記第１入力トランジスタのドレインと接続され、そのソースが第１固定電圧ラインと接続された第２導電型ＭＯＳＦＥＴである第１負荷トランジスタと、
   そのゲートが前記第１負荷トランジスタのゲートと接続され、そのドレインが前記第２入力トランジスタのドレインと接続され、そのソースが前記第１固定電圧ラインと接続された第２導電型ＭＯＳＦＥＴである第２負荷トランジスタと、
   前記第２入力トランジスタと前記第２負荷トランジスタの接続点である第２ノードに生ずる信号に応じた出力信号を生成する出力段と、
   （i）前記第１入力トランジスタと前記第１負荷トランジスタの接続点である第１ノードと前記第１固定電圧ラインの間に設けられた第１可変抵抗、（ii）前記第２ノードと前記第１固定電圧ラインの間に設けられた第２可変抵抗、（iii）前記第１ノードと第２固定電圧ラインの間に設けられた第３可変抵抗、（iv）前記第２ノードと前記第２固定電圧ラインの間に設けられた第４可変抵抗、の少なくともひとつを含む補償回路と、
   を備え、
   前記テイル電流源は、
   そのソースが前記第１固定電圧ラインと接続され、そのゲートとドレインが接続された第２導電型ＭＯＳＦＥＴである第１トランジスタと、
   そのソースが前記第１トランジスタのドレインと接続され、そのゲートとドレインが接続された第２導電型ＭＯＳＦＥＴである第２トランジスタと、
   前記第２トランジスタのドレインと前記第２固定電圧ラインの間に設けられた第１抵抗と、
   そのゲートが前記第２トランジスタのゲートと接続された第２導電型ＭＯＳＦＥＴである第３トランジスタと、
   前記第３トランジスタのソースと前記第１固定電圧ラインの間に設けられた第２抵抗と、
   を含み、前記第３トランジスタに流れる電流に比例した前記テイル電流を出力するよう構成されることを特徴とする差動増幅器。
2. 前記第１トランジスタと、前記第１負荷トランジスタおよび前記第２負荷トランジスタは同じサイズで近接して配置されることを特徴とする請求項１に記載の差動増幅器。
3. 前記可変抵抗は、少なくともひとつのヒューズと、少なくとも１つのリペア抵抗を含むことを特徴とする請求項１または２に記載の差動増幅器。
4. 前記第２抵抗と前記リペア抵抗は、同じ構造を有し、近接して配置されることを特徴とする請求項３に記載の差動増幅器。
5. 前記第２抵抗および前記リペア抵抗は、ポリ抵抗であることを特徴とする請求項３または４に記載の差動増幅器。
6. 前記出力段は、
   そのソースが前記第１固定電圧ラインと接続され、そのゲートが前記第２ノードと接続された第２導電型ＭＯＳＦＥＴである第４トランジスタと、
   そのゲートが前記第２トランジスタのゲートと接続され、そのソースが前記第４トランジスタのドレインと接続された第２導電型ＭＯＳＦＥＴである第５トランジスタと、
   を含み、
   前記第５トランジスタには、前記第３トランジスタに流れる電流に比例したバイアス電流が供給されることを特徴とする請求項１から５のいずれかに記載の差動増幅器。
7. 前記テイル電流源は、
   その入力端子が前記第３トランジスタのドレインと接続され、その出力端子が前記第１入力トランジスタおよび前記第２入力トランジスタのソースと接続され、前記第３トランジスタに流れる電流に比例した前記テイル電流を出力するカレントミラー回路をさらに含むことを特徴とする請求項１から６のいずれかに記載の差動増幅器。
8. 前記テイル電流源は、
   その入力端子が前記第３トランジスタのドレインと接続され、その出力端子が前記第１入力トランジスタおよび前記第２入力トランジスタのソースと接続され、前記第３トランジスタに流れる電流に比例した前記テイル電流を出力するカレントミラー回路をさらに含み、
   前記カレントミラー回路は、前記第５トランジスタのドレインと接続される第２出力端子を有し、前記第３トランジスタに流れる電流に比例した前記バイアス電流を、前記第５トランジスタに供給することを特徴とする請求項６に記載の差動増幅器。
9. 前記カレントミラー回路は、カスコードカレントミラーであることを特徴とする請求項７または８に記載の差動増幅器。
10. 前記第１固定電圧ラインは接地ラインであり、前記第２固定電圧ラインは電源ラインであり、
    前記第１導電型ＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであり、
    前記第２導電型ＭＯＳＦＥＴはＮチャンネルＭＯＳＦＥＴであることを特徴とする請求項１から９のいずれかに記載の差動増幅器。
11. 前記第１固定電圧ラインは電源ラインであり、前記第２固定電圧ラインは接地ラインであり、
    前記第１導電型ＭＯＳＦＥＴはＮチャンネルＭＯＳＦＥＴであり、
    前記第２導電型ＭＯＳＦＥＴはＰチャンネルＭＯＳＦＥＴであることを特徴とする請求項１から９のいずれかに記載の差動増幅器。
12. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１１のいずれかに記載の差動増幅器。
13. そのゲートが第１入力端子と接続された第１導電型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１入力トランジスタと、
    そのゲートが第２入力端子と接続され、そのソースが前記第１入力トランジスタのソースと接続された第１導電型ＭＯＳＦＥＴである第２入力トランジスタと、
    そのゲートおよびドレインが前記第１入力トランジスタのドレインと接続され、そのソースが第１固定電圧ラインと接続された第２導電型ＭＯＳＦＥＴである第１負荷トランジスタと、
    そのゲートが前記第１負荷トランジスタのゲートと接続され、そのドレインが前記第２入力トランジスタのドレインと接続され、そのソースが前記第１固定電圧ラインと接続された第２導電型ＭＯＳＦＥＴである第２負荷トランジスタと、
    そのソースが前記第１固定電圧ラインと接続され、そのゲートとドレインが接続された第２導電型ＭＯＳＦＥＴである第１トランジスタと、
    そのソースが前記第１トランジスタのドレインと接続され、そのゲートとドレインが接続された第２導電型ＭＯＳＦＥＴである第２トランジスタと、
    前記第２トランジスタのドレインと第２固定電圧ラインの間に設けられた第１抵抗と、
    そのゲートが前記第２トランジスタのゲートと接続された第２導電型ＭＯＳＦＥＴである第３トランジスタと、
    前記第３トランジスタのソースと前記第１固定電圧ラインの間に設けられた第２抵抗と、
    そのソースが前記第１固定電圧ラインと接続され、そのゲートが前記第２入力トランジスタと前記第２負荷トランジスタの接続点である第２ノードと接続された第２導電型ＭＯＳＦＥＴである第４トランジスタと、
    そのゲートが前記第２トランジスタのゲートと接続され、そのソースが前記第４トランジスタのドレインと接続された第２導電型ＭＯＳＦＥＴである第５トランジスタと、
    その入力端子が前記第３トランジスタのドレインと接続され、その第１出力端子が前記第１入力トランジスタおよび前記第２入力トランジスタのソースと接続され、その第２出力端子が前記第５トランジスタのドレインと接続されるカレントミラー回路と、
    前記第１入力トランジスタと前記第１負荷トランジスタの接続点である第１ノードと前記第１固定電圧ラインの間に設けられた第１可変抵抗と、
    前記第２ノードと前記第１固定電圧ラインの間に設けられた第２可変抵抗と、
    を備えることを特徴とする差動増幅器。
14. そのゲートが第１入力端子と接続された第１導電型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１入力トランジスタと、
    そのゲートが第２入力端子と接続され、そのソースが前記第１入力トランジスタのソースと接続された第１導電型ＭＯＳＦＥＴである第２入力トランジスタと、
    そのゲートおよびドレインが前記第１入力トランジスタのドレインと接続され、そのソースが第１固定電圧ラインと接続された第２導電型ＭＯＳＦＥＴである第１負荷トランジスタと、
    そのゲートが前記第１負荷トランジスタのゲートと接続され、そのドレインが前記第２入力トランジスタのドレインと接続され、そのソースが前記第１固定電圧ラインと接続された第２導電型ＭＯＳＦＥＴである第２負荷トランジスタと、
    前記第１入力トランジスタおよび前記第２入力トランジスタのソースと接続され、前記第１負荷トランジスタのゲートソース間しきい値電圧に比例するテイル電流を供給するテイル電流源と、
    前記第２入力トランジスタと前記第２負荷トランジスタの接続点である第２ノードに生ずる信号に応じた出力信号を生成する出力段と、
    （i）前記第１入力トランジスタと前記第１負荷トランジスタの接続点である第１ノードと前記第１固定電圧ラインの間に設けられた第１可変抵抗、（ii）前記第２ノードと前記第１固定電圧ラインの間に設けられた第２可変抵抗、（iii）前記第１ノードと第２固定電圧ラインの間に設けられた第３可変抵抗、（iv）前記第２ノードと前記第２固定電圧ラインの間に設けられた第４可変抵抗、の少なくともひとつを含む補償回路と、
    を備えることを特徴とする差動増幅器。
15. 出力端子に接続された負荷に、制御電圧に比例した駆動電流を供給する電流ドライバであって、
    その非反転入力端子に前記制御電圧が印加された第１演算増幅器と、
    前記第１演算増幅器の反転入力端子と接地ラインの間に設けられた第３抵抗と、
    そのゲートが前記第１演算増幅器の出力と接続され、そのソースが前記第１演算増幅器の反転入力端子と接続された第６トランジスタと、
    その一端が前記接地ラインと接続された第４抵抗と、
    前記第６トランジスタに流れる電流を折り返し、前記第４抵抗に供給するカレントミラー回路と、
    その非反転入力端子に前記第４抵抗に生ずる電圧が印加された第２演算増幅器と、
    そのゲートが前記第２演算増幅器の出力と接続され、そのソースが前記第２演算増幅器の反転入力端子と接続された第７トランジスタと、
    前記第７トランジスタのソースと前記第２演算増幅器の反転入力端子の間に設けられた第５抵抗と、
    前記第２演算増幅器の反転入力端子と接地ラインの間に設けられた第６抵抗と、
    前記第７トランジスタのソースと接地ラインの間に直列に設けられた第７抵抗および第８抵抗と、
    その非反転入力端子に前記第７抵抗と前記第８抵抗の接続点の電位が入力された第３演算増幅器と、
    そのゲートが前記第３演算増幅器の出力と接続され、そのドレインが前記出力端子と接続され、そのソースが前記第３演算増幅器の反転入力端子と接続された第８トランジスタと、
    前記第３演算増幅器の反転入力端子と前記接地ラインの間に設けられた第９抵抗と、
    を含み、
    前記第３演算増幅器は、請求項１から１３のいずれかに記載の差動増幅器を含むことを特徴とする電流ドライバ。
16. 発光素子と、
    入力電圧を昇圧し、前記発光素子の第１端子に供給するＤＣ／ＤＣコンバータと、
    その出力端子が前記発光素子の第２端子と接続された請求項１５に記載の電流ドライバと、
    を備えることを特徴とする発光装置。
17. 液晶ディスプレイと、
    前記液晶ディスプレイのバックライトとして設けられた請求項１６に記載の発光装置と、
    を備えることを特徴とする電子機器。

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