JP4094239B2 - 増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、増幅器に関し、特に２段以上のトランジスタで構成された増幅器に関する。
【０００２】
携帯電話等の携帯端末では、たとえばバイポーラトランジスタを用いた２段構成の出力増幅器が用いられている。従来の携帯電話等では、全出力域において高効率動作が要求されるため、前段のトランジスタおよび後段のトランジスタのバイアスポイントはともにＢ級またはＣ級に近いところに設定されている。それに対して、次世代または第３世代の携帯電話等では、その出力を基地局との距離に応じて制御する必要があるため、出力ダイナミックレンジが従来よりも非常に広く、かつその全出力域で高効率動作が要求される。また、隣接チャネル漏洩電力を低く抑えるという要求があり、それを満足させるためには、隣接チャネル漏洩電力の主原因となる増幅器の歪みを低く抑える必要がある。
【０００３】
【従来の技術】
図１５は、従来の出力増幅器の要部を示す回路図である。この増幅器は、バイポーラトランジスタを用いた２段構成の増幅器であり、インダクタ１およびキャパシタ２からなる入力整合回路３と、エミッタが接地された前段トランジスタ４と、キャパシタ５，７およびインダクタ６からなる段間整合回路８と、エミッタが接地された後段トランジスタ９と、図示しない出力整合回路とによって構成されている。
【０００４】
前段トランジスタ４のベースバイアスＶｂ１はインダクタ１０を介して外部から供給される。前段トランジスタ４のコレクタバイアスＶｃｃ１はインダクタ１１を介して外部から供給される。後段トランジスタ９のベースバイアスＶｂ２はインダクタ１２を介して外部から供給される。後段トランジスタ９のコレクタバイアスＶｃｃ２はインダクタ１３を介して外部から供給される。ここで、上述したようにこの増幅器を携帯電話等に用いる場合、全出力域で高効率動作を実現するため、前段トランジスタ４および後段トランジスタ９のバイアスポイントはともにＢ級またはＣ級に近いところに設定される。
【０００５】
外部から供給されたＲＦ信号（ＲＦｉｎ）は入力整合回路３を介して前段トランジスタ４のベースに入力される。前段トランジスタ４のコレクタ出力は段間整合回路８を介して後段トランジスタ９のベースに供給される。後段トランジスタ９のコレクタから出力されたＲＦ信号（ＲＦｏｕｔ）は、図示しない出力整合回路を介して外部へ出力される。なお、図１５において、符号１４はＲＦ信号の入力端子、符号１５はＲＦ信号の出力端子、符号１６はベースバイアスＶｂ１の印加端子、符号１７はコレクタバイアスＶｃｃ１の印加端子、符号１８はベースバイアスＶｂ２の印加端子、符号１９はコレクタバイアスＶｃｃ２の印加端子である。
【０００６】
【発明が解決しようとする課題】
上述した従来の増幅器を、従来よりも広い出力ダイナミックレンジの全出力域にわたって高効率で動作させるためには、前段トランジスタ４および後段トランジスタ９のバイアスポイントをＢ級またはＣ級に設定すればよい。しかし、そうすると出力増加に伴って利得変動が起こり、増幅器の歪み特性が劣化してしまう。一方、増幅器を低歪み動作させるためにはバイアスポイントをＡＢ級に設定すればよいが、その場合には低出力および中出力時に効率が低下してしまう。したがって、従来の増幅器を、広い出力ダイナミックレンジでの高効率動作と、低歪み動作の両方が要求される次世代または第３世代の携帯電話等に用いるのは困難である。
【０００７】
本発明は、上記問題点に鑑みてなされたものであって、広い出力ダイナミックレンジでの高効率動作と、低歪み動作の両方を満足する増幅器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる増幅器は、複数段の増幅段を有し、前段の増幅段の出力信号を増幅するための後段の増幅段を、並列に接続された複数のトランジスタで構成し、前段の増幅段を構成するトランジスタおよび後段のトランジスタのうちの一部についてはバイアスポイントをＡＢ級とするとともに、後段のトランジスタの残りを、高出力時にオンさせ、低出力および中出力時にオフさせることを特徴とする。
【０００９】
この発明によれば、前段の増幅段を構成するトランジスタと後段のトランジスタの一部はＡＢ級で動作し、低出力および中出力時には後段のトランジスタの残りがオフ状態となる。一方、高出力時には後段のトランジスタの残りがオン状態となる。
【００１０】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明するが、以下の実施の形態では、本発明を、２段のバイポーラトランジスタで構成された増幅器に適用した例について説明する。
【００１１】
（実施の形態１）
図１は、本発明の実施の形態１にかかる出力増幅器の要部を示す回路図である。この増幅器は、インダクタ２１およびキャパシタ２２からなる入力整合回路２３と、エミッタがキャパシタ４１を介して接地された前段トランジスタ２４と、キャパシタ２５，４２，４３およびインダクタ２６からなる段間整合回路２８と、エミッタが接地された２個の後段トランジスタ４４，４５と、後段ＤＣバイアス制御回路５１と、図示しない出力整合回路とによって構成されている。これら入力整合回路２３、前段トランジスタ２４、段間整合回路２８、２個の後段トランジスタ４４，４５、後段ＤＣバイアス制御回路５１および出力整合回路は同一半導体チップ上に集積されていてもよいし、２以上の半導体チップ上に分散して設けられていてもよい。
【００１２】
前段トランジスタ２４のベースバイアスＶｂ１はインダクタ３０を介して外部から供給される。前段トランジスタ２４のコレクタバイアスＶｃｃ１はインダクタ３１を介して外部から供給される。後段トランジスタ４４，４５のうちの第１の後段トランジスタ４４のベースバイアスＶｂ２はインダクタ３２を介して外部から供給される。
【００１３】
後段トランジスタ４４，４５のうちの第２の後段トランジスタ４５のベースには後段ＤＣバイアス制御回路５１によって制御されたバイアスが印加される。この後段ＤＣバイアス制御回路５１は、前段トランジスタ２４のエミッタと第２の後段トランジスタ４５のベースとの間に直列に接続された２個のＡＣカット用インダクタ５２，５３と、それらＡＣカット用インダクタ５２，５３の接続点と接地点との間に接続されたシャント抵抗５４とによって構成されている。
【００１４】
第２の後段トランジスタ４５のベースバイアスは、前段トランジスタ２４のＤＣエミッタ電流（ＩＥ）とシャント抵抗５４の抵抗値との積によって決まる。シャント抵抗５４は、第２の後段トランジスタ４５が低出力および中出力時にオフ状態となり、高出力時にオン状態となるような抵抗値に設定される。
【００１５】
第１および第２の後段トランジスタ４４，４５には、インダクタ３３を介して外部からコレクタバイアスＶｃｃ２が共通に供給される。前段トランジスタ２４および第１の後段トランジスタ４４のバイアスポイントはともにＡＢ級に設定される。
【００１６】
外部から供給されたＲＦ信号（ＲＦｉｎ）は入力整合回路２３を介して前段トランジスタ２４のベースに入力される。前段トランジスタ２４のコレクタ出力は段間整合回路２８を介して第１および第２の後段トランジスタ４４，４５の各ベースに供給される。第１および第２の後段トランジスタ４４，４５の各コレクタは図示しない出力整合回路を介して出力端子３５に共通接続されており、第１および第２の後段トランジスタ４４，４５の各コレクタから出力されたＲＦ信号は、重ね合わされて図示しない出力整合回路を介して外部へ出力される。
【００１７】
ここで、前段トランジスタ２４のＤＣエミッタ電流（ＩＥ）が少ないときには、第２の後段トランジスタ４５はオフ状態となる。前段トランジスタ２４のＤＣエミッタ電流（ＩＥ）が増加すると、第２の後段トランジスタ４５のベースバイアスが大きくなり、オン状態となる。つまり、低出力および中出力時には第１の後段トランジスタ４４の出力信号のみが外部へ出力される。高出力時には、第１の後段トランジスタ４４の出力信号と第２の後段トランジスタ４５の出力信号の両方が外部へ出力される。
【００１８】
なお、図１において、符号３４はＲＦ信号の入力端子、符号３６はベースバイアスＶｂ１の印加端子、符号３７はコレクタバイアスＶｃｃ１の印加端子、符号３８はベースバイアスＶｂ２の印加端子、符号３９はコレクタバイアスＶｃｃ２の印加端子である。
【００１９】
上述した実施の形態１によれば、前段トランジスタ２４と第１の後段トランジスタ４４がＡＢ級で動作し、低出力および中出力時には第２の後段トランジスタ４５がオフ状態となるので、従来の二段増幅器をＡＢ級で動作させる場合よりも低出力および中出力時の効率低下を抑制することができる。また、第２の後段トランジスタ４５がオン状態となることによって、高出力動作が可能となる。また、前段トランジスタ２４と第１の後段トランジスタ４４がＢ級やＣ級で動作しないことによって、出力増加に伴う利得の変動を抑制することができるので、低歪み動作が可能となる。したがって、広い出力ダイナミックレンジでの高効率動作と、低歪み動作の両方を満足する増幅器が得られる。
【００２０】
なお、上述した実施の形態１において、後段ＤＣバイアス制御回路５１の代わりに、図２〜図４にそれぞれ示す種々の構成の後段ＤＣバイアス制御回路５５，５７，５９を用いることができる。たとえば、図２に示す後段ＤＣバイアス制御回路５５は、前段トランジスタ２４のエミッタ側のＡＣカット用インダクタ５２の代わりに抵抗５６を接続したものである。また、図３に示す後段ＤＣバイアス制御回路５７は、第２の後段トランジスタ４５のベース側のＡＣカット用インダクタ５３の代わりに抵抗５８を接続したものである。
【００２１】
また、図４に示す後段ＤＣバイアス制御回路５９は、２個のＡＣカット用インダクタ５２，５３の代わりに抵抗６０，６１を直列に接続したものである。この後段ＤＣバイアス制御回路５９では、使用する周波数帯域において、前段トランジスタ２４側の抵抗６０のインピーダンスは、前段トランジスタ２４のエミッタに接続されたキャパシタ４１よりも十分に高く、かつ第２の後段トランジスタ４５側の抵抗６１のインピーダンスは、第２の後段トランジスタ４５の入力インピーダンスよりも十分に高い必要がある。
【００２２】
また、上述した実施の形態１において、後段ＤＣバイアス制御回路５１の代わりに、図５〜図７にそれぞれ示す種々の構成の後段ＤＣバイアス制御回路６２，６５，６６を用いることができる。たとえば、図５に示す後段ＤＣバイアス制御回路６２は、２個のＡＣカット用インダクタ５２，５３の間に直列に抵抗６３を接続するとともに、その抵抗６３と第２の後段トランジスタ４５側のＡＣカット用インダクタ５３との接続点にシャント抵抗５４の代わりにシャントダイオード６４を接続したものである。
【００２３】
また、図６に示す後段ＤＣバイアス制御回路６５は、前段トランジスタ２４のエミッタ側のＡＣカット用インダクタ５２の代わりに抵抗５６を接続するとともに、シャント抵抗５４の代わりにシャントダイオード６４を接続したものである。また、図７に示す後段ＤＣバイアス制御回路６６は、２個のＡＣカット用インダクタ５２，５３の代わりに抵抗６０，６１を直列に接続するとともに、シャント抵抗５４の代わりにシャントダイオード６４を接続したものである。
【００２４】
この後段ＤＣバイアス制御回路６６においても、図４に関連して説明したとおり、使用する周波数帯域において、前段トランジスタ２４側の抵抗６０のインピーダンスは、前段トランジスタ２４のエミッタに接続されたキャパシタ４１よりも十分に高く、かつ第２の後段トランジスタ４５側の抵抗６１のインピーダンスは、第２の後段トランジスタ４５の入力インピーダンスよりも十分に高い必要がある。図５〜図７に示すようにシャント抵抗５４の代わりにシャントダイオード６４を用いると、温度上昇に伴う第２の後段トランジスタ４５の電流変動を抑制することができる。つまり、後段ＤＣバイアス制御回路６２，６５，６６は温度補償セルフバイアス回路を構成する。
【００２５】
（実施の形態２）
図８は、本発明の実施の形態２にかかる出力増幅器の要部を示す回路図である。実施の形態２が実施の形態１と異なるのは、主に以下の２点である。第１に、前段トランジスタ２４を利用した後段ＤＣバイアス制御回路５１の代わりに、第２の後段トランジスタ４５のベースバイアスを制御するための制御用トランジスタ７２を有する後段ＤＣバイアス制御回路７１を設けたことである。第２に、その制御用トランジスタ７２の前に入力整合回路７３を設けたことである。実施の形態２のその他の構成は実施の形態１と同じであるため、実施の形態１と同じ構成については実施の形態１と同一の符号を付して説明を省略し、実施の形態１と異なる構成についてのみ説明する。
【００２６】
入力整合回路７３は、インダクタ７４およびキャパシタ７５によって構成される。入力端子３４から入力されたＲＦ信号は入力整合回路２３を介して前段トランジスタ２４のベースに入力されるとともに、もう一方の入力整合回路７３を介して制御用トランジスタ７２のベースにも入力される。制御用トランジスタ７２のベースバイアスＶｂ１’はインダクタ７６を介して外部から供給される。
【００２７】
制御用トランジスタ７２のコレクタと接地点との間には、そのコレクタ側から順にキャパシタ７７および抵抗７８が直列に接続されている。制御用トランジスタ７２のコレクタバイアスＶｃｃ１’はインダクタ７９を介して外部から供給される。制御用トランジスタ７２のエミッタはキャパシタ８０を介して接地されている。また、制御用トランジスタ７２のエミッタと第２の後段トランジスタ４５のベースとの間には、２個のＡＣカット用インダクタ５２，５３が直列に接続されており、それらＡＣカット用インダクタ５２，５３の接続点と接地点との間にシャント抵抗５４が接続されている。後段ＤＣバイアス制御回路７１は、これら制御用トランジスタ７２、キャパシタ７７，８０、インダクタ５２，５３，７９および抵抗５４，７８によって構成されている。
【００２８】
実施の形態２では、第２の後段トランジスタ４５のベースバイアスは、制御用トランジスタ７２のＤＣエミッタ電流（ＩＥ）とシャント抵抗５４の抵抗値との積によって決まる。シャント抵抗５４は、第２の後段トランジスタ４５が低出力および中出力時にオフ状態となり、高出力時にオン状態となるような抵抗値に設定される。したがって、入力されたＲＦ信号のレベルに応じて制御用トランジスタ７２のＤＣエミッタ電流（ＩＥ）が少ないときには、第２の後段トランジスタ４５はオフ状態となる。制御用トランジスタ７２のＤＣエミッタ電流（ＩＥ）が増加すると、第２の後段トランジスタ４５のベースバイアスが大きくなり、オン状態となる。
【００２９】
入力整合回路２３，７３、前段トランジスタ２４、段間整合回路２８、２個の後段トランジスタ４４，４５、後段ＤＣバイアス制御回路７１および図示しない出力整合回路は同一半導体チップ上に集積されていてもよいし、２以上の半導体チップ上に分散して設けられていてもよい。なお、図８において、符号８１はベースバイアスＶｂ１’の印加端子、符号８２はコレクタバイアスＶｃｃ１’の印加端子である。
【００３０】
上述した実施の形態２によれば、実施の形態１と同様に、前段トランジスタ２４と第１の後段トランジスタ４４がＡＢ級で動作し、低出力および中出力時には第２の後段トランジスタ４５がオフ状態となり、一方、高出力時には第２の後段トランジスタ４５がオン状態となるため、広い出力ダイナミックレンジでの高効率動作と、低歪み動作の両方を満足する増幅器が得られる。
【００３１】
なお、上述した実施の形態２において、後段ＤＣバイアス制御回路５１の代わりに、図９〜図１１にそれぞれ示す種々の構成の後段ＤＣバイアス制御回路８３，８４，８５を用いることができる。たとえば、図９に示す後段ＤＣバイアス制御回路８３は、制御用トランジスタ７２のエミッタ側のＡＣカット用インダクタ５２の代わりに抵抗５６を接続したものである。また、図１０に示す後段ＤＣバイアス制御回路８４は、第２の後段トランジスタ４５のベース側のＡＣカット用インダクタ５３の代わりに抵抗５８を接続したものである。
【００３２】
また、図１１に示す後段ＤＣバイアス制御回路８５は、２個のＡＣカット用インダクタ５２，５３の代わりに抵抗６０，６１を直列に接続したものである。この後段ＤＣバイアス制御回路８５では、使用する周波数帯域において、制御用トランジスタ７２側の抵抗６０のインピーダンスは、制御用トランジスタ７２のエミッタに接続されたキャパシタ８０よりも十分に高く、かつ第２の後段トランジスタ４５側の抵抗６１のインピーダンスは、第２の後段トランジスタ４５の入力インピーダンスよりも十分に高い必要がある。
【００３３】
また、上述した実施の形態２において、後段ＤＣバイアス制御回路５１の代わりに、図１２〜図１４にそれぞれ示す種々の構成の後段ＤＣバイアス制御回路８６，８７，８８を用いることができる。たとえば、図１２に示す後段ＤＣバイアス制御回路８６は、２個のＡＣカット用インダクタ５２，５３の間に直列に抵抗６３を接続するとともに、その抵抗６３と第２の後段トランジスタ４５側のＡＣカット用インダクタ５３との接続点にシャント抵抗５４の代わりにシャントダイオード６４を接続したものである。
【００３４】
また、図１３に示す後段ＤＣバイアス制御回路８７は、制御用トランジスタ７２のエミッタ側のＡＣカット用インダクタ５２の代わりに抵抗５６を接続するとともに、シャント抵抗５４の代わりにシャントダイオード６４を接続したものである。また、図１４に示す後段ＤＣバイアス制御回路８８は、２個のＡＣカット用インダクタ５２，５３の代わりに抵抗６０，６１を直列に接続するとともに、シャント抵抗５４の代わりにシャントダイオード６４を接続したものである。
【００３５】
この後段ＤＣバイアス制御回路８８においても、図１１に関連して説明したとおり、使用する周波数帯域において、制御用トランジスタ７２側の抵抗６０のインピーダンスは、制御用トランジスタ７２のエミッタに接続されたキャパシタ８０よりも十分に高く、かつ第２の後段トランジスタ４５側の抵抗６１のインピーダンスは、第２の後段トランジスタ４５の入力インピーダンスよりも十分に高い必要がある。図１２〜図１４に示すようにシャント抵抗５４の代わりにシャントダイオード６４を用いると、温度上昇に伴う第２の後段トランジスタ４５の電流変動を抑制することができる。
【００３６】
以上において本発明は、種々変更可能であり、たとえば増幅段の段数は２段に限らず３段以上でもよいし、２段目以降の増幅段が、並列接続された３個以上のトランジスタによって構成されていてもよいし、またバイポーラトランジスタに代えて電界効果トランジスタで構成されていてもよい。
【００３７】
（付記１）前段の増幅段の出力信号をその直後の後段の増幅段で増幅する増幅器であって、
前記後段の増幅段は、並列に接続された複数の増幅手段によって構成され、
該増幅手段のうちの一部の増幅手段は、前記前段の増幅段のＲＦ入力に応じて増幅動作のオン／オフを切り替えること、もしくは、ＲＦ入力の増加にともなってバイアス電流を増加させることを特徴とする増幅器。
【００３８】
（付記２）ＲＦ信号が入力される前段トランジスタと、
段間整合回路と、
並列に接続され、かつ前記段間整合回路を介して前記前段トランジスタの出力信号が入力される複数のトランジスタよりなる後段トランジスタ群と、
前記後段トランジスタ群のうちの一部のトランジスタのバイアスを前記ＲＦ信号の入力レベルに応じて制御する後段ＤＣバイアス制御回路と、
を具備することを特徴とする増幅器。
【００３９】
（付記３）前記後段ＤＣバイアス制御回路は、前記前段トランジスタのエミッタと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのベースとの間に接続されていることを特徴とする付記２に記載の増幅器。
【００４０】
（付記４）前記後段ＤＣバイアス制御回路は、前記エミッタと前記ベースとの間に直列に接続されたＡＣカット用のインダクタと、シャント抵抗とによって構成されていることを特徴とする付記３に記載の増幅器。
【００４１】
（付記５）前記後段ＤＣバイアス制御回路は、前記エミッタと前記ベースとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャント抵抗とによって構成されていることを特徴とする付記３に記載の増幅器。
【００４２】
（付記６）前記後段ＤＣバイアス制御回路は、前記エミッタと前記ベースとの間に直列に接続された抵抗と、シャント抵抗とによって構成されていることを特徴とする付記３に記載の増幅器。
【００４３】
（付記７）前記後段ＤＣバイアス制御回路は、前記エミッタと前記ベースとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャントダイオードとによって構成されていることを特徴とする付記３に記載の増幅器。
【００４４】
（付記８）前記後段ＤＣバイアス制御回路は、前記エミッタと前記ベースとの間に直列に接続された抵抗と、シャントダイオードとによって構成されていることを特徴とする付記３に記載の増幅器。
【００４５】
（付記９）前記後段ＤＣバイアス制御回路は、前記前段トランジスタのソースと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのゲートとの間に接続されていることを特徴とする付記２に記載の増幅器。
【００４６】
（付記１０）前記後段ＤＣバイアス制御回路は、前記ソースと前記ゲートとの間に直列に接続されたＡＣカット用のインダクタと、シャント抵抗とによって構成されていることを特徴とする付記９に記載の増幅器。
【００４７】
（付記１１）前記後段ＤＣバイアス制御回路は、前記ソースと前記ゲートとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャント抵抗とによって構成されていることを特徴とする付記９に記載の増幅器。
【００４８】
（付記１２）前記後段ＤＣバイアス制御回路は、前記ソースと前記ゲートとの間に直列に接続された抵抗と、シャント抵抗とによって構成されていることを特徴とする付記９に記載の増幅器。
【００４９】
（付記１３）前記後段ＤＣバイアス制御回路は、前記ソースと前記ゲートとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャントダイオードとによって構成されていることを特徴とする付記９に記載の増幅器。
【００５０】
（付記１４）前記後段ＤＣバイアス制御回路は、前記ソースと前記ゲートとの間に直列に接続された抵抗と、シャントダイオードとによって構成されていることを特徴とする付記９に記載の増幅器。
【００５１】
（付記１５）前記後段ＤＣバイアス制御回路は、前記ＲＦ信号が入力され、かつそのＲＦ信号の入力レベルに応じて前記後段トランジスタ群のうちの一部のトランジスタのバイアスを制御する制御用トランジスタを有することを特徴とする付記２に記載の増幅器。
【００５２】
（付記１６）前記前段トランジスタ、前記後段トランジスタ群のうちのバイアスが固定されたトランジスタ、および前記制御用トランジスタはいずれもＡＢ級にバイアスされることを特徴とする付記１５に記載の増幅器。
【００５３】
（付記１７）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのエミッタと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのベースとの間に直列に接続されたＡＣカット用のインダクタと、シャント抵抗とをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００５４】
（付記１８）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのエミッタと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのベースとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャント抵抗とをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００５５】
（付記１９）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのエミッタと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのベースとの間に直列に接続された抵抗と、シャント抵抗とをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００５６】
（付記２０）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのエミッタと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのベースとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャントダイオードとをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００５７】
（付記２１）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのエミッタと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのベースとの間に直列に接続された抵抗と、シャントダイオードとをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００５８】
（付記２２）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのソースと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのゲートとの間に直列に接続されたＡＣカット用のインダクタと、シャント抵抗とをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００５９】
（付記２３）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのソースと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのゲートとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャント抵抗とをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００６０】
（付記２４）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのソースと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのゲートとの間に直列に接続された抵抗と、シャント抵抗とをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００６１】
（付記２５）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのソースと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのゲートとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャントダイオードとをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００６２】
（付記２６）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのソースと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのゲートとの間に直列に接続された抵抗と、シャントダイオードとをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００６３】
（付記２７）前記前段トランジスタ、前記段間整合回路、前記後段トランジスタ群および前記後段ＤＣバイアス制御回路は、同一の半導体チップ上に集積されていることを特徴とする付記２〜２６のいずれか一つに記載の増幅器。
【００６４】
（付記２８）前記前段トランジスタ、前記段間整合回路、前記後段トランジスタ群および前記後段ＤＣバイアス制御回路は、２以上の半導体チップ上に分散して設けられていることを特徴とする付記２〜２６のいずれか一つに記載の増幅器。
【００６５】
【発明の効果】
本発明によれば、前段の増幅段を構成するトランジスタと後段の増幅段を構成するトランジスタの一部はＡＢ級で動作し、低出力および中出力時には後段のトランジスタの残りがオフ状態となるので、従来の多段構成の増幅器をＡＢ級で動作させる場合よりも低出力および中出力時の効率低下を抑制することができる。また、後段のトランジスタの残りがオン状態となることによって、高出力動作が可能となる。また、前段のトランジスタと後段のトランジスタの一部をＢ級やＣ級で動作させないことによって、出力増加に伴う利得の変動を抑制することができるので、低歪み動作が可能となる。したがって、広い出力ダイナミックレンジでの高効率動作と、低歪み動作の両方を満足する増幅器が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる出力増幅器の要部を示す回路図である。
【図２】本発明の実施の形態１にかかる出力増幅器の変形例の要部を示す回路図である。
【図３】本発明の実施の形態１にかかる出力増幅器の変形例の要部を示す回路図である。
【図４】本発明の実施の形態１にかかる出力増幅器の変形例の要部を示す回路図である。
【図５】本発明の実施の形態１にかかる出力増幅器の変形例の要部を示す回路図である。
【図６】本発明の実施の形態１にかかる出力増幅器の変形例の要部を示す回路図である。
【図７】本発明の実施の形態１にかかる出力増幅器の変形例の要部を示す回路図である。
【図８】本発明の実施の形態２にかかる出力増幅器の要部を示す回路図である。
【図９】本発明の実施の形態２にかかる出力増幅器の変形例の要部を示す回路図である。
【図１０】本発明の実施の形態２にかかる出力増幅器の変形例の要部を示す回路図である。
【図１１】本発明の実施の形態２にかかる出力増幅器の変形例の要部を示す回路図である。
【図１２】本発明の実施の形態２にかかる出力増幅器の変形例の要部を示す回路図である。
【図１３】本発明の実施の形態２にかかる出力増幅器の変形例の要部を示す回路図である。
【図１４】本発明の実施の形態２にかかる出力増幅器の変形例の要部を示す回路図である。
【図１５】従来の出力増幅器の要部を示す回路図である。
【符号の説明】
２４ 前段トランジスタ（前段の増幅段）
２８ 段間整合回路
４４，４５ 後段トランジスタ（後段の増幅段、増幅手段）
５１，５５，５７，５９，６２，６５，６６，７１，８３〜８８ 後段ＤＣバイアス制御回路
５２，５３ ＡＣカット用インダクタ
５４ シャント抵抗
６３ 抵抗
６４ ダイオード（シャントダイオード）
７２ 制御用トランジスタ
【発明の属する技術分野】
本発明は、増幅器に関し、特に２段以上のトランジスタで構成された増幅器に関する。
【０００２】
携帯電話等の携帯端末では、たとえばバイポーラトランジスタを用いた２段構成の出力増幅器が用いられている。従来の携帯電話等では、全出力域において高効率動作が要求されるため、前段のトランジスタおよび後段のトランジスタのバイアスポイントはともにＢ級またはＣ級に近いところに設定されている。それに対して、次世代または第３世代の携帯電話等では、その出力を基地局との距離に応じて制御する必要があるため、出力ダイナミックレンジが従来よりも非常に広く、かつその全出力域で高効率動作が要求される。また、隣接チャネル漏洩電力を低く抑えるという要求があり、それを満足させるためには、隣接チャネル漏洩電力の主原因となる増幅器の歪みを低く抑える必要がある。
【０００３】
【従来の技術】
図１５は、従来の出力増幅器の要部を示す回路図である。この増幅器は、バイポーラトランジスタを用いた２段構成の増幅器であり、インダクタ１およびキャパシタ２からなる入力整合回路３と、エミッタが接地された前段トランジスタ４と、キャパシタ５，７およびインダクタ６からなる段間整合回路８と、エミッタが接地された後段トランジスタ９と、図示しない出力整合回路とによって構成されている。
【０００４】
前段トランジスタ４のベースバイアスＶｂ１はインダクタ１０を介して外部から供給される。前段トランジスタ４のコレクタバイアスＶｃｃ１はインダクタ１１を介して外部から供給される。後段トランジスタ９のベースバイアスＶｂ２はインダクタ１２を介して外部から供給される。後段トランジスタ９のコレクタバイアスＶｃｃ２はインダクタ１３を介して外部から供給される。ここで、上述したようにこの増幅器を携帯電話等に用いる場合、全出力域で高効率動作を実現するため、前段トランジスタ４および後段トランジスタ９のバイアスポイントはともにＢ級またはＣ級に近いところに設定される。
【０００５】
外部から供給されたＲＦ信号（ＲＦｉｎ）は入力整合回路３を介して前段トランジスタ４のベースに入力される。前段トランジスタ４のコレクタ出力は段間整合回路８を介して後段トランジスタ９のベースに供給される。後段トランジスタ９のコレクタから出力されたＲＦ信号（ＲＦｏｕｔ）は、図示しない出力整合回路を介して外部へ出力される。なお、図１５において、符号１４はＲＦ信号の入力端子、符号１５はＲＦ信号の出力端子、符号１６はベースバイアスＶｂ１の印加端子、符号１７はコレクタバイアスＶｃｃ１の印加端子、符号１８はベースバイアスＶｂ２の印加端子、符号１９はコレクタバイアスＶｃｃ２の印加端子である。
【０００６】
【発明が解決しようとする課題】
上述した従来の増幅器を、従来よりも広い出力ダイナミックレンジの全出力域にわたって高効率で動作させるためには、前段トランジスタ４および後段トランジスタ９のバイアスポイントをＢ級またはＣ級に設定すればよい。しかし、そうすると出力増加に伴って利得変動が起こり、増幅器の歪み特性が劣化してしまう。一方、増幅器を低歪み動作させるためにはバイアスポイントをＡＢ級に設定すればよいが、その場合には低出力および中出力時に効率が低下してしまう。したがって、従来の増幅器を、広い出力ダイナミックレンジでの高効率動作と、低歪み動作の両方が要求される次世代または第３世代の携帯電話等に用いるのは困難である。
【０００７】
本発明は、上記問題点に鑑みてなされたものであって、広い出力ダイナミックレンジでの高効率動作と、低歪み動作の両方を満足する増幅器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる増幅器は、複数段の増幅段を有し、前段の増幅段の出力信号を増幅するための後段の増幅段を、並列に接続された複数のトランジスタで構成し、前段の増幅段を構成するトランジスタおよび後段のトランジスタのうちの一部についてはバイアスポイントをＡＢ級とするとともに、後段のトランジスタの残りを、高出力時にオンさせ、低出力および中出力時にオフさせることを特徴とする。
【０００９】
この発明によれば、前段の増幅段を構成するトランジスタと後段のトランジスタの一部はＡＢ級で動作し、低出力および中出力時には後段のトランジスタの残りがオフ状態となる。一方、高出力時には後段のトランジスタの残りがオン状態となる。
【００１０】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明するが、以下の実施の形態では、本発明を、２段のバイポーラトランジスタで構成された増幅器に適用した例について説明する。
【００１１】
（実施の形態１）
図１は、本発明の実施の形態１にかかる出力増幅器の要部を示す回路図である。この増幅器は、インダクタ２１およびキャパシタ２２からなる入力整合回路２３と、エミッタがキャパシタ４１を介して接地された前段トランジスタ２４と、キャパシタ２５，４２，４３およびインダクタ２６からなる段間整合回路２８と、エミッタが接地された２個の後段トランジスタ４４，４５と、後段ＤＣバイアス制御回路５１と、図示しない出力整合回路とによって構成されている。これら入力整合回路２３、前段トランジスタ２４、段間整合回路２８、２個の後段トランジスタ４４，４５、後段ＤＣバイアス制御回路５１および出力整合回路は同一半導体チップ上に集積されていてもよいし、２以上の半導体チップ上に分散して設けられていてもよい。
【００１２】
前段トランジスタ２４のベースバイアスＶｂ１はインダクタ３０を介して外部から供給される。前段トランジスタ２４のコレクタバイアスＶｃｃ１はインダクタ３１を介して外部から供給される。後段トランジスタ４４，４５のうちの第１の後段トランジスタ４４のベースバイアスＶｂ２はインダクタ３２を介して外部から供給される。
【００１３】
後段トランジスタ４４，４５のうちの第２の後段トランジスタ４５のベースには後段ＤＣバイアス制御回路５１によって制御されたバイアスが印加される。この後段ＤＣバイアス制御回路５１は、前段トランジスタ２４のエミッタと第２の後段トランジスタ４５のベースとの間に直列に接続された２個のＡＣカット用インダクタ５２，５３と、それらＡＣカット用インダクタ５２，５３の接続点と接地点との間に接続されたシャント抵抗５４とによって構成されている。
【００１４】
第２の後段トランジスタ４５のベースバイアスは、前段トランジスタ２４のＤＣエミッタ電流（ＩＥ）とシャント抵抗５４の抵抗値との積によって決まる。シャント抵抗５４は、第２の後段トランジスタ４５が低出力および中出力時にオフ状態となり、高出力時にオン状態となるような抵抗値に設定される。
【００１５】
第１および第２の後段トランジスタ４４，４５には、インダクタ３３を介して外部からコレクタバイアスＶｃｃ２が共通に供給される。前段トランジスタ２４および第１の後段トランジスタ４４のバイアスポイントはともにＡＢ級に設定される。
【００１６】
外部から供給されたＲＦ信号（ＲＦｉｎ）は入力整合回路２３を介して前段トランジスタ２４のベースに入力される。前段トランジスタ２４のコレクタ出力は段間整合回路２８を介して第１および第２の後段トランジスタ４４，４５の各ベースに供給される。第１および第２の後段トランジスタ４４，４５の各コレクタは図示しない出力整合回路を介して出力端子３５に共通接続されており、第１および第２の後段トランジスタ４４，４５の各コレクタから出力されたＲＦ信号は、重ね合わされて図示しない出力整合回路を介して外部へ出力される。
【００１７】
ここで、前段トランジスタ２４のＤＣエミッタ電流（ＩＥ）が少ないときには、第２の後段トランジスタ４５はオフ状態となる。前段トランジスタ２４のＤＣエミッタ電流（ＩＥ）が増加すると、第２の後段トランジスタ４５のベースバイアスが大きくなり、オン状態となる。つまり、低出力および中出力時には第１の後段トランジスタ４４の出力信号のみが外部へ出力される。高出力時には、第１の後段トランジスタ４４の出力信号と第２の後段トランジスタ４５の出力信号の両方が外部へ出力される。
【００１８】
なお、図１において、符号３４はＲＦ信号の入力端子、符号３６はベースバイアスＶｂ１の印加端子、符号３７はコレクタバイアスＶｃｃ１の印加端子、符号３８はベースバイアスＶｂ２の印加端子、符号３９はコレクタバイアスＶｃｃ２の印加端子である。
【００１９】
上述した実施の形態１によれば、前段トランジスタ２４と第１の後段トランジスタ４４がＡＢ級で動作し、低出力および中出力時には第２の後段トランジスタ４５がオフ状態となるので、従来の二段増幅器をＡＢ級で動作させる場合よりも低出力および中出力時の効率低下を抑制することができる。また、第２の後段トランジスタ４５がオン状態となることによって、高出力動作が可能となる。また、前段トランジスタ２４と第１の後段トランジスタ４４がＢ級やＣ級で動作しないことによって、出力増加に伴う利得の変動を抑制することができるので、低歪み動作が可能となる。したがって、広い出力ダイナミックレンジでの高効率動作と、低歪み動作の両方を満足する増幅器が得られる。
【００２０】
なお、上述した実施の形態１において、後段ＤＣバイアス制御回路５１の代わりに、図２〜図４にそれぞれ示す種々の構成の後段ＤＣバイアス制御回路５５，５７，５９を用いることができる。たとえば、図２に示す後段ＤＣバイアス制御回路５５は、前段トランジスタ２４のエミッタ側のＡＣカット用インダクタ５２の代わりに抵抗５６を接続したものである。また、図３に示す後段ＤＣバイアス制御回路５７は、第２の後段トランジスタ４５のベース側のＡＣカット用インダクタ５３の代わりに抵抗５８を接続したものである。
【００２１】
また、図４に示す後段ＤＣバイアス制御回路５９は、２個のＡＣカット用インダクタ５２，５３の代わりに抵抗６０，６１を直列に接続したものである。この後段ＤＣバイアス制御回路５９では、使用する周波数帯域において、前段トランジスタ２４側の抵抗６０のインピーダンスは、前段トランジスタ２４のエミッタに接続されたキャパシタ４１よりも十分に高く、かつ第２の後段トランジスタ４５側の抵抗６１のインピーダンスは、第２の後段トランジスタ４５の入力インピーダンスよりも十分に高い必要がある。
【００２２】
また、上述した実施の形態１において、後段ＤＣバイアス制御回路５１の代わりに、図５〜図７にそれぞれ示す種々の構成の後段ＤＣバイアス制御回路６２，６５，６６を用いることができる。たとえば、図５に示す後段ＤＣバイアス制御回路６２は、２個のＡＣカット用インダクタ５２，５３の間に直列に抵抗６３を接続するとともに、その抵抗６３と第２の後段トランジスタ４５側のＡＣカット用インダクタ５３との接続点にシャント抵抗５４の代わりにシャントダイオード６４を接続したものである。
【００２３】
また、図６に示す後段ＤＣバイアス制御回路６５は、前段トランジスタ２４のエミッタ側のＡＣカット用インダクタ５２の代わりに抵抗５６を接続するとともに、シャント抵抗５４の代わりにシャントダイオード６４を接続したものである。また、図７に示す後段ＤＣバイアス制御回路６６は、２個のＡＣカット用インダクタ５２，５３の代わりに抵抗６０，６１を直列に接続するとともに、シャント抵抗５４の代わりにシャントダイオード６４を接続したものである。
【００２４】
この後段ＤＣバイアス制御回路６６においても、図４に関連して説明したとおり、使用する周波数帯域において、前段トランジスタ２４側の抵抗６０のインピーダンスは、前段トランジスタ２４のエミッタに接続されたキャパシタ４１よりも十分に高く、かつ第２の後段トランジスタ４５側の抵抗６１のインピーダンスは、第２の後段トランジスタ４５の入力インピーダンスよりも十分に高い必要がある。図５〜図７に示すようにシャント抵抗５４の代わりにシャントダイオード６４を用いると、温度上昇に伴う第２の後段トランジスタ４５の電流変動を抑制することができる。つまり、後段ＤＣバイアス制御回路６２，６５，６６は温度補償セルフバイアス回路を構成する。
【００２５】
（実施の形態２）
図８は、本発明の実施の形態２にかかる出力増幅器の要部を示す回路図である。実施の形態２が実施の形態１と異なるのは、主に以下の２点である。第１に、前段トランジスタ２４を利用した後段ＤＣバイアス制御回路５１の代わりに、第２の後段トランジスタ４５のベースバイアスを制御するための制御用トランジスタ７２を有する後段ＤＣバイアス制御回路７１を設けたことである。第２に、その制御用トランジスタ７２の前に入力整合回路７３を設けたことである。実施の形態２のその他の構成は実施の形態１と同じであるため、実施の形態１と同じ構成については実施の形態１と同一の符号を付して説明を省略し、実施の形態１と異なる構成についてのみ説明する。
【００２６】
入力整合回路７３は、インダクタ７４およびキャパシタ７５によって構成される。入力端子３４から入力されたＲＦ信号は入力整合回路２３を介して前段トランジスタ２４のベースに入力されるとともに、もう一方の入力整合回路７３を介して制御用トランジスタ７２のベースにも入力される。制御用トランジスタ７２のベースバイアスＶｂ１’はインダクタ７６を介して外部から供給される。
【００２７】
制御用トランジスタ７２のコレクタと接地点との間には、そのコレクタ側から順にキャパシタ７７および抵抗７８が直列に接続されている。制御用トランジスタ７２のコレクタバイアスＶｃｃ１’はインダクタ７９を介して外部から供給される。制御用トランジスタ７２のエミッタはキャパシタ８０を介して接地されている。また、制御用トランジスタ７２のエミッタと第２の後段トランジスタ４５のベースとの間には、２個のＡＣカット用インダクタ５２，５３が直列に接続されており、それらＡＣカット用インダクタ５２，５３の接続点と接地点との間にシャント抵抗５４が接続されている。後段ＤＣバイアス制御回路７１は、これら制御用トランジスタ７２、キャパシタ７７，８０、インダクタ５２，５３，７９および抵抗５４，７８によって構成されている。
【００２８】
実施の形態２では、第２の後段トランジスタ４５のベースバイアスは、制御用トランジスタ７２のＤＣエミッタ電流（ＩＥ）とシャント抵抗５４の抵抗値との積によって決まる。シャント抵抗５４は、第２の後段トランジスタ４５が低出力および中出力時にオフ状態となり、高出力時にオン状態となるような抵抗値に設定される。したがって、入力されたＲＦ信号のレベルに応じて制御用トランジスタ７２のＤＣエミッタ電流（ＩＥ）が少ないときには、第２の後段トランジスタ４５はオフ状態となる。制御用トランジスタ７２のＤＣエミッタ電流（ＩＥ）が増加すると、第２の後段トランジスタ４５のベースバイアスが大きくなり、オン状態となる。
【００２９】
入力整合回路２３，７３、前段トランジスタ２４、段間整合回路２８、２個の後段トランジスタ４４，４５、後段ＤＣバイアス制御回路７１および図示しない出力整合回路は同一半導体チップ上に集積されていてもよいし、２以上の半導体チップ上に分散して設けられていてもよい。なお、図８において、符号８１はベースバイアスＶｂ１’の印加端子、符号８２はコレクタバイアスＶｃｃ１’の印加端子である。
【００３０】
上述した実施の形態２によれば、実施の形態１と同様に、前段トランジスタ２４と第１の後段トランジスタ４４がＡＢ級で動作し、低出力および中出力時には第２の後段トランジスタ４５がオフ状態となり、一方、高出力時には第２の後段トランジスタ４５がオン状態となるため、広い出力ダイナミックレンジでの高効率動作と、低歪み動作の両方を満足する増幅器が得られる。
【００３１】
なお、上述した実施の形態２において、後段ＤＣバイアス制御回路５１の代わりに、図９〜図１１にそれぞれ示す種々の構成の後段ＤＣバイアス制御回路８３，８４，８５を用いることができる。たとえば、図９に示す後段ＤＣバイアス制御回路８３は、制御用トランジスタ７２のエミッタ側のＡＣカット用インダクタ５２の代わりに抵抗５６を接続したものである。また、図１０に示す後段ＤＣバイアス制御回路８４は、第２の後段トランジスタ４５のベース側のＡＣカット用インダクタ５３の代わりに抵抗５８を接続したものである。
【００３２】
また、図１１に示す後段ＤＣバイアス制御回路８５は、２個のＡＣカット用インダクタ５２，５３の代わりに抵抗６０，６１を直列に接続したものである。この後段ＤＣバイアス制御回路８５では、使用する周波数帯域において、制御用トランジスタ７２側の抵抗６０のインピーダンスは、制御用トランジスタ７２のエミッタに接続されたキャパシタ８０よりも十分に高く、かつ第２の後段トランジスタ４５側の抵抗６１のインピーダンスは、第２の後段トランジスタ４５の入力インピーダンスよりも十分に高い必要がある。
【００３３】
また、上述した実施の形態２において、後段ＤＣバイアス制御回路５１の代わりに、図１２〜図１４にそれぞれ示す種々の構成の後段ＤＣバイアス制御回路８６，８７，８８を用いることができる。たとえば、図１２に示す後段ＤＣバイアス制御回路８６は、２個のＡＣカット用インダクタ５２，５３の間に直列に抵抗６３を接続するとともに、その抵抗６３と第２の後段トランジスタ４５側のＡＣカット用インダクタ５３との接続点にシャント抵抗５４の代わりにシャントダイオード６４を接続したものである。
【００３４】
また、図１３に示す後段ＤＣバイアス制御回路８７は、制御用トランジスタ７２のエミッタ側のＡＣカット用インダクタ５２の代わりに抵抗５６を接続するとともに、シャント抵抗５４の代わりにシャントダイオード６４を接続したものである。また、図１４に示す後段ＤＣバイアス制御回路８８は、２個のＡＣカット用インダクタ５２，５３の代わりに抵抗６０，６１を直列に接続するとともに、シャント抵抗５４の代わりにシャントダイオード６４を接続したものである。
【００３５】
この後段ＤＣバイアス制御回路８８においても、図１１に関連して説明したとおり、使用する周波数帯域において、制御用トランジスタ７２側の抵抗６０のインピーダンスは、制御用トランジスタ７２のエミッタに接続されたキャパシタ８０よりも十分に高く、かつ第２の後段トランジスタ４５側の抵抗６１のインピーダンスは、第２の後段トランジスタ４５の入力インピーダンスよりも十分に高い必要がある。図１２〜図１４に示すようにシャント抵抗５４の代わりにシャントダイオード６４を用いると、温度上昇に伴う第２の後段トランジスタ４５の電流変動を抑制することができる。
【００３６】
以上において本発明は、種々変更可能であり、たとえば増幅段の段数は２段に限らず３段以上でもよいし、２段目以降の増幅段が、並列接続された３個以上のトランジスタによって構成されていてもよいし、またバイポーラトランジスタに代えて電界効果トランジスタで構成されていてもよい。
【００３７】
（付記１）前段の増幅段の出力信号をその直後の後段の増幅段で増幅する増幅器であって、
前記後段の増幅段は、並列に接続された複数の増幅手段によって構成され、
該増幅手段のうちの一部の増幅手段は、前記前段の増幅段のＲＦ入力に応じて増幅動作のオン／オフを切り替えること、もしくは、ＲＦ入力の増加にともなってバイアス電流を増加させることを特徴とする増幅器。
【００３８】
（付記２）ＲＦ信号が入力される前段トランジスタと、
段間整合回路と、
並列に接続され、かつ前記段間整合回路を介して前記前段トランジスタの出力信号が入力される複数のトランジスタよりなる後段トランジスタ群と、
前記後段トランジスタ群のうちの一部のトランジスタのバイアスを前記ＲＦ信号の入力レベルに応じて制御する後段ＤＣバイアス制御回路と、
を具備することを特徴とする増幅器。
【００３９】
（付記３）前記後段ＤＣバイアス制御回路は、前記前段トランジスタのエミッタと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのベースとの間に接続されていることを特徴とする付記２に記載の増幅器。
【００４０】
（付記４）前記後段ＤＣバイアス制御回路は、前記エミッタと前記ベースとの間に直列に接続されたＡＣカット用のインダクタと、シャント抵抗とによって構成されていることを特徴とする付記３に記載の増幅器。
【００４１】
（付記５）前記後段ＤＣバイアス制御回路は、前記エミッタと前記ベースとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャント抵抗とによって構成されていることを特徴とする付記３に記載の増幅器。
【００４２】
（付記６）前記後段ＤＣバイアス制御回路は、前記エミッタと前記ベースとの間に直列に接続された抵抗と、シャント抵抗とによって構成されていることを特徴とする付記３に記載の増幅器。
【００４３】
（付記７）前記後段ＤＣバイアス制御回路は、前記エミッタと前記ベースとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャントダイオードとによって構成されていることを特徴とする付記３に記載の増幅器。
【００４４】
（付記８）前記後段ＤＣバイアス制御回路は、前記エミッタと前記ベースとの間に直列に接続された抵抗と、シャントダイオードとによって構成されていることを特徴とする付記３に記載の増幅器。
【００４５】
（付記９）前記後段ＤＣバイアス制御回路は、前記前段トランジスタのソースと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのゲートとの間に接続されていることを特徴とする付記２に記載の増幅器。
【００４６】
（付記１０）前記後段ＤＣバイアス制御回路は、前記ソースと前記ゲートとの間に直列に接続されたＡＣカット用のインダクタと、シャント抵抗とによって構成されていることを特徴とする付記９に記載の増幅器。
【００４７】
（付記１１）前記後段ＤＣバイアス制御回路は、前記ソースと前記ゲートとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャント抵抗とによって構成されていることを特徴とする付記９に記載の増幅器。
【００４８】
（付記１２）前記後段ＤＣバイアス制御回路は、前記ソースと前記ゲートとの間に直列に接続された抵抗と、シャント抵抗とによって構成されていることを特徴とする付記９に記載の増幅器。
【００４９】
（付記１３）前記後段ＤＣバイアス制御回路は、前記ソースと前記ゲートとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャントダイオードとによって構成されていることを特徴とする付記９に記載の増幅器。
【００５０】
（付記１４）前記後段ＤＣバイアス制御回路は、前記ソースと前記ゲートとの間に直列に接続された抵抗と、シャントダイオードとによって構成されていることを特徴とする付記９に記載の増幅器。
【００５１】
（付記１５）前記後段ＤＣバイアス制御回路は、前記ＲＦ信号が入力され、かつそのＲＦ信号の入力レベルに応じて前記後段トランジスタ群のうちの一部のトランジスタのバイアスを制御する制御用トランジスタを有することを特徴とする付記２に記載の増幅器。
【００５２】
（付記１６）前記前段トランジスタ、前記後段トランジスタ群のうちのバイアスが固定されたトランジスタ、および前記制御用トランジスタはいずれもＡＢ級にバイアスされることを特徴とする付記１５に記載の増幅器。
【００５３】
（付記１７）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのエミッタと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのベースとの間に直列に接続されたＡＣカット用のインダクタと、シャント抵抗とをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００５４】
（付記１８）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのエミッタと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのベースとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャント抵抗とをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００５５】
（付記１９）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのエミッタと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのベースとの間に直列に接続された抵抗と、シャント抵抗とをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００５６】
（付記２０）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのエミッタと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのベースとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャントダイオードとをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００５７】
（付記２１）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのエミッタと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのベースとの間に直列に接続された抵抗と、シャントダイオードとをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００５８】
（付記２２）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのソースと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのゲートとの間に直列に接続されたＡＣカット用のインダクタと、シャント抵抗とをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００５９】
（付記２３）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのソースと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのゲートとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャント抵抗とをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００６０】
（付記２４）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのソースと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのゲートとの間に直列に接続された抵抗と、シャント抵抗とをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００６１】
（付記２５）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのソースと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのゲートとの間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、シャントダイオードとをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００６２】
（付記２６）前記後段ＤＣバイアス制御回路は、前記制御用トランジスタのソースと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのゲートとの間に直列に接続された抵抗と、シャントダイオードとをさらに有することを特徴とする付記１５または１６に記載の増幅器。
【００６３】
（付記２７）前記前段トランジスタ、前記段間整合回路、前記後段トランジスタ群および前記後段ＤＣバイアス制御回路は、同一の半導体チップ上に集積されていることを特徴とする付記２〜２６のいずれか一つに記載の増幅器。
【００６４】
（付記２８）前記前段トランジスタ、前記段間整合回路、前記後段トランジスタ群および前記後段ＤＣバイアス制御回路は、２以上の半導体チップ上に分散して設けられていることを特徴とする付記２〜２６のいずれか一つに記載の増幅器。
【００６５】
【発明の効果】
本発明によれば、前段の増幅段を構成するトランジスタと後段の増幅段を構成するトランジスタの一部はＡＢ級で動作し、低出力および中出力時には後段のトランジスタの残りがオフ状態となるので、従来の多段構成の増幅器をＡＢ級で動作させる場合よりも低出力および中出力時の効率低下を抑制することができる。また、後段のトランジスタの残りがオン状態となることによって、高出力動作が可能となる。また、前段のトランジスタと後段のトランジスタの一部をＢ級やＣ級で動作させないことによって、出力増加に伴う利得の変動を抑制することができるので、低歪み動作が可能となる。したがって、広い出力ダイナミックレンジでの高効率動作と、低歪み動作の両方を満足する増幅器が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる出力増幅器の要部を示す回路図である。
【図２】本発明の実施の形態１にかかる出力増幅器の変形例の要部を示す回路図である。
【図３】本発明の実施の形態１にかかる出力増幅器の変形例の要部を示す回路図である。
【図４】本発明の実施の形態１にかかる出力増幅器の変形例の要部を示す回路図である。
【図５】本発明の実施の形態１にかかる出力増幅器の変形例の要部を示す回路図である。
【図６】本発明の実施の形態１にかかる出力増幅器の変形例の要部を示す回路図である。
【図７】本発明の実施の形態１にかかる出力増幅器の変形例の要部を示す回路図である。
【図８】本発明の実施の形態２にかかる出力増幅器の要部を示す回路図である。
【図９】本発明の実施の形態２にかかる出力増幅器の変形例の要部を示す回路図である。
【図１０】本発明の実施の形態２にかかる出力増幅器の変形例の要部を示す回路図である。
【図１１】本発明の実施の形態２にかかる出力増幅器の変形例の要部を示す回路図である。
【図１２】本発明の実施の形態２にかかる出力増幅器の変形例の要部を示す回路図である。
【図１３】本発明の実施の形態２にかかる出力増幅器の変形例の要部を示す回路図である。
【図１４】本発明の実施の形態２にかかる出力増幅器の変形例の要部を示す回路図である。
【図１５】従来の出力増幅器の要部を示す回路図である。
【符号の説明】
２４ 前段トランジスタ（前段の増幅段）
２８ 段間整合回路
４４，４５ 後段トランジスタ（後段の増幅段、増幅手段）
５１，５５，５７，５９，６２，６５，６６，７１，８３〜８８ 後段ＤＣバイアス制御回路
５２，５３ ＡＣカット用インダクタ
５４ シャント抵抗
６３ 抵抗
６４ ダイオード（シャントダイオード）
７２ 制御用トランジスタ
Claims (8)
- 前段の増幅段の出力信号をその直後の後段の増幅段で増幅する増幅器であって、
前記前段の増幅段は、ＡＢ級にバイアスされた増幅手段によって構成され、
前記後段の増幅段は、並列に接続され、一部がＡＢ級にバイアスされた複数の増幅手段によって構成され、
該増幅手段のうちの、ＡＢ級にバイアスされた前記一部の増幅手段とは異なる増幅手段の増幅動作を、前記前段の増幅段に対するＲＦ入力が小さいときにオフ状態とし、前記ＲＦ入力が大きいときにオン状態に切り替えることを特徴とする増幅器。 - ＲＦ信号が入力され、ＡＢ級にバイアスされる前段トランジスタと、
段間整合回路と、
並列に接続され、かつ前記段間整合回路を介して前記前段トランジスタの出力信号が入力され、一部がＡＢ級にバイアスされた複数のトランジスタよりなる後段トランジスタ群と、
前記後段トランジスタ群のうち、ＡＢ級にバイアスされた前記一部のトランジスタとは異なるトランジスタの増幅動作が、前記ＲＦ信号の入力が小さいときにオフ状態となり、前記ＲＦ信号の入力が大きいときにオン状態となるように、前記ＡＢ級にバイアスされていないトランジスタのバイアスを制御する後段ＤＣバイアス制御回路と、
を具備することを特徴とする増幅器。 - 前記後段ＤＣバイアス制御回路は、キャパシタを介して接地されている前記前段トランジスタのエミッタと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのベースとの間に接続されていることを特徴とする請求項２に記載の増幅器。
- 前記後段ＤＣバイアス制御回路は、前記前段トランジスタのエミッタと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのベースと、の間に直列に接続されたＡＣカット用の２個のインダクタと、前記２個のインダクタの接続点と接地点との間に接続されたシャント抵抗とによって構成されていることを特徴とする請求項３に記載の増幅器。
- 前記後段ＤＣバイアス制御回路は、前記前段トランジスタのエミッタと、前記後段トランジスタ群のうちの前記後段ＤＣバイアス制御回路によってバイアスが制御されるトランジスタのベースと、の間に直列に接続されたＡＣカット用のインダクタおよび抵抗と、前記インダクタおよび前記抵抗の接続点と接地点との間に接続されたシャントダイオードとによって構成され、
前記抵抗は前記前段トランジスタのエミッタに接続され、前記インダクタは前記トランジスタのベースに接続されていることを特徴とする請求項３に記載の増幅器。 - 前記後段ＤＣバイアス制御回路は、前記ＲＦ信号が入力され、かつそのＲＦ信号の入力レベルの増加に応じて前記ＡＢ級にバイアスされていないトランジスタのバイアスを増加させる制御用トランジスタを有することを特徴とする請求項２に記載の増幅器。
- 前記制御用トランジスタはＡＢ級にバイアスされることを特徴とする請求項６に記載の増幅器。
- 前記前段トランジスタ、前記段間整合回路、前記後段トランジスタ群および前記後段ＤＣバイアス制御回路は、同一の半導体チップ上に集積されていることを特徴とする請求項２〜６のいずれか一つに記載の増幅器。
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