CN108418578A - 一种抗单粒子加固的分频器电路 - Google Patents

Abstract

本发明适用于分频器技术领域，提供了一种抗单粒子加固的分频器电路。该分频器包括：加固的D触发器和加固的与非门。相较于现有技术，本发明通过对时序逻辑电路和组合逻辑电路进行加固，提高了分频器电路的抗单粒子效应能力。D触发器包括时钟输入电路、DCVSL型主锁存器、DCVSL型从锁存器、Quatro型数据存储单元和Muller‑C型输出缓冲单元，其中DCVSL型主锁存器、DCVSL型从锁存器和Muller‑C型输出缓冲单元均采用双模冗余加固，从而提高时序逻辑电路的抗单粒子翻转效应。与非门采用差分串联电压开关逻辑结构进行加固，提高组合逻辑电路的抗单粒子瞬态效应。本发明具有高共模抑制比、抗单粒子效应等优点。

Description

一种抗单粒子加固的分频器电路

技术领域

本发明属于分频器电路领域，涉及一种抗单粒子加固的分频器电路。

背景技术

随着航天、航空、核能等事业的飞速发展，越来越多的电子系统需要工作在辐射环境中。辐射环境下高能粒子穿透到电路芯片内部，并在穿透的路径上产生电离，电路的内部节点将吸收电离产生的电子或空穴而改变原有的工作状态，从而产生多种辐射效应，如单粒子效应、总剂量效应等。每种辐射效应都会影响芯片功能，进而使整个系统功能失效，严重时可能导致灾难性的事故。为了有效应对辐射环境中各种辐射效应对电路系统的影响，开展抗辐射集成电路加固技术的研究对保证航天、航空、核能事业稳步发展有着重大的意义。

单粒子效应是对单个器件的影响，其导致敏感结点处的电流或者是电压出现瞬时性的突变；总剂量效应则是大量粒子和光子对电路的累积事件，在整个辐射过程中高能粒子的能量淀积和对器件的损伤效应都将对整个电路产生影响。对于体硅技术而言，随着工艺的缩小，栅氧化层的厚度减小，总剂量效应对芯片的影响在逐渐减小，相反单粒子效应对航天设备中电子器件的影响却日益加剧。

分频器电路广泛应用于混合信号集成电路中，可将单一频率的时钟进行分频，产生具有不同频率的时钟信号。分频器主要由D触发器等时序逻辑电路，以及与非门等组合逻辑电路构成。时序逻辑电路对单粒子效应非常敏感，因此传统的分频器加固方法是对触发器进行加固。然而随着工作频率的提高，组合逻辑电路的单粒子敏感性逐渐超过时序逻辑电路，因此，仅对时序逻辑电路进行加固，已经无法满足高速分频器的抗单粒子需求。

发明内容

本发明实施例提供了一种抗单粒子加固的分频器电路，旨在解决现有技术中分频器的抗单粒子翻转能力不高的问题。

本发明实施例提供了一种抗单粒子加固的分频器电路，所述分频器包括：两个加固的D触发器和两个加固的与非门；

所述加固D触发器包括时钟输入电路、DCVSL型主锁存器、DCVSL型从锁存器、存储单元和Muller-C型输出缓冲单元，所述DCVSL型主锁存器、DCVSL型从锁存器和Muller-C型输出缓冲单元均采用双模冗余加固，从而提高时序逻辑电路的抗单粒子翻转效应；

所述加固与非门采用差分串联电压开关逻辑结构进行抗辐射加固，提高组合逻辑电路的抗单粒子瞬态效应。

所述分频器有三个输入端和一个输出端，三个所述输入端分别为时钟信号输入端FIN，模式选择端MC和MCN，输出端为分频信号输出端FOUT；

所述加固D触发器有三个输入端和两个输出端，三个所述输入端分别为时钟信号输入端CK，数据输入端D和DN，输出端分别为信号输出端Q和QN；

所述加固与非门有四个输入端和两个输出端，四个所述输入端分别为A，AN，B和BN，两个所述输出端分别为AND和NAND。

所述的抗单粒子加固的分频器电路中，所述第一加固D触发器的DN端和D端分别与所述第二加固D触发器的Q端、QN端连接；所述第一加固D触发器的CK端与时钟输入端FIN端连接；所述第一加固D触发器的QN端和Q端分别与所述第一加固与非门的A端和AN端连接。

所述的抗单粒子加固的分频器电路中，所述第一加固与非门的B端和BN端分别与所述模式选择端MC端和MCN端连接；所述第一加固与非门的A端和AN端分别与所述第一加固D触发器的QN端和Q端连接；所述第一加固与非门的AND端和NAND端分别与所述第二加固与非门的AN端和A端连接。

所述的抗单粒子加固的分频器电路中，所述第二加固与非门的B端和BN端分别与所述第二加固D触发器的Q端和QN端连接；所述第二加固与非门的A端和AN端分别与所述第一加固与非门的NAND端和AND端连接；所述第二加固与非门的AND端和NAND端分别与所述第二加固D触发器的D端和DN端连接。

所述的抗单粒子加固的分频器电路中，所述第二加固D触发器的D端和DN端分别与所述第二加固与非门的AND端和NAND端连接；所述第二加固D触发器的CK端与时钟输入端FIN端连接；所述第二加固D触发器的QN端和Q端分别与所述第一加固D触发器的D端和DN端连接，还分别与所述第二加固与非门的BN端和B端连接。

所述加固D触发器中，时钟输入电路有一个输入端口CK和一个输出端口CKN，具体包括：第一PMOS管，第二PMOS管，第一NMOS管，第二NMOS管；所述第一PMOS管和第二PMOS管的衬底接电源VDD，所述第一NMOS管和第二NMOS管的衬底接地；所述第一PMOS管源极Ps1与电源VDD相连，栅极Pg1与输入端口CK相连，漏极Pd1与第一NMOS管漏极、第二PMOS管栅极Pg2、第二NMOS管栅极Ng2相连；所述第一NMOS管漏极Nd1与第一PMOS管漏极Pd1、第二PMOS管栅极Pg2、第二NMOS管栅极Ng2相连，栅极Ng1与输入端口CK相连，源极Ns1与地相连；所述第二PMOS管源极Ps2与电源VDD相连，栅极Pg2与第一PMOS管漏极Pd1、第一NMOS管漏极Nd1相连，漏极Pd2与输出端口CKN相连；所述第二NMOS管栅极Ng2与第一PMOS管漏极Pd1、第一NMOS管漏极Nd1相连，漏极Nd2与输出端口CKN相连，源极Ns2与地相连。

所述加固D触发器中，DCVSL型主锁存器有三个输入端口和四个输出端口，三个所述输入端口为D、DN和CK，四个所述输出端口为DN1、DP1、DN2、DP2，具体包括：第三PMOS管，第四PMOS管，第五PMOS管，第六PMOS管，第三NMOS管，第四NMOS管，第五NMOS管，第六NMOS管，第七NMOS管，第八NMOS管；所述第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管的衬底接电源VDD，所述第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管的衬底接地；所述第三PMOS管源极Ps3与电源VDD相连，漏极Pd3与第三NMOS管漏极Nd3、第四PMOS管栅极Pg4、输出端DN1相连，栅极Pg3与第四PMOS管漏极Pd4、第四NMOS管漏极Nd4、输出端DP1相连；所述第四PMOS管源极Ps4与电源VDD相连，漏极Pd4与第四NMOS管漏极Nd4、第三PMOS管栅极Pg3、输出端DP1相连，栅极Pg4与第三PMOS管漏极Pd3、第三NMOS管漏极Nd3、输出端DN1相连；所述第三NMOS管漏极Nd3与第三PMOS管漏极Pd3、第四PMOS管栅极Pg4、输出端DN1相连，源极Ns3与第四NMOS管源极Ns4、第五NMOS管漏极Nd5相连，栅极Ng3与输入端D相连；所述第四NMOS管漏极Nd4与第四PMOS管漏极Pd4、第三PMOS管栅极Pg3、输出端DP1相连，源极Ns4与第三NMOS管源极Ns3、第五NMOS管漏极Nd5相连，栅极Ng4与输入端DN相连；所述第五NMOS管漏极Nd5与第三NMOS管源极Ns3、第四NMOS管源极Ns4相连，栅极Ng5与CK输入端相连，源极Ns5与地相连；所述第五PMOS管源极Ps5与电源VDD相连，漏极Pd5与第六NMOS管漏极Nd6、第六PMOS管栅极Pg6、输出端DP2相连，栅极Pg5与第六PMOS管漏极Pd6、第七NMOS管漏极Nd7、输出端DN2相连；所述第六PMOS管源极Ps6与电源VDD相连，漏极Pd6与第七NMOS管漏极Nd7、第五PMOS管栅极Pg5、输出端DN2相连，栅极Pg6与第五PMOS管漏极Pd5、第六NMOS管漏极Nd6、输出端DP2相连；所述第六NMOS管漏极Nd6与第五PMOS管漏极Pd5、第六PMOS管栅极Pg6、输出端DP2相连，源极Ns6与第七NMOS管源极Ns7、第八NMOS管漏极Nd8相连，栅极Ng6与输入端DN相连；所述第七NMOS管漏极Nd7与第六PMOS管漏极Pd6、第五PMOS管栅极Pg5、输出端DN2相连，源极Ns7与第六NMOS管源极Ns6、第八NMOS管漏极Nd8相连，栅极Ng7与输入端D相连；所述第八NMOS管漏极Nd8与第六NMOS管源极Ns6、第七NMOS管源极Ns7相连，栅极Ng8与CK输入端相连，源极Ns8与地相连。

所述加固D触发器中，DCVSL型从锁存器有五个输入端口和四个输出端口，五个所述输入端口为DN1、DN2、DP1、DP2和CKN，四个所述输出端口为QN1、QP1、QN2、QP2，具体包括：第七PMOS管，第八PMOS管，第九PMOS管，第十PMOS管，第九NMOS管，第十NMOS管，第十一NMOS管，第十二NMOS管，第十三NMOS管，第十四NMOS管；所述第七PMOS管、第八PMOS管、第九PMOS管和第十PMOS管的衬底接电源VDD，所述第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管的衬底接地；所述第七PMOS管源极Ps7与电源VDD相连，漏极Pd7与第九NMOS管漏极Nd9、第八PMOS管栅极Pg8、输出端QN1相连，栅极Pg7与第八PMOS管漏极Pd8、第十NMOS管漏极Nd10、输出端QP1相连；所述第八PMOS管源极Ps8与电源VDD相连，漏极Pd8与第十NMOS管漏极Nd10、第七PMOS管栅极Pg7、输出端QP1相连，栅极Pg8与第七PMOS管漏极Pd7、第九NMOS管漏极Nd9、输出端QN1相连；所述第九NMOS管漏极Nd9与第七PMOS管漏极Pd7、第八PMOS管栅极Pg8、输出端QN1相连，源极Ns9与第十NMOS管源极Ns10、第十一NMOS管漏极Nd11相连，栅极Ng9与输入端DP1相连；所述第十NMOS管漏极Nd10与第八PMOS管漏极Pd8、第七PMOS管栅极Pg7、输出端QP1相连，源极Ns10与第九NMOS管源极Ns9、第十一NMOS管漏极Nd11相连，栅极Ng10与输入端DN1相连；所述第十一NMOS管漏极Nd11与第九NMOS管源极Ns9、第十NMOS管源极Ns10相连，栅极Ng11与CKN输入端相连，源极Ns11与地相连；所述第九PMOS管源极Ps9与电源VDD相连，漏极Pd9与第十二NMOS管漏极Nd12、第十PMOS管栅极Pg10、输出端QP2相连，栅极Pg9与第十PMOS管漏极Pd10、第十三NMOS管漏极Nd13、输出端QN2相连；所述第十PMOS管源极Ps10与电源VDD相连，漏极Pd10与第十三NMOS管漏极Nd13、第九PMOS管栅极Pg9、输出端QN2相连，栅极Pg10与第九PMOS管漏极Pd9、第十二NMOS管漏极Nd12、输出端QP2相连；所述第十二NMOS管漏极Nd12与第九PMOS管漏极Pd9、第十PMOS管栅极Pg10、输出端QP2相连，源极Ns12与第十三NMOS管源极Ns13、第十四NMOS管漏极Nd14相连，栅极Ng12与输入端DN2相连；所述第十三NMOS管漏极Nd13与第十PMOS管漏极Pd10、第九PMOS管栅极Pg9、输出端QN2相连，源极Ns13与第十二NMOS管源极Ns12、第十四NMOS管漏极Nd14相连，栅极Ng13与输入端DP2相连；所述第十四NMOS管漏极Nd14与第十二NMOS管源极Ns12、第十三NMOS管源极Ns13相连，栅极Ng14与CKN输入端相连，源极Ns14与地相连。

所述加固D触发器中，Quatro型数据存储单元有四个输入输出端口，四个所述输入输出端口分别为DP1、DP2、DN1、DN2，具体包括：第十一PMOS管，第十二PMOS管，第十三PMOS管，第十四PMOS管，第十五PMOS管，第十六PMOS管，第十五NMOS管，第十六NMOS管，第十七NMOS管，第十八NMOS管；所述第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管和第十六PMOS管的衬底接电源VDD，所述第十五NMOS管、第十六NMOS管、第十七NMOS管和第十八NMOS管的衬底接地；所述第十一PMOS管源极Ps11与电源VDD相连，漏极Pd11与第十五NMOS管漏极Nd15、第十三PMOS管栅极Pg13、第十二PMOS管栅极Pg12相连，栅极Pg11与第十二PMOS管漏极Pd12、第十六NMOS管漏极Nd16、第十四PMOS管栅极Pg14相连；所述第十二PMOS管源极Ps12与电源VDD相连，漏极Pd12与第十六NMOS管漏极Nd16、第十四PMOS管栅极Pg14、第十一PMOS管栅极Pg11相连，栅极Pg12与第十一PMOS管漏极Pd11、第十五NMOS管漏极Nd15、第十三PMOS管栅极Pg13相连；所述第十三PMOS管源极Ps13与电源VDD相连，漏极Pd13与第十五NMOS管栅极Ng15、第十七NMOS管漏极Nd17、第十八NMOS管栅极Ng18、输入输出端口DP1相连，栅极Ng13与第十一PMOS管漏极Pd11、第十二PMOS管栅极Pg12、第十五NMOS管漏极Nd15相连；所述第十四POMS管源极Ps14与电源VDD相连，漏极Pd14与第十六NMOS管栅极Ng16、第十七NMOS管栅极Ng17、第十八NMOS管漏极Nd18、输入输出端口DP1相连，栅极Ng14与第十二PMOS管漏极Pd12、第十六NMOS管漏极Nd16、第十一PMOS管栅极相连Pg11；所述第十五PMOS管源极Ps15与电源VDD相连，漏极Pd15与电源VDD相连，栅极Pg15与输入输出端口DN1相连；所述第十六PMOS管源极Ps16与电源VDD相连，漏极Pd16与电源VDD相连，栅极Pg16与输入输出端口DP2相连；所述第十五NMOS管源极Ns15与地相连，漏极Nd15与第十一PMOS管漏极Pd11、第十二PMOS管栅极Pg12、第十三PMOS管栅极Pg13相连，栅极Ng15与第十三PMOS管漏极Pd13、第十七NMOS管漏极Nd17、第十八NMOS管栅极Ng18、输入输出端口DP1相连；所述第十六NMOS管源极Ns16与地相连，漏极Nd16与第十二PMOS管漏极Pd12、第十一PMOS管栅极Pg11、第十四PMOS管栅极Pg14相连，栅极Ng16与第十四PMOS管漏极Pd14、第十八NMOS管漏极Pd18、第十七NMOS管栅极Ng17、输入输出端口DN2相连；所述第十七NMOS管源极Ns17与地相连，漏极Nd17与第十三PMOS管漏极Pd13、第十五NMOS管栅极Ng15、第十八NMOS管栅极Ng18、输入输出端口DP1相连，栅极Ng17与第十四PMOS管漏极Pd14、第十八NMOS管漏极Nd18、第十六NMOS管栅极Ng16、输入输出端口DN2相连；所述第十八NMOS管源极Ns18与地相连，漏极Nd18与第十四PMOS管漏极Pd14、第十六NMOS管栅极Ng16、第十七NMOS管栅极Ng17、输入输出端口DN2相连，栅极Ng18与第十三PMOS管漏极Pd13、第十七NMOS管漏极Nd17、第十五NMOS管栅极Ng15、输入输出端口DP1相连。

所述加固D触发器中，Muller-C型输出缓冲单元有四个输入端口和两个输出端口，四个所述输入端口分别为QN1、QN2、QP1、QP2，两个所述输出端口分别为Q和QN，具体包括：第十七PMOS管，第十八PMOS管，第十九PMOS管，第二十PMOS管，第十九NMOS管，第二十NMOS管，第二十一NMOS管，第二十二NMOS管；所述第十七PMOS管、第十八PMOS管、第十九PMOS管和第二十PMOS管的衬底接电源VDD，所述第十九NMOS管、第二十NMOS管、第二十一NMOS管和第二十二NMOS管的衬底接地；所述第十七PMOS管源极Ps17与电源VDD相连，漏极Pd17与第二PMOS管源极Ps18相连，栅极Pg17与输入端口QN1相连；所述第十八PMOS管源极Ps18与第十七PMOS管漏极Pd17相连，漏极Pd18与第十九NMOS管漏极Nd19、输出端口Q相连，栅极Pg18与输入端口QN2相连；所述第十九NMOS管漏极Nd19与第十八PMOS管漏极Pd18相连，源极Ps19与第二十NMOS管漏极Nd20相连，栅极Ng19与输入端口QN2相连；所述第二十NMOS管漏极Nd20与第十九NMOS管源极Ns19相连，源极Ns20与地相连，栅极Ng20与输入端口QN1相连；所述第十九PMOS管源极Ps19与电源VDD相连，漏极Pd19与第二十PMOS管源极Ps20相连，栅极Pg19与输入端口QP1相连；所述第二十PMOS管源极Ps20与第十九PMOS管漏极Pd19相连，漏极Pd20与第二十一NMOS管漏极Nd21、输出端口QP相连，栅极Pg20与输入端口QP2相连；所述第二十一NMOS管漏极Nd21与第二十PMOS管漏极Pd20相连，源极Ps21与第二十二NMOS管漏极Nd22相连，栅极Ng21与输入端口QP2相连；所述第二十二NMOS管漏极Nd22与第二十一NMOS管源极Ns21相连，源极Ns22与地相连，栅极Ng22与输入端口QP1相连。

所述加固与非门有四个输入端口和两个输出端口，四个所述输入端口分别为A、AN、B、BN，两个所述输出端口分别为AND和NAND，具体由第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管组成；所述第一PMOS管和第二PMOS管的衬底接电源VDD，所述第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管的衬底接地；所述第一PMOS管的漏极Pd1连接信号输出端NAND，栅极Pg1连接信号输出端AND，源极Ps1连接电源VDD；所述第二PMOS管的漏极Pd2连接信号输出端AND，栅极Pg2连接信号输出端NAND，源极Ps2连接电源VDD；所述第一NMOS管的漏极Nd1连接信号输出端NAND，栅极Ng1连接信号输入端A，源极Ns1连接所述第二NMOS管的漏极Nd2；所述第二NMOS管的漏极Nd2连接所述第一NMOS管的源极Ns1，栅极Ng2连接信号输入端B，源极Ns1连接地；所述第三NMOS管的漏极Nd3连接信号输出AND，栅极Ng3连接信号输入端AN，源极Ns3连接地；所述第四NMOS管的漏极Nd4连接信号输出AND，栅极Ng4连接信号输入端BN，源极Ns4连接地。

本发明与现有技术相比的有益效果在于：

本发明同时对组合逻辑电路和时序逻辑电路进行抗单粒子加固，使分频器达到更好的抗辐射效果。其中组合逻辑电路采用差分串联电压开关逻辑结构，可消除其单粒子瞬态脉冲在传播过程中的展宽效应；而时序逻辑电路结合空间冗余技术、Quatro技术和Muller C技术，达到更好的抗辐射效果。由于所述分频器对组合逻辑电路的单粒子效应进行加固，因此当分频器工作在高工作频率时，仍然具有较强的抗辐射性能。此外，所述分频器具有全差分的结构，因而具有更好的共模抑制比。

附图说明

图1为本发明具体实施例中抗单粒子加固的分频器电路的结构示意图；

图2为本发明具体实施例中加固D触发器的结构示意图；

图3为本发明具体实施例中时钟输入电路的结构示意图；

图4为本发明具体实施例中DCVSL型主锁存器的结构示意图；

图5为本发明具体实施例中DCVSL型从锁存器的结构示意图；

图6为本发明具体实施例中Quatro型数据存储单元的结构示意图；

图7为本发明具体实施例中Muller-C型输出缓冲单元的结构示意图；

图8为本发明具体实施例中加固与非门的结构示意图。

具体实施方式

下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。

本发明的实施方式涉及一种抗单粒子加固的分频器电路，如图1所示。

所述抗单粒子加固的分频器电路包括第一加固D触发器、第一加固与非门、第二加固D触发器和第二加固与非门。所述分频器有三个输入端和一个输出端，三个所述输入端分别为时钟信号输入端FIN，模式选择端MC和MCN，输出端为分频信号输出端FOUT。

当MC＝0且MCN＝1时，FOUT为FIN的二分频结果；当MC＝1且MCN＝0时，FOUT为FIN的三分频结果。

所述抗单粒子加固的分频器电路中，所述第一加固D触发器的DN端和D端分别与所述第二加固D触发器的Q端、QN端连接；所述第一加固D触发器的CK端与时钟输入端FIN端连接；所述第一加固D触发器的QN端和Q端分别与所述第一加固与非门的A端和AN端连接。

所述抗单粒子加固的分频器电路中，所述第一加固与非门的B端和BN端分别与所述模式选择端MC端和MCN端连接；所述第一加固与非门的A端和AN端分别与所述第一加固D触发器的QN端和Q端连接；所述第一加固与非门的AND端和NAND端分别与所述第二加固与非门的AN端和A端连接。

所述抗单粒子加固的分频器电路中，所述第二加固与非门的B端和BN端分别与所述第二加固D触发器的Q端和QN端连接；所述第二加固与非门的A端和AN端分别与所述第一加固与非门的NAND端和AND端连接；所述第二加固与非门的AND端和NAND端分别与所述第二加固D触发器的D端和DN端连接。

所述抗单粒子加固的分频器电路中，所述第二加固D触发器的D端和DN端分别与所述第二加固与非门的AND端和NAND端连接；所述第二加固D触发器的CK端与时钟输入端FIN端连接；所述第二加固D触发器的QN端和Q端分别与所述第一加固D触发器的D端和DN端连接，还分别与所述第二加固与非门的BN端和B端连接。

所述加固D触发器包括时钟输入电路，DCVSL型主锁存器，DCVSL型从锁存器，Quatro型数据存储单元，和Muller-C型输出缓冲单元，如图2所示。

所述加固D触发器具有三个输入端和两个输出端，三个所述输入端分别为时钟信号输入端CK，数据输入端D和DN，输出端分别为信号输出端Q和QN。

所述加固D触发器中，时钟输入电路的结构如图3所示。

所示加固D触发器中的时钟输入电路有一个输入端口CK和一个输出端口CKN，具体包括：第一PMOS管，第二PMOS管，第一NMOS管，第二NMOS管；所述第一PMOS管和第二PMOS管的衬底接电源VDD，所述第一NMOS管和第二NMOS管的衬底接地；所述第一PMOS管源极Ps1与电源VDD相连，栅极Pg1与输入端口CK相连，漏极Pd1与第一NMOS管漏极、第二PMOS管栅极Pg2、第二NMOS管栅极Ng2相连；所述第一NMOS管漏极Nd1与第一PMOS管漏极Pd1、第二PMOS管栅极Pg2、第二NMOS管栅极Ng2相连，栅极Ng1与输入端口CK相连，源极Ns1与地相连；所述第二PMOS管源极Ps2与电源VDD相连，栅极Pg2与第一PMOS管漏极Pd1、第一NMOS管漏极Nd1相连，漏极Pd2与输出端口CKN相连；所述第二NMOS管栅极Ng2与第一PMOS管漏极Pd1、第一NMOS管漏极Nd1相连，漏极Nd2与输出端口CKN相连，源极Ns2与地相连。

所述加固D触发器中，DCVSL型主锁存器的结构如图4所示。

所述加固D触发器中的DCVSL型主锁存器有三个输入端口和四个输出端口，三个所述输入端口为D、DN和CK，四个所述输出端口为DN1、DP1、DN2、DP2，具体包括：第三PMOS管，第四PMOS管，第五PMOS管，第六PMOS管，第三NMOS管，第四NMOS管，第五NMOS管，第六NMOS管，第七NMOS管，第八NMOS管；所述第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管的衬底接电源VDD，所述第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管的衬底接地；所述第三PMOS管源极Ps3与电源VDD相连，漏极Pd3与第三NMOS管漏极Nd3、第四PMOS管栅极Pg4、输出端DN1相连，栅极Pg3与第四PMOS管漏极Pd4、第四NMOS管漏极Nd4、输出端DP1相连；所述第四PMOS管源极Ps4与电源VDD相连，漏极Pd4与第四NMOS管漏极Nd4、第三PMOS管栅极Pg3、输出端DP1相连，栅极Pg4与第三PMOS管漏极Pd3、第三NMOS管漏极Nd3、输出端DN1相连；所述第三NMOS管漏极Nd3与第三PMOS管漏极Pd3、第四PMOS管栅极Pg4、输出端DN1相连，源极Ns3与第四NMOS管源极Ns4、第五NMOS管漏极Nd5相连，栅极Ng3与输入端D相连；所述第四NMOS管漏极Nd4与第四PMOS管漏极Pd4、第三PMOS管栅极Pg3、输出端DP1相连，源极Ns4与第三NMOS管源极Ns3、第五NMOS管漏极Nd5相连，栅极Ng4与输入端DN相连；所述第五NMOS管漏极Nd5与第三NMOS管源极Ns3、第四NMOS管源极Ns4相连，栅极Ng5与CK输入端相连，源极Ns5与地相连；所述第五PMOS管源极Ps5与电源VDD相连，漏极Pd5与第六NMOS管漏极Nd6、第六PMOS管栅极Pg6、输出端DP2相连，栅极Pg5与第六PMOS管漏极Pd6、第七NMOS管漏极Nd7、输出端DN2相连；所述第六PMOS管源极Ps6与电源VDD相连，漏极Pd6与第七NMOS管漏极Nd7、第五PMOS管栅极Pg5、输出端DN2相连，栅极Pg6与第五PMOS管漏极Pd5、第六NMOS管漏极Nd6、输出端DP2相连；所述第六NMOS管漏极Nd6与第五PMOS管漏极Pd5、第六PMOS管栅极Pg6、输出端DP2相连，源极Ns6与第七NMOS管源极Ns7、第八NMOS管漏极Nd8相连，栅极Ng6与输入端DN相连；所述第七NMOS管漏极Nd7与第六PMOS管漏极Pd6、第五PMOS管栅极Pg5、输出端DN2相连，源极Ns7与第六NMOS管源极Ns6、第八NMOS管漏极Nd8相连，栅极Ng7与输入端D相连；所述第八NMOS管漏极Nd8与第六NMOS管源极Ns6、第七NMOS管源极Ns7相连，栅极Ng8与CK输入端相连，源极Ns8与地相连。

所述加固D触发器中，DCVSL型从锁存器的结构如图5所示。

所述加固D触发器中的DCVSL型从锁存器有五个输入端口和四个输出端口，五个所述输入端口为DN1、DN2、DP1、DP2和CKN，四个所述输出端口为QN1、QP1、QN2、QP2，具体包括：第七PMOS管，第八PMOS管，第九PMOS管，第十PMOS管，第九NMOS管，第十NMOS管，第十一NMOS管，第十二NMOS管，第十三NMOS管，第十四NMOS管；所述第七PMOS管、第八PMOS管、第九PMOS管和第十PMOS管的衬底接电源VDD，所述第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管的衬底接地；所述第七PMOS管源极Ps7与电源VDD相连，漏极Pd7与第九NMOS管漏极Nd9、第八PMOS管栅极Pg8、输出端QN1相连，栅极Pg7与第八PMOS管漏极Pd8、第十NMOS管漏极Nd10、输出端QP1相连；所述第八PMOS管源极Ps8与电源VDD相连，漏极Pd8与第十NMOS管漏极Nd10、第七PMOS管栅极Pg7、输出端QP1相连，栅极Pg8与第七PMOS管漏极Pd7、第九NMOS管漏极Nd9、输出端QN1相连；所述第九NMOS管漏极Nd9与第七PMOS管漏极Pd7、第八PMOS管栅极Pg8、输出端QN1相连，源极Ns9与第十NMOS管源极Ns10、第十一NMOS管漏极Nd11相连，栅极Ng9与输入端DP1相连；所述第十NMOS管漏极Nd10与第八PMOS管漏极Pd8、第七PMOS管栅极Pg7、输出端QP1相连，源极Ns10与第九NMOS管源极Ns9、第十一NMOS管漏极Nd11相连，栅极Ng10与输入端DN1相连；所述第十一NMOS管漏极Nd11与第九NMOS管源极Ns9、第十NMOS管源极Ns10相连，栅极Ng11与CKN输入端相连，源极Ns11与地相连；所述第九PMOS管源极Ps9与电源VDD相连，漏极Pd9与第十二NMOS管漏极Nd12、第十PMOS管栅极Pg10、输出端QP2相连，栅极Pg9与第十PMOS管漏极Pd10、第十三NMOS管漏极Nd13、输出端QN2相连；所述第十PMOS管源极Ps10与电源VDD相连，漏极Pd10与第十三NMOS管漏极Nd13、第九PMOS管栅极Pg9、输出端QN2相连，栅极Pg10与第九PMOS管漏极Pd9、第十二NMOS管漏极Nd12、输出端QP2相连；所述第十二NMOS管漏极Nd12与第九PMOS管漏极Pd9、第十PMOS管栅极Pg10、输出端QP2相连，源极Ns12与第十三NMOS管源极Ns13、第十四NMOS管漏极Nd14相连，栅极Ng12与输入端DN2相连；所述第十三NMOS管漏极Nd13与第十PMOS管漏极Pd10、第九PMOS管栅极Pg9、输出端QN2相连，源极Ns13与第十二NMOS管源极Ns12、第十四NMOS管漏极Nd14相连，栅极Ng13与输入端DP2相连；所述第十四NMOS管漏极Nd14与第十二NMOS管源极Ns12、第十三NMOS管源极Ns13相连，栅极Ng14与CKN输入端相连，源极Ns14与地相连。

所述加固D触发器中，Quatro型数据存储单元的结构如图6所示。

所述加固D触发器中的Quatro型数据存储单元有四个输入输出端口，四个所述输入输出端口分别为DP1、DP2、DN1、DN2，具体包括：第十一PMOS管，第十二PMOS管，第十三PMOS管，第十四PMOS管，第十五PMOS管，第十六PMOS管，第十五NMOS管，第十六NMOS管，第十七NMOS管，第十八NMOS管；所述第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管和第十六PMOS管的衬底接电源VDD，所述第十五NMOS管、第十六NMOS管、第十七NMOS管和第十八NMOS管的衬底接地；所述第十一PMOS管源极Ps11与电源VDD相连，漏极Pd11与第十五NMOS管漏极Nd15、第十三PMOS管栅极Pg13、第十二PMOS管栅极Pg12相连，栅极Pg11与第十二PMOS管漏极Pd12、第十六NMOS管漏极Nd16、第十四PMOS管栅极Pg14相连；所述第十二PMOS管源极Ps12与电源VDD相连，漏极Pd12与第十六NMOS管漏极Nd16、第十四PMOS管栅极Pg14、第十一PMOS管栅极Pg11相连，栅极Pg12与第十一PMOS管漏极Pd11、第十五NMOS管漏极Nd15、第十三PMOS管栅极Pg13相连；所述第十三PMOS管源极Ps13与电源VDD相连，漏极Pd13与第十五NMOS管栅极Ng15、第十七NMOS管漏极Nd17、第十八NMOS管栅极Ng18、输入输出端口DP1相连，栅极Ng13与第十一PMOS管漏极Pd11、第十二PMOS管栅极Pg12、第十五NMOS管漏极Nd15相连；所述第十四POMS管源极Ps14与电源VDD相连，漏极Pd14与第十六NMOS管栅极Ng16、第十七NMOS管栅极Ng17、第十八NMOS管漏极Nd18、输入输出端口DP1相连，栅极Ng14与第十二PMOS管漏极Pd12、第十六NMOS管漏极Nd16、第十一PMOS管栅极相连Pg11；所述第十五PMOS管源极Ps15与电源VDD相连，漏极Pd15与电源VDD相连，栅极Pg15与输入输出端口DN1相连；所述第十六PMOS管源极Ps16与电源VDD相连，漏极Pd16与电源VDD相连，栅极Pg16与输入输出端口DP2相连；所述第十五NMOS管源极Ns15与地相连，漏极Nd15与第十一PMOS管漏极Pd11、第十二PMOS管栅极Pg12、第十三PMOS管栅极Pg13相连，栅极Ng15与第十三PMOS管漏极Pd13、第十七NMOS管漏极Nd17、第十八NMOS管栅极Ng18、输入输出端口DP1相连；所述第十六NMOS管源极Ns16与地相连，漏极Nd16与第十二PMOS管漏极Pd12、第十一PMOS管栅极Pg11、第十四PMOS管栅极Pg14相连，栅极Ng16与第十四PMOS管漏极Pd14、第十八NMOS管漏极Pd18、第十七NMOS管栅极Ng17、输入输出端口DN2相连；所述第十七NMOS管源极Ns17与地相连，漏极Nd17与第十三PMOS管漏极Pd13、第十五NMOS管栅极Ng15、第十八NMOS管栅极Ng18、输入输出端口DP1相连，栅极Ng17与第十四PMOS管漏极Pd14、第十八NMOS管漏极Nd18、第十六NMOS管栅极Ng16、输入输出端口DN2相连；所述第十八NMOS管源极Ns18与地相连，漏极Nd18与第十四PMOS管漏极Pd14、第十六NMOS管栅极Ng16、第十七NMOS管栅极Ng17、输入输出端口DN2相连，栅极Ng18与第十三PMOS管漏极Pd13、第十七NMOS管漏极Nd17、第十五NMOS管栅极Ng15、输入输出端口DP1相连。

所述加固D触发器中，Muller-C型输出缓冲单元的结构如图7所示。

所述加固D触发器中的Muller-C型输出缓冲单元有四个输入端口和两个输出端口，四个所述输入端口分别为QN1、QN2、QP1、QP2，两个所述输出端口分别为Q和QN，具体包括：第十七PMOS管，第十八PMOS管，第十九PMOS管，第二十PMOS管，第十九NMOS管，第二十NMOS管，第二十一NMOS管，第二十二NMOS管；所述第十七PMOS管、第十八PMOS管、第十九PMOS管和第二十PMOS管的衬底接电源VDD，所述第十九NMOS管、第二十NMOS管、第二十一NMOS管和第二十二NMOS管的衬底接地；所述第十七PMOS管源极Ps17与电源VDD相连，漏极Pd17与第二PMOS管源极Ps18相连，栅极Pg17与输入端口QN1相连；所述第十八PMOS管源极Ps18与第十七PMOS管漏极Pd17相连，漏极Pd18与第十九NMOS管漏极Nd19、输出端口Q相连，栅极Pg18与输入端口QN2相连；所述第十九NMOS管漏极Nd19与第十八PMOS管漏极Pd18相连，源极Ps19与第二十NMOS管漏极Nd20相连，栅极Ng19与输入端口QN2相连；所述第二十NMOS管漏极Nd20与第十九NMOS管源极Ns19相连，源极Ns20与地相连，栅极Ng20与输入端口QN1相连；所述第十九PMOS管源极Ps19与电源VDD相连，漏极Pd19与第二十PMOS管源极Ps20相连，栅极Pg19与输入端口QP1相连；所述第二十PMOS管源极Ps20与第十九PMOS管漏极Pd19相连，漏极Pd20与第二十一NMOS管漏极Nd21、输出端口QP相连，栅极Pg20与输入端口QP2相连；所述第二十一NMOS管漏极Nd21与第二十PMOS管漏极Pd20相连，源极Ps21与第二十二NMOS管漏极Nd22相连，栅极Ng21与输入端口QP2相连；所述第二十二NMOS管漏极Nd22与第二十一NMOS管源极Ns21相连，源极Ns22与地相连，栅极Ng22与输入端口QP1相连。

所述加固与非门的结构如图8所示。

所述加固与非门有四个输入端口和两个输出端口，四个所述输入端口分别为A、AN、B、BN，两个所述输出端口分别为AND和NAND，具体由第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管组成；所述第一PMOS管和第二PMOS管的衬底接电源VDD，所述第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管的衬底接地；所述第一PMOS管的漏极Pd1连接信号输出端NAND，栅极Pg1连接信号输出端AND，源极Ps1连接电源VDD；所述第二PMOS管的漏极Pd2连接信号输出端AND，栅极Pg2连接信号输出端NAND，源极Ps2连接电源VDD；所述第一NMOS管的漏极Nd1连接信号输出端NAND，栅极Ng1连接信号输入端A，源极Ns1连接所述第二NMOS管的漏极Nd2；所述第二NMOS管的漏极Nd2连接所述第一NMOS管的源极Ns1，栅极Ng2连接信号输入端B，源极Ns1连接地；所述第三NMOS管的漏极Nd3连接信号输出AND，栅极Ng3连接信号输入端AN，源极Ns3连接地；所述第四NMOS管的漏极Nd4连接信号输出AND，栅极Ng4连接信号输入端BN，源极Ns4连接地。

本发明实施例提供的抗单粒子加固的分频器，相较于现有技术，本发明通过同时对组合逻辑电路和时序逻辑电路进行抗单粒子加固，使分频器达到更好的抗辐射效果。其中组合逻辑电路采用差分串联电压开关逻辑结构，可消除其单粒子瞬态脉冲在传播过程中的展宽效应；而时序逻辑电路结合空间冗余技术、Quatro技术和Muller C技术，达到更好的抗辐射效果。由于所述分频器对组合逻辑电路的单粒子效应进行加固，因此当分频器工作在高工作频率时，仍然具有较强的抗辐射性能。此外，所述分频器具有全差分的结构，因而具有更好的共模抑制比。

Claims (8)

1.一种抗单粒子加固的分频器电路，其特征在于，所述分频器包括：两个加固D触发器和两个加固与非门；第一加固D触发器的Q和QN端分别与第一加固与非门的AN和A端相连，第一加固与非门的B和BN端分别与MC和MCN端相连，第一加固与非门的AND和NAND端分别与第二加固与非门的AN和A端相连，第二加固与非门的AND和NAND端分别与第二加固D触发器的D和DN端相连，第二加固D触发器的Q和QN端分别与第二加固与非门的B和BN端相连，同时与第一加固D触发器的DN和D端相连，第一加固D触发器与第二加固D触发器的CK端与输入信号FIN相连，第二加固D触发器的Q端与输出信号FOUT相连；

当MC为低电平，MCN为高电平时，所述分频器工作在二分频模式；当MC为高电平，MCN为低电平时，所述分频器工作在三分频模式；

所述加固D触发器包括时钟输入电路，DCVSL型主锁存器，DCVSL型从锁存器，Quatro型数据存储单元，和Muller-C型输出缓冲单元，其中DCVSL型主锁存器和DCVSL型从锁存器，以及Muller-C型输出缓冲单元均采用空间冗余技术进行加固；所述加固与非门为DCVSL型与非门，降低单粒子脉冲在传播过程中的展宽；

所述分频器为全差分结构，具有较高的电源抑制比和抗噪声性能；所述分频器同时对时序逻辑电路D触发器，以及组合逻辑电路与非门进行抗单粒子加固，具有较强的抗辐射性能。

2.如权利要求1所述的抗单粒子加固的分频器电路，其特征在于，所述加固D触发器有三个输入端和两个输出端，三个所述输入端分别为时钟信号输入端CK，数据输入端D和DN，输出端分别为信号输出端Q和QN；

所述加固D触发器中，时钟输入电路的输出与两个DCVSL型主锁存器和DCVSL型从锁存器的输入端连接，两个DCVSL型主锁存器的输出端分别与两个DCVSL型从锁存器的输入端，同时把两条路径各一个反相数据存储在Quatro型数据存储单元，最后DCVSL型从锁存器的输出端与Muller-C型输出缓冲单元连接。

3.如权利要求2所述的抗单粒子加固的分频器电路，其特征在于，所述加固D触发器的时钟输入电路有一个输入端口CK和一个输出端口CKN，具体包括：第一PMOS管，第二PMOS管，第一NMOS管，第二NMOS管；

所述第一PMOS管与第一NMOS管的栅极互相连接，同时与输入端CK连接；所述第二PMOS管与第二NMOS管的栅极互相连接，同时与第一PMOS管和第一NMOS管的漏极互相连接；所述第二PMOS管与第二NMOS管的漏极互相连接，同时与输出端CKN连接；所述第一PMOS管和第二PMOS管的源极与电源VDD连接，第一NMOS管与第二NMOS管的源极与地连接。

4.如权利要求2所述的抗单粒子加固的分频器电路，其特征在于，所述加固D触发器的DCVSL型主锁存器有三个输入端口和四个输出端口，三个所述输入端口为D、DN和CK，四个所述输出端口为DN1、DP1、DN2、DP2，具体包括：第三PMOS管，第四PMOS管，第五PMOS管，第六PMOS管，第三NMOS管，第四NMOS管，第五NMOS管，第六NMOS管，第七NMOS管，第八NMOS管；

所述DCVSL型主锁存器的输出端DN1与所述第三PMOS管的漏极、第三NMOS管的漏极、第四PMOS管的栅极连接；DP1与所述第四PMOS管的漏极、第四NMOS管的漏极、第三PMOS管的栅极连接；所述第三NMOS管与第四NMOS管的源极互相连接，同时与第五NMOS管的漏极连接；所述第三PMOS管与第四PMOS管的源极互相连接，同时与电源VDD连接；所述第五NMOS管的源极与地连接；所述第三NMOS管的栅极与输入端D连接，第四NMOS管的栅极与输入端DN连接，第五NMOS管的栅极与输入端CK连接；

所述DCVSL型主锁存器的输出端DP2与所述第五PMOS管的漏极、第六NMOS管的漏极、第六PMOS管的栅极连接；DN2与所述第六PMOS管的漏极、第七NMOS管的漏极、第五PMOS管的栅极连接；所述第六NMOS管与第七NMOS管的源极互相连接，同时与第八NMOS管的漏极连接；所述第五PMOS管与第六PMOS管的源极互相连接，同时与电源VDD连接；所述第八NMOS管的源极与地连接；所述第六NMOS管的栅极与输入端DN连接，第七NMOS管的栅极与输入端D连接，第八NMOS管的栅极与输入端CK连接。

5.如权利要求2所述的抗单粒子加固的分频器电路，其特征在于，所述加固D触发器的DCVSL型从锁存器有五个输入端口和四个输出端口，五个所述输入端口为DN1、DN2、DP1、DP2和CKN，四个所述输出端口为QN1、QP1、QN2、QP2，具体包括：第七PMOS管，第八PMOS管，第九PMOS管，第十PMOS管，第九NMOS管，第十NMOS管，第十一NMOS管，第十二NMOS管，第十三NMOS管，第十四NMOS管；

所述DCVSL型从锁存器的输出端QN1与所述第七PMOS管的漏极、第九NMOS管的漏极、第八PMOS管的栅极连接；QP1与所述第八PMOS管的漏极、第十NMOS管的漏极、第七PMOS管的栅极连接；所述第九NMOS管与第十NMOS管的源极互相连接，同时与第十一NMOS管的漏极连接；所述第九PMOS管与第十PMOS管的源极互相连接，同时与电源VDD连接；所述第十四NMOS管的源极与地连接；所述第九NMOS管的栅极与输入端DP1连接，第十NMOS管的栅极与输入端DN1连接，第十一NMOS管的栅极与输入端CKN连接；

所述DCVSL型从锁存器的输出端QP2与所述第九PMOS管的漏极、第十二NMOS管的漏极、第十PMOS管的栅极连接；QN2与所述第十PMOS管的漏极、第十三NMOS管的漏极、第九PMOS管的栅极连接；所述第十二NMOS管与第十三NMOS管的源极互相连接，同时与第十四NMOS管的漏极连接；所述第九PMOS管与第十PMOS管的源极互相连接，同时与电源VDD连接；所述第十四NMOS管的源极与地连接；所述第十二NMOS管的栅极与输入端DN2连接，第十三NMOS管的栅极与输入端DP2连接，第十四NMOS管的栅极与输入端CKN连接。

6.如权利要求2所述的抗单粒子加固的分频器电路，其特征在于，所述加固D触发器的Quatro型数据存储单元有四个输入输出端口，四个所述输入输出端口分别为DP1、DP2、DN1、DN2，具体包括：第十一PMOS管，第十二PMOS管，第十三PMOS管，第十四PMOS管，第十五PMOS管，第十六PMOS管，第十五NMOS管，第十六NMOS管，第十七NMOS管，第十八NMOS管；

所述第十一PMOS管与第十五NMOS管的漏极互相连接，同时与第十二PMOS管和第十三PMOS管的栅极互相连接；所述第十二PMOS管与第十六NMOS管的漏极互相连接，同时与第十一PMOS管和第十四PMOS管的栅极互相连接；所述第十三PMOS管与第十七NMOS管的漏极互相连接，同时与第十五NMOS管与第十八NMOS管的栅极互相连接，同时与DP1端连接；所述第十四PMOS管与第十八NMOS管的漏极互相连接，同时与第十六NMOS管与第十七NMOS管的栅极互相连接，同时与DN2端连接；所述第十一PMOS管、第十二PMOS管、第十三PMOS管和第十四PMOS管的源极与电源VDD相连；所述第十五PMOS管、第十六PMOS管、第十七MOS管和第十八PMOS管的源极与地相连；所述第十五PMOS管的源极和漏极与电源VDD相连；所述第十五PMOS管的栅极与DN1端相连；所述第十六PMOS管的源极和漏极与电源VDD相连；所述第十六PMOS管的栅极与DP2端相连。

7.如权利要求2所述的抗单粒子加固的分频器电路，其特征在于，所述加固D触发器的Muller-C型输出缓冲单元有四个输入端口和两个输出端口，四个所述输入端口分别为QN1、QN2、QP1、QP2，两个所述输出端口分别为Q和QN，具体包括：第十七PMOS管，第十八PMOS管，第十九PMOS管，第二十PMOS管，第十九NMOS管，第二十NMOS管，第二十一NMOS管，第二十二NMOS管；

所述第十七PMOS管与第二十NMOS管的栅极互相连接，同时与输入端QN1相连；所述第十八PMOS管与第十九NMOS管的栅极互相连接，同时与输入端QN2相连；所述第十八PMOS管与第十九NMOS管的漏极互相连接，同时与输出端Q相连；所述第十七PMOS管的漏极与第十八PMOS管的源极相连；所述第十九NMOS管的源极与第二十NMOS管的漏极相连；所述第二十NMOS管的源极与地相连；所述第十七PMOS管的源极与电源VDD相连；

所述第十九PMOS管与第二十二NMOS管的栅极互相连接，同时与输入端QP1相连；所述第二十PMOS管与第二十一NMOS管的栅极互相连接，同时与输入端QP2相连；所述第二十PMOS管与第二十一NMOS管的漏极互相连接，同时与输出端QN相连；所述第十九PMOS管的漏极与第二十PMOS管的源极相连；所述第二十一NMOS管的源极与第二十二NMOS管的漏极相连；所述第二十二NMOS管的源极与地相连；所述第十九PMOS管的源极与电源VDD相连。

8.如权利要求1所述的抗单粒子加固的分频器电路，其特征在于，所述加固与非门有四个输入端口和两个输出端口，四个所述输入端口分别为A、AN、B、BN，两个所述输出端口分别为AND和NAND，具体由第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管组成；

输出端NAND端与所述第二十一PMOS管的漏极、第二十三NMOS管的漏极和第二十二PMOS管的栅极相连；输出端AND端与所述第二十二PMOS管的漏极、第二十五PMOS管的漏极、第二十六PMOS管的漏极和第二十一PMOS管的栅极相连；所述第二十三NMOS管的源极与第二十四NMOS管的漏极相连；所述第二十一PMOS管与第二十二NMOS管的源极连接到电源VDD；所述第二十四NMOS管、第二十五NMOS管和第二十六NMOS管的源极连接到地。