DE102012111697A1 - Speichervorrichtung, Verfahren einer Lese- oder Schreiboperation sowie Speichersystem mit denselben - Google Patents

Speichervorrichtung, Verfahren einer Lese- oder Schreiboperation sowie Speichersystem mit denselben Download PDF

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Chan-kyung Kim
Yun-Sang Lee
Chul-Woo Park
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Abstract

Vorgesehen ist eine Speichervorrichtung, die einen ersten Schalter (100) hat, welcher konfiguriert ist, um ein erstes CSL-Signal zu empfangen, um Daten zuzuführen oder auszugeben. Ein zweiter Schalter (300) ist konfiguriert, um ein zweites CSL-Signal zu empfangen. Eine Abtast- und Latchschaltung (SLC, 200) ist zwischen dem ersten und dem zweiten Schalter (100; 300) gekoppelt. Und wenigstens eine Speicherzelle (400) ist mit dem zweiten Schalter (300) gekoppelt. Der zweite Schalter (300) ist konfiguriert, um eine Zeitabstimmung von Lese- oder Schreiboperationen der wenigstens einen Speicherzelle (400) in Antwort auf das zweite CSL-Signal zu steuern, beispielsweise wo eine Leseoperation in nicht mehr als ungefähr 5 ns durchgeführt werden kann. Die SLC (200) arbeitet in einem Schreibmodus als ein Latch bzw. Signalspeicher und in einem Lesemodusals ein Verstärker. Die Speichervorrichtung kann einen Teil eines Speichersystems oder eine andere Einrichtung, die solch eine Speichervorrichtung oder -System aufweist, aufweisen. Verfahren zum Durchführen von Schreib- und Leseoperationen unter Verwendung einer solchen Speichervorrichtung sind ebenso vorgesehen.

Description

  • QUERVERWEIS AUF EINE VERWANDTE ANMELDUNG
  • Diese nichtvorläufige U.S.-Anmeldung beansprucht unter 35 USC §119 die Priorität der vorläufigen U.S.-Anmeldung Nr. 61/569,320, welche am 12. Dezember 2011 beim USPTO eingereicht wurde, und der koreanischen Patentanmeldung Nr. 10-2012-0118306 , welche am 24. Oktober 2012 beim Koreanischen Amt für Gewerblichen Rechtsschutz (KIPO = Korean Intellectual Property Office) eingereicht wurde, deren Inhalte hierin durch Bezugnahme in ihrer Gesamteinheit mit einbezogen sind.
  • GEBIET DER ERFINDUNG
  • Die erfinderischen Konzepte hierin beziehen sich im Allgemeinen auf Halbleiterspeichervorrichtungen und genauer auf eine Speichervorrichtung wie beispielsweise magnetische Speicherzellen, ein Verfahren zum Schreiben und/oder Lesen von Daten in der Speichervorrichtung und ein Speichersystem, welches die Speichervorrichtung aufweist.
  • HINTERGRUND
  • Nichtflüchtiger Speicher ist ein Typ von Speicher, bei dem die Daten, welche in die Speicherzellen geschrieben sind, gehalten werden – auch nachdem die Leistung für die Speicherzellen abgetrennt oder ausgeschaltet ist. Ein Magnetowiderstands-Schreib-Lesespeicher (MRAM = Magneto-Resistive Random Access Memory) ist ein Typ eines solchen nichtflüchtigen Speichers. Der MRAM ist auch ein resistiver Speicher derart, dass der Wert von Daten, welche in der Speicherzelle gespeichert sind, abhängig von dem Widerstand der Speicherzelle bestimmt wird. Besonders kann unter den verschiedenen resistiven Speichern die Schreiboperation und die Leseoperation der MRAM-Zelle basierend auf einer Stromrichtung und einem Strombetrag durchgeführt werden.
  • Ein dynamischer Schreib-Lesespeicher (DRAM = Dynamic Random Access Memory) wird weit verbreitet bei Computersystemen bzw. Rechnersystemen und mobilen Vorrichtungen verwendet und die Nachfrage nach der Leistungsfähigkeit der Betriebsgeschwindigkeit des DRAM sind gemäß den Entwicklungen von Hardware und Software erhöht.
  • Um das weit verbreitete DRAM zu ersetzen, benötigt das MRAM eine Erhöhung in der Geschwindigkeit der Schreiboperation und der Leseoperation, vergleichbar zu derjenigen des DRAM.
  • KURZFASSUNG
  • In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist eine Speichervorrichtung vorgesehen, welche einen ersten Schalter, welcher konfiguriert ist, um ein erstes CSL-Signal zum Zuführen oder Ausgeben von Daten zu empfangen, einen zweiten Schalter, welcher konfiguriert ist, um ein zweites CSL-Signal zu empfangen, eine Abtast- und Latch- bzw. Signalspeicher- bzw. Auffangregisterschaltung, welche zwischen dem ersten und dem zweiten Schalter gekoppelt ist, und wenigstens eine Speicherzelle aufweist, welche mit dem zweiten Schalter gekoppelt ist. Der zweite Schalter ist konfiguriert, um das Timing bzw. die Zeitsteuerung von Lese- oder Schreiboperationen der wenigstens einen Speicherzelle in Antwort auf das zweite CSL-Signal zu steuern.
  • In verschiedenen Ausführungsformen kann das zweite CSL ein Schreib-CSL (WCSL = Write CSL) sein und der zweite Schalter kann ein Schreibschalter sein.
  • In verschiedenen Ausführungsformen kann bei einer Schreiboperation die Abtast- und Latchschaltung konfiguriert sein, um zu speichern (latch).
  • In verschiedenen Ausführungsformen arbeitet die Vorrichtung bei einer Schreiboperation in einem Spannungsmodus.
  • In verschiedenen Ausführungsformen kann das zweite CSL ein Lese-CSL (RCSL = Read CSL) sein und der zweite Schalter kann ein Leseschalter sein.
  • In verschiedenen Ausführungsformen kann bei einer Leseoperation die Abtast- und Latchschaltung konfiguriert sein, um als ein Leseverstärker bzw. Abtastverstärker zu arbeiten.
  • In verschiedenen Ausführungsformen arbeitet die Vorrichtung bei einer Leseoperation in einem Strommodus.
  • In verschiedenen Ausführungsformen kann der zweite Schalter konfiguriert sein, um Eingabe- und Ausgabedaten jeweils von und zu der Speicherzelle zu übertragen.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein dynamischer Schreib-Lesespeicher (DRAM = Dynamic Random Access Memory), ein Phasenänderungs-Schreib-Lesespeicher (PRAM = Phase Change Random Access Memory), ein resistiver Schreib-Lesespeicher (RRAM = Resistive Random Access Memory) oder ein NAND-Flash-Speicher sein.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein Magneto-Widerstands- bzw. ein magneto-resistiver Schreib-Lesespeicher (MRAM = Magneto-Resistive Random Access Memory) sein.
  • In verschiedenen Ausführungsformen kann der MRAM ein STT-MRAM sein.
  • In verschiedenen Ausführungsformen kann die Speicherzelle ein magnetisches Tunnelkontaktelement (MTJ-Element = Magnetic Tunnel Junction Element) haben, welches zwischen einer Bitleitung und einem Zelltransistor gekoppelt ist, wobei der Zelltransistor ein Gate hat, welches mit einer Wortleitung gekoppelt ist.
  • In verschiedenen Ausführungsformen kann das MTJ-Element eine gepinnte bzw. angeheftete bzw. verankerte Schicht, eine nichtmagnetische Grenz- bzw. Sperrschicht auf der gepinnten Schicht und eine freie Schicht auf der Grenzschicht aufweisen.
  • In verschiedenen Ausführungsformen kann das MTJ-Element eine horizontal magnetisierte Richtung haben.
  • In verschiedenen Ausführungsformen kann das MTJ-Element eine vertikal magnetisierte Richtung haben.
  • In verschiedenen Ausführungsformen kann die Speicherzelle einen Zelltransistor und ein duales magnetisches Tunnelkontakt(MTJ = Magnetic Tunnel Junction)-Element aufweisen. Das duale MTJ-Element kann mit einer Bitleitung und dem Zelltransistor verbunden sein, und der Zelltransistor kann auch mit einer Sourceleitung und einer Wortleitung verbunden sein.
  • In Übereinstimmung mit einem anderen Aspekt der vorliegenden Erfindung ist eine Speichervorrichtung vorgesehen, welche einen ersten Schalter, welcher konfiguriert ist, um ein erstes CSL-Signal zu empfangen und um Daten zuzuführen bzw. einzugeben/auszugeben, einen Schreibschalter, welcher konfiguriert ist, um ein Schreib-CSL(WCSL = Write CSL)-Signal zu empfangen, eine Abtast- und Latchschaltung, welche zwischen dem ersten und dem zweiten Schreibschalter gekoppelt ist, und wenigstens eine Speicherzelle aufweist, welche mit dem Schreibschalter gekoppelt ist. Bei einer Schreiboperation ist die Abtast- und Latchschaltung konfiguriert, um Eingabedaten zu speichern und zu der Speicherzelle zu übertragen in Antwort auf das Schreib-CSL-Signal.
  • In verschiedenen Ausführungsformen arbeitet die Vorrichtung bei einer Schreiboperation in einem Spannungsmodus.
  • In verschiedenen Ausführungsformen weist der zweite Schalter wenigstens einen Schreibspalten-Auswahlleitungs(WCSL = Write Column Selection Line)-Erzeuger, welcher konfiguriert ist, um das WCSL-Signal aus dem ersten CSL-Signal zu erzeugen, und eine Verzögerungsschaltung auf, welche konfiguriert ist, um ebenso das erste CSL-Signal zu empfangen, und um ein verzögertes erstes CSL-Signal auszugeben, um den WCSL-Erzeuger zu deaktivieren.
  • In verschiedenen Ausführungsformen können der erste und der zweite Schalter bei der Schreiboperation gleichzeitig aktiviert werden.
  • In verschiedenen Ausführungsformen kann eine aktivierte Zeitdauer des ersten Schalters kürzer sein als eine Aktivierungszeitdauer des Schreibschalters.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein dynamischer Schreib-Lesespeicher (DRAM = Dynamic Random Access Memory), ein Phasenänderungs-Schreib-Lesespeicher (PRAM = Phase Change Random Access Memory), ein resistiver Schreib-Lesespeicher (RRAM = Resistive Random Access Memory) oder ein NAND-Flash-Speicher sein.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein Magneto-Widerstands- bzw. ein magneto-resistiver Schreib-Lesespeicher (MRAM = Magneto-Resistive Random Access Memory) sein.
  • In verschiedenen Ausführungsformen kann der MRAM ein STT-MRAM sein.
  • In verschiedenen Ausführungsformen kann eine Latchschaltung der Abtast- und Latchschaltung ein Paar von Invertern aufweisen.
  • In verschiedenen Ausführungsformen kann die Speicherzelle ein magnetisches Tunnelkontaktelement (MTJ-Element = Magnetic Tunnel Junction Element) und einen Zelltransistor aufweisen.
  • In verschiedenen Ausführungsformen kann die Speicherzelle ein magnetisches Tunnelkontaktelement (MTJ-Element = Magnetic Tunnel Junction Element) aufweisen, welches zwischen einer Bitleitung und einem Zelltransistor gekoppelt ist, wobei der Zelltransistor ein Gate hat, welches mit einer Wortleitung gekoppelt ist.
  • In Übereinstimmung mit einem anderen Aspekt der vorliegenden Erfindung ist eine Speichervorrichtung vorgesehen, welche einen ersten Schalter, welcher konfiguriert ist, um ein erstes CSL-Signal zu empfangen, und um Daten auszugeben, einen Leseschalter, welcher konfiguriert ist, um ein Lese-CSL (RCSL = Read CSL)-Signal zu empfangen, eine Abtast- und Latchschaltung, welche zwischen dem ersten und dem Leseschalter gekoppelt ist, eine Referenz-Erzeugungsschaltung, welche konfiguriert ist, um ein komplementäres bzw. ergänzendes Bitleitungssignal für die Abtastund Latchschaltung vorzusehen, und wenigstens eine Speicherzelle aufweist, welche mit dem Leseschalter gekoppelt ist. Bei einer Leseoperation ist die Abtast- und Latchschaltung als ein Leseverstärker bzw. Abtastverstärker konfiguriert.
  • In verschiedenen Ausführungsformen arbeitet die Vorrichtung bei einer Leseoperation in einem Strommodus.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung weiterhin eine Stromspiegelschaltung aufweisen, welche zwischen der Abtast- und Latchschaltung und dem Leseschalter gekoppelt ist.
  • In verschiedenen Ausführungsformen kann die Stromspiegelschaltung einen ersten Transistor, welcher eine erste Größe hat, und einen zweiten Transistor aufweisen, welcher eine zweite Größe hat, welche N-mal die erste Größe ist, wobei N eine gerade Zahl ist. Die Gates des ersten und des zweiten Transistors können gemeinhin verbunden sein, und der zweite Transistor kann konfiguriert sein, um den Strom des ersten Transistors mit N zu multiplizieren.
  • In verschiedenen Ausführungsformen kann die Vorrichtung weiterhin eine Wortleitungs-Aktivierungsschaltung aufweisen, welche mit der Referenz-Erzeugungsschaltung und der Speicherzelle gekoppelt ist. Die WL-Aktivierungsschaltung kann konfiguriert sein, um ein WL-Aktivierungssignal für die Referenz-Erzeugungsschaltung in Antwort auf ein aktives Informationssignal vorzusehen. Und die Referenz-Erzeugungsschaltung kann konfiguriert sein, um das RSCL-Signal für den RCSL-Schalter in Antwort auf das WL-Aktivierungssignal vorzusehen.
  • In verschiedenen Ausführungsformen kann die Vorrichtung konfiguriert sein, um ein Vorladungs-Signal und das CSL-Signal auf das RCSL-Signal nachfolgend zu erzeugen, um die Leseoperation in nicht mehr als ungefähr 5 Nanosekunden durchzuführen.
  • In verschiedenen Ausführungsformen kann die Abtast- und Latchschaltung einen kreuzgekoppelten Leseverstärker aufweisen, der einen ersten PMOS-Transistors, welcher zwischen einer Spannungsquelle und einem ersten NMOS-Transistor verbunden ist, und einen zweiten PMOS-Transistor aufweist, welcher zwischen der Spannungsquelle und einem zweiten NMOS-Transistor verbunden ist.
  • In verschiedenen Ausführungsformen kann die Referenz-Erzeugungsschaltung eine erste Referenzspeicherzelle, welche konfiguriert ist, um einen ersten Wert zu speichern, und einen ersten Referenzschalter, welcher zwischen der ersten Speicherzelle und einer komplementären bzw. ergänzenden Begleitung BL_bar gekoppelt ist, und eine zweite Referenzspeicherzelle, welche konfiguriert ist, um einen zweiten Wert zu speichern, und einen zweiten Referenzschalter aufweisen, welcher zwischen der zweiten Speicherzelle und der komplementären Bitleitung BL_bar gekoppelt ist. Der erste und der zweite Referenzschalter können RCSL als eine Eingabe empfangen.
  • In verschiedenen Ausführungsformen kann der erste Wert eine „0” sein und der zweite Wert kann eine „1” sein, und die Referenz-Erzeugungsschaltung kann konfiguriert sein, um einen Mittelwert des Stroms von der ersten und zweiten Speicherzelle in Antwort auf RCSL auszugeben.
  • In verschiedenen Ausführungsformen kann die Referenz-Erzeugungsschaltung eine erste Referenz-Spiegelschaltung, welche zwischen dem ersten Schalter und der komplementären bzw. ergänzenden Bitleitung BL_bar gekoppelt ist, und eine zweite Referenz-Spiegelschaltung, welche zwischen dem zweiten Referenzschalter und der komplementären Bitleitung BL_bar gekoppelt ist, aufweisen.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein dynamischer Schreib-Lesespeicher (DRAM = Dynamic Random Access Memory), ein Phasenänderungs-Schreib-Lesespeicher (PRAM = Phase Change Random Access Memory), ein resistiver Schreib-Lesespeicher (RRAM = Resistive Random Access Memory) oder ein NAND-Flash-Speicher sein.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein Magneto-Widerstands- bzw. ein magneto-resistiver Schreib-Lesespeicher (MRAM = Magneto-Resistive Random Access Memory) sein.
  • In verschiedenen Ausführungsformen kann der MRAM ein STT-MRAM sein.
  • In Übereinstimmung mit Aspekten der vorliegenden Erfindung ist eine Abtast- und Latchschaltung (SLC = Sensing and Latching Circuit) einer Speichervorrichtung vorgesehen, welche ein Abtast- und Latchelement aufweist, welches konfiguriert ist, um bei einer Schreiboperation mit einer Schreib-Bitleitung (BLwrite) zu koppeln, um mit einer Lese-Bitleitung (BLread) getrennt von BLwrite und mit einer komplementären Lese-Bitleitung (BLread_bar) während einer Leseoperation zu koppeln.
  • In verschiedenen Ausführungsformen können das Abtast- und Latchelement auf ein Auswertesignal (EVAL = Evaluation Signal) ansprechen, um die Ströme von BLread und BLread_bar zu vergleichen.
  • In verschiedenen Ausführungsformen kann die SLC weiterhin eine Vorladungs-Schaltung und eine Entzerrschaltung bzw. Equalizer-Schaltung aufweisen, von welchen jede mit dem Abtast- und Latchelement gekoppelt ist. Die Vorladungs-Schaltung, die Equalizer-Schaltung und das Abtast- und Latchelement können konfiguriert sein, um BLwrite, BLread und BLread_bar vorzuladen.
  • In verschiedenen Ausführungsformen kann die Vorladungs-Schaltung einen ersten und einen zweiten PMOS-Transistor aufweisen, und die Entzerrschaltung kann einen dritten PMOS-Transistor aufweisen. Der erste, der zweite und der dritte Transistor können gemeinhin verbundene Gates haben.
  • In verschiedenen Ausführungsformen kann die Abtast- und Latchschaltung einen kreuzgekoppelten Abtastverstärker bzw. Leseverstärker aufweisen, welcher einen ersten PMOS-Transistor, welcher zwischen einer Spannungsquelle und einem ersten NMOS-Transistor verbunden ist, und einen zweiten PMOS-Transistor aufweist, welcher zwischen der Spannungsquelle und einem zweiten NMOS-Transistor verbunden ist.
  • In verschiedenen Ausführungsformen kann die komplementäre Lese-Bitleitung BLread_bar mit einer Referenz-Erzeugungsschaltung gekoppelt sein.
  • In verschiedenen Ausführungsformen kann die Referenz-Erzeugungsschaltung eine erste Referenzspeicherzelle, welche einen ersten Wert speichert, und einen ersten Referenzschalter, welcher zwischen der ersten Speicherzelle und der komplementären Lese-Bitleitung BLread_bar gekoppelt ist, und eine zweite Speicherzelle, welche einen zweiten Wert speichert, und einen zweiten Referenzschalter aufweisen, welcher zwischen der zweiten Speicherzelle und der komplementären Lese-Bitleitung BLread_bar gekoppelt ist. Der erste und der zweite Wert können unterschiedliche Werte sein.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein dynamischer Schreib-Lesespeicher (DRAM = Dynamic Random Access Memory), ein Phasenänderungs-Schreib-Lesespeicher (PRAM = Phase Change Random Access Memory), ein resistiver Schreib-Lesespeicher (RRAM = Resistive Random Access Memory) oder ein NAND-Flash-Speicher sein.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein Magneto-Widerstands- bzw. ein magneto-resistiver Schreib-Lesespeicher (MRAM = Magneto-Resistive Random Access Memory) sein.
  • In verschiedenen Ausführungsformen kann der MRAM ein STT-MRAM sein.
  • In Übereinstimmung mit einem anderen Aspekt der vorliegenden Erfindung ist eine Speichervorrichtung vorgesehen, welche eine erste Unteranordnung aufweist, welche eine erste Referenz-Zell-L-Leitung und eine erste Referenz-Zell-H-Leitung, welche in einer ersten Richtung verlaufen und im Wesentlichen innerhalb der ersten Unteranordnung zentriert sind, und eine erste Wortleitung (WL), welche durch die erste Unteranordnung in einer zweiten Richtung verläuft, eine erste Mehrzahl von SLCs, wobei jede der ersten Mehrzahl von SLCs einen RefL-Eingang und einen RefH-Eingang hat, eine erste Referenzspannungs-Vorspannungsleitung L, welche gemeinhin mit den RefL-Eingängen jedes SLC in der ersten Mehrzahl von SLCs und mit der ersten Referenz-Zell-L-Leitung verbunden ist, und eine erste Referenzspannungs-Vorspannungsleitung H aufweist, welche gemeinhin mit den RefH-Eingängen jeder SLC in der ersten Mehrzahl von SLCs und mit der ersten Referenz-Zell-L-Leitung verbunden ist.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung weiterhin eine zweite Unteranordnung aufweisen, welche mit der ersten Unteranordnung gekoppelt ist, und welche eine zweite Referenz-Zell-L-Leitung und eine zweite Referenz-Zell-H-Leitung, welche in der ersten Richtung verlaufen und im Wesentlichen innerhalb der zweiten Unteranordnung zentriert sind, und eine zweite Wortleitung (WL) durch die zweite Unteranordnung, welche in der zweiten Richtung verläuft, eine zweite Mehrzahl von SLCs, wobei jede der zweite Mehrzahl von SLCs einen RefL-Eingang und einen RefH-Eingang hat, eine zweite Referenzspannungs-Vorspannungsleitung L, welche gemeinhin mit den RefL-Eingängen jedes SLC in der zweiten Mehrzahl von SLCs und mit der zweiten Referenz-Zell-L-Leitung verbunden ist, und eine zweite Referenzspannungs-Vorspannungsleitung H aufweist, welche gemeinhin mit den RefH-Eingängen jeder SLC in der zweiten Mehrzahl von SLCs und mit der zweiten Referenz-Zell-L-Leitung verbunden ist.
  • In verschiedenen Ausführungsformen sind die erste Wortleitung WL und die zweite Wortleitung WL der ersten und der zweiten Unteranordnung jeweils normale Wortleitungen und die erste und die zweite Unteranordnung weisen jeweils wenigstens eine Referenz-Wortleitung auf, welche in der zweiten Richtung an bzw. auf eine Seite der normalen Wortleitung WL angeordnet ist. Eine gleichzeitige Aktivierung einer normalen Wortleitung von einer der ersten oder zweiten Unteranordnung und einer Referenz-Wortleitung von der anderen der ersten und der zweiten Unteranordnung verursacht, dass ein Referenzstrom von der anderen der ersten und der zweiten Unteranordnung erzeugt wird.
  • In verschiedenen Ausführungsformen können jede der ersten und der zweiten Unteranordnung weiterhin eine zweite Referenz-Wortleitung aufweisen, welche in der zweiten Richtung an einer gegenüberliegenden Seite der normalen Wortleitung WL angeordnet ist. Die zweite Referenz-Wortleitung in der anderen der ersten und der zweiten Unteranordnung kann ebenso gleichzeitig aktiviert werden.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein dynamischer Schreib-Lesespeicher (DRAM = Dynamic Random Access Memory), ein Phasenänderungs-Schreib-Lesespeicher (PRAM = Phase Change Random Access Memory), ein resistiver Schreib-Lesespeicher (RRAM = Resistive Random Access Memory) oder ein NAND-Flash-Speicher sein.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein Magneto-Widerstands- bzw. ein magneto-resistiver Schreib-Lesespeicher (MRAM = Magneto-Resistive Random Access Memory) sein.
  • In verschiedenen Ausführungsformen kann der MRAM ein STT-MRAM sein.
  • In verschiedenen Ausführungsformen kann die Vorrichtung weiterhin eine gemeinsame Referenz-Erzeugungsschaltung, welche konfiguriert ist, um einen niedrigen Referenzstrom (RefL-Strom) und einen hohen Referenzstrom (RefH-Strom) zu erzeugen, wenigstens eine erste Halbspiegelschaltung, welche mit wenigstens einem SLC gekoppelt ist und konfiguriert ist, um den RefL-Strom an dem RefL-Eingang des wenigstens einen SLC zu empfangen, und wenigstens eine zweite Halbspiegelschaltung aufweisen, welche mit dem wenigstens einen SLC gekoppelt ist und konfiguriert ist, um den RefH-Strom an den RefH-Eingang des wenigstens einen SLC zu empfangen.
  • In verschiedenen Ausführungsformen kann wenigstens ein SLC mit wenigstens vier Bitleitungen verbunden sein.
  • In verschiedenen Ausführungsformen kann wenigstens ein SLC mit wenigstens acht Bitleitungen verbunden sein.
  • In verschiedenen Ausführungsformen können die wenigstens acht Bitleitungen in der ersten Richtung verlaufen.
  • In verschiedenen Ausführungsformen kann die Vorrichtung eine Mehrzahl von Unteranordnungen aufweisen, welche die erste Unteranordnung aufweist, und eine Unteranordnung aus der Mehrzahl von Unteranordnungen kann mit wenigstens einem Spaltenauswahlsignal ausgewählt werden.
  • In verschiedenen Ausführungsformen kann die Vorrichtung weiterhin eine Steuerschaltung aufweisen, welche wenigstens ein Abtast- und Latchelement aufweist, welches konfiguriert ist, um eine Bitleitung innerhalb der ausgewählten Unteranordnung auszuwählen.
  • In verschiedenen Ausführungsformen kann die Steuerschaltung weiterhin eine Mehrzahl von Auswahlschaltungen mit einer Auswahlschaltung für jede Unteranordnung aufweisen, wobei jede Auswahlschaltung konfiguriert sein kann, um Bitleitungen innerhalb ihrer entsprechenden Unteranordnung unter der Steuerung des Abtastund Latchelements auszuwählen.
  • In Übereinstimmung mit einem anderen Aspekt der vorliegenden Erfindung ist ein Verfahren zum Durchführen einer Schreiboperation in eine Speichervorrichtung vorgesehen. Das Verfahren weist ein Einschalten eines ersten Schalters zum Zuführen von Eingabedaten, ein Anschalten eines Schreibschalters gleichzeitig mit dem ersten Schalter, ein Speichern der Eingabedaten durch eine Abtast- und Latchschaltung, welche zwischen dem ersten und dem zweiten Schalter gekoppelt ist, ein Auswählen einer Speicherzelle, welche mit dem Schreibschalter gekoppelt ist, und ein Schreiben der Eingabedaten in die Speicherzelle auf.
  • In verschiedenen Ausführungsformen können wenigstens einer des ersten und der Schreibschalter ein NMOS-Schalter sein.
  • In verschiedenen Ausführungsformen können sowohl der erste als auch die Schreibschalter NMOS-Schalter sein.
  • In verschiedenen Ausführungsformen kann das Verfahren weiterhin ein Betreiben der Abtast- und Latchschaltung in einem Spannungsmodus aufweisen.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein dynamischer Schreib-Lesespeicher (DRAM = Dynamic Random Access Memory), ein Phasenänderungs-Schreib-Lesespeicher (PRAM = Phase Change Random Access Memory), ein resistiver Schreib-Lesespeicher (RRAM = Resistive Random Access Memory) oder ein NAND-Flash-Speicher sein.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein Magneto-Widerstands- bzw. ein magneto-resistiver Schreib-Lesespeicher (MRAM = Magneto-Resistive Random Access Memory) sein.
  • In verschiedenen Ausführungsformen kann der MRAM ein STT-MRAM sein.
  • In Übereinstimmung mit einem anderen Aspekt der Erfindung ist ein Verfahren zum Durchführen einer Leseoperation auf einer Speichervorrichtung vorgesehen. Das Verfahren weist ein Auswählen einer Speicherzelle mit einem Wortleitungssignal, ein Anschalten eines Leseschalters, welcher mit der Speicherzelle gekoppelt ist, um Daten auszuwählen, ein Übertragen der Daten zu einer Bitleitung von der Speicherzelle und ein gleichzeitiges Zur-Verfügung-stellen eines Referenzstroms für eine komplementäre Bitleitung der Bitleitung von einer Referenz-Stromerzeugungsschaltung, in einer Abtast- und Latchschaltung, ein Abtasten der Daten durch ein Vergleichen eines Bitleitungsstroms und des Referenzstroms, und ein Anschalten eines ersten Schalters, welcher mit der Abtast- und Latchschaltung gekoppelt ist, um die abgetasteten Daten zu einer Ausgangsschaltung bzw. Ausgabeschaltung zu übertragen, auf.
  • In verschiedenen Ausführungsformen können wenigstens einer des ersten und der Leseschalter ein NMOS-Schalter sein.
  • In verschiedenen Ausführungsformen kann das Verfahren weiterhin ein Betreiben der Abtast- und Latchschaltung in einem Strommodus aufweisen.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein dynamischer Schreib-Lesespeicher (DRAM = Dynamic Random Access Memory), ein Phasenänderungs-Schreib-Lesespeicher (PRAM = Phase Change Random Access Memory), ein resistiver Schreib-Lesespeicher (RRAM = Resistive Random Access Memory) oder ein NAND-Flash-Speicher sein.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein Magneto-Widerstands- bzw. ein magneto-resistiver Schreib-Lesespeicher (MRAM = Magneto-Resistive Random Access Memory) sein.
  • In verschiedenen Ausführungsformen kann der MRAM ein STT-MRAM sein.
  • In Übereinstimmung mit einem anderen Aspekt der vorliegenden Erfindung ist ein Speichersystem vorgesehen. Das Speichersystem weist einen Speichercontroller bzw. eine Speichersteuerung, wenigstens eine Speichervorrichtung und wenigstens eine Kommunikationsverbindung, welche zwischen dem Controller und der Speichervorrichtung gekoppelt ist, auf. Die wenigstens eine Speichervorrichtung weist einen ersten Schalter, welcher konfiguriert ist, um ein erstes CSL-Signal zu empfangen und um Daten einzugeben oder auszugeben, einen zweiten Schalter, welcher konfiguriert ist, um ein zweites CSL-Signal zu empfangen, eine Abtast- und Latchschaltung, welche zwischen dem ersten und dem zweiten Schalter gekoppelt ist, und wenigstens eine Speicherzelle auf, welche mit dem zweiten Schalter gekoppelt ist. Der zweite Schalter ist konfiguriert, um eine Zeitabstimmung bzw. ein Timing von Lese- oder Schreiboperationen der wenigstens einen Speicherzelle in Antwort auf das zweite CSL-Signal zu steuern.
  • In verschiedenen Ausführungsformen kann der Controller eine Steuereinheit aufweisen, welche mit einer bzw. einem elektrisch-zu-optisch(E/O = Electrical-to-Optical)-Übertragungsschnittstelle bzw. -Übertragungsinterface und einer bzw. einem optisch-zu-elektrisch(O/E = Optical-to-Electrical)-Empfangsschnittstelle bzw. -Empfangsinterface gekoppelt ist, und die wenigstens eine Speichervorrichtung kann einen Speicherkern aufweisen, welcher mit einer bzw. einem elektrisch-zu-optisch(E/O = Electrical-to-Optical)-Übertragungsschnittstelle bzw. -Übertragungsinterface und einer bzw. einem optisch-zu-elektrisch(O/E = Optical-to-Electrical)-Empfangsschnittstelle bzw. Empfangsinterface gekoppelt ist. Und die wenigstens eine Kommunikationsverbindung kann eine erste optische Verbindung, welche zwischen dem Controller-E/O-Interface und dem Speichervorrichtungs-O/E-Interface gekoppelt ist, und eine zweite optische Verbindung aufweisen, welche zwischen dem Controller-O/E-Interface und dem Speichervorrichtungs-E/O-Interface gekoppelt ist.
  • In verschiedenen Ausführungsformen kann die Kommunikationsverbindung eine bidirektionale Verbindung sein.
  • In verschiedenen Ausführungsformen kann der Controller eine Steuereinheit aufweisen, welche mit einem bzw. einer Multi-Pin-Eingabe-/Ausgabe(I/O = Input/Output)-Interface bzw. -Schnittstelle gekoppelt ist, wobei die wenigstens eine Speichervorrichtung einen Speicherkern aufweisen kann, welcher mit einem Multi-Pin-I/O-Interface gekoppelt ist, und die wenigstens eine Kommunikationsverbindung kann eine Speichercontroller-Schnittstelle bzw. ein Speichercontroller-Interface aufweisen, welches Pins des Steuereinheit-Multi-Pin-I/O-Interface mit entsprechenden Pins des Speichervorrichtungs-Multi-Pin-I/O-Interface koppelt.
  • In verschiedenen Ausführungsformen kann das Speichercontroller-Interface konfiguriert sein, um ein Befehlssignal, ein Steuersignal, eine Speicheradresse, ein Daten-Strobe-Signal, und Daten zwischen dem Controller und der wenigstens einen Speichervorrichtung zu tragen.
  • In verschiedenen Ausführungsformen kann das Speichercontroller-Interface konfiguriert sein, um eine Chip-Auswahl und ein Adresspaket und Daten zwischen dem Controller und der wenigstens einen Speichervorrichtung zu tragen.
  • In verschiedenen Ausführungsformen kann das Speichercontroller-Interface konfiguriert sein, um eine Chip-Auswahl, eine Adresse und ein Schreibdatenpaket und gelesene Daten zwischen dem Controller und der wenigstens einen Speichervorrichtung zu tragen.
  • In verschiedenen Ausführungsformen kann das Speichercontroller-Interface konfiguriert sein, um einen Befehl, eine Adresse und ein Datenpaket und gelesene Daten zwischen dem Controller und der wenigstens einen Speichervorrichtung zu tragen.
  • In verschiedenen Ausführungsformen kann die wenigstens eine Speichervorrichtung wenigstens einen Speicherchip aufweisen und das Speichercontroller-Interface kann ein Teil eines Interface-Chips sein, welcher in einem Stapel mit dem wenigstens einen Speicherchip angeordnet ist, wobei der wenigstens eine Speicherchip und Interface-Chip unter einer Verwendung von Micro-Bump und Durchkontaktierungen bzw. through-silicon vias miteinander verbunden sind.
  • In verschiedenen Ausführungsformen kann das Speichersystem einen Teil eines Computersystems bilden, welches weiterhin eine Verwender-Schnittstellen-Vorrichtung bzw. Verwender-Interface-Vorrichtung, eine CPU und einen Bus, welcher die CPU, die Verwender-Interface-Vorrichtung und die wenigstens eine Speichervorrichtung verbindet, aufweist.
  • In verschiedenen Ausführungsformen kann das Speichersystem einen Teil eines Computersystems bilden, welches weiterhin eine Verwender-Schnittstellen-Vorrichtung bzw. Verwender-Interface-Vorrichtung, eine CPU, einen Schreib-Lesespeicher, ein Modem und einen Bus, welcher die CPU, die Verwender-Schnittstellen-Vorrichtung, das Modem und den Speichercontroller verbindet, aufweist
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein dynamischer Schreib-Lesespeicher (DRAM = Dynamic Random Access Memory), ein Phasenänderungs-Schreib-Lesespeicher (PRAM = Phase Change Random Access Memory), ein resistiver Schreib-Lesespeicher (RRAM = Resistive Random Access Memory) oder ein NAND-Flash-Speicher sein.
  • In verschiedenen Ausführungsformen kann die Speichervorrichtung ein Magneto-Widerstands- bzw. ein magneto-resistiver Schreib-Lesespeicher (MRAM = Magneto-Resistive Random Access Memory) sein.
  • In verschiedenen Ausführungsformen kann der MRAM ein STT-MRAM sein.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte des erfinderischen Konzepts werden von Fachleuten aus der folgenden detaillierten Beschreibung zusammengenommen mit den beigefügten Zeichnungen deutlicher verstanden werden, und die nichtbeschränkenden Ausführungsformen von Vorrichtungen, Systemen und Verfahren, welche vorgesehen sind und darin oder mit Bezugnahme darauf und beschrieben sind.
  • 1 ist ein Blockschaltbild einer beispielhaften Ausführungsform einer Speichervorrichtung, welche zum Beschreiben einer Schreiboperation und einer Leseoperation darin gemäß Aspekten des erfinderischen Konzepts nützlich ist.
  • 2 ist ein Blockschaltbild, welches eine beispielhafte Ausführungsform einer Verbindung zwischen einer Spin-Transfer-Torque bzw. Spin-Übertrag-Drehmoment(STT = Spin Transfer Torque)-MRAM-Zelle und anderen Speichervorrichtungs-Elementen gemäß Aspekten des erfinderischen Konzepts veranschaulicht.
  • 3A bis 3E sind Blockschaltbilder, welche Beispiele eines magnetischen Tunnelkontakt(MTJ = Magnetic Tunnel Junction)-Elements in einer STT-MRAM-Zelle gemäß Aspekten des erfinderischen Konzepts veranschaulichen.
  • 4 ist ein Blockschaltbild einer beispielhaften Ausführungsform einer Speichervorrichtung, welches zum Beschreiben einer Schreiboperation gemäß Aspekten des erfinderischen Konzepts nützlich ist.
  • 5 ist ein Blockschaltbild, welches eine beispielhafte Ausführungsform eines Schreibspalten-Auswahlsignalerzeugers veranschaulicht, welcher verwendet werden kann, um ein zweites Spaltenauswahlsignal in der Speichervorrichtung der 4 gemäß Aspekten des erfinderischen Konzepts zu erzeugen.
  • 6 ist ein Zeit- bzw. Zeitablaufdiagramm, welches eine beispielhafte Ausführungsform einer Schreiboperation der Speichervorrichtung der 4 und 5 gemäß Aspekten des erfinderischen Konzepts veranschaulicht.
  • 7 ist ein Schaltbild, welches eine beispielhafte Ausführungsform einer Speichervorrichtung veranschaulicht, welche konfiguriert ist, um eine Schreiboperation gemäß Aspekten des erfinderischen Konzepts durchzuführen.
  • 8 ist ein Blockschaltbild, welches eine beispielhafte Ausführungsform einer Speichervorrichtung veranschaulicht, welche konfiguriert ist, um eine Leseoperation gemäß Aspekten des erfinderischen Konzepts durchzuführen.
  • 9 ist ein Blockschaltbild, welches eine beispielhafte Ausführungsform einer Speichervorrichtung veranschaulicht, welche weiterhin eine Spiegelschaltung gemäß Aspekten des erfinderischen Konzepts aufweist.
  • 10 ist ein Schaltbild, welches eine beispielhafte Ausführungsform einer Spiegelschaltung veranschaulicht, welche einen Teil der Speichervorrichtung der 9 gemäß Aspekten des erfinderischen Konzepts bilden kann.
  • 11 ist ein Blockschaltbild, welches eine Speichervorrichtung veranschaulicht, welche weiterhin einen Spaltenauswahlsignalerzeuger aufweist, welcher konfiguriert ist, um ein drittes Spaltenauswahlsignal gemäß Aspekten des erfinderischen Konzepts zu erzeugen.
  • 12 ist ein Zeit- bzw. Zeitablaufdiagramm, welches eine beispielhafte Ausführungsform einer Leseoperationsspeichervorrichtung der Speichervorrichtung der 8 gemäß Aspekten des erfinderischen Konzepts veranschaulicht.
  • 13 ist ein Schaltbild, welches eine beispielhafte Ausführungsform einer Speichervorrichtung veranschaulicht, welche konfiguriert sein bzw. werden kann, um eine Leseoperation gemäß Aspekten des erfinderischen Konzepts durchzuführen.
  • 14 ist ein Blockschaltbild, welches eine beispielhafte Ausführungsform einer Referenz-Erzeugungseinheit veranschaulicht, welche einen Teil der Speichervorrichtung der 8 gemäß Aspekten des erfinderischen Konzepts bilden kann.
  • 15 ist ein Schaltbild, welches eine beispielhafte Ausführungsform einer Spiegelschaltung veranschaulicht, welche einen Teil der Referenz-Erzeugungseinheit der 14 gemäß Aspekten des erfinderischen Konzepts bilden kann.
  • 16 ist ein Zeit- bzw. Zeitablaufdiagramm, welches nützlich ist zum Beschreiben einer beispielhaften Ausführungsform einer Leseoperation der Speichervorrichtung der 8 gemäß Aspekten des erfinderischen Konzepts.
  • 17 ist ein Blockschaltbild, welches eine beispielhafte Ausführungsform einer Abtast- und Latchschaltung veranschaulicht, welche einen Teil einer Speichervorrichtung gemäß Aspekten des erfinderischen Konzepts bilden kann.
  • 18 ist ein Schaltbild, welches eine beispielhafte Ausführungsform der Abtast- und Latchschaltung der 17 gemäß Aspekten des erfinderischen Konzepts veranschaulicht.
  • Die 19A und 19B sind Schaltbilder, welche eine beispielhafte Ausführungsform einer Speichervorrichtung veranschaulichen, welche konfiguriert sein kann, um eine Schreiboperation und eine Leseoperation gemäß Aspekten des erfinderischen Konzepts durchzuführen.
  • 20 ist ein Diagramm, welches eine beispielhafte Ausführungsform einer Anordnungs-Layout-Struktur einer Speichervorrichtung gemäß Aspekten des erfinderischen Konzepts veranschaulicht.
  • Die 21A und 21B sind Schaltbilder, welche eine beispielhafte Ausführungsform einer Verbindung zwischen Abtast- und Latchschaltungen gemäß Aspekten des erfinderischen Konzepts veranschaulichen.
  • 22 ist ein Diagramm, welches eine beispielhafte Ausführungsform eines Anordnungs-Layouts einer Speichervorrichtung veranschaulicht, welche konfiguriert ist, um simultan zwei Wortleitungen gemäß Aspekten des erfinderischen Konzepts zu aktivieren.
  • 23 ist ein Schaltbild, welches eine beispielhafte Ausführungsform einer Abtast- und Latchschaltung veranschaulicht, welche mit einer Mehrzahl von Bitleitungen gemäß Aspekten des erfinderischen Konzepts gekoppelt ist.
  • 24 ist ein Flussdiagramm, welches eine beispielhafte Ausführungsform eines Verfahrens zum Durchführen einer Schreiboperation einer Speichervorrichtung gemäß Aspekten des erfinderischen Konzepts veranschaulicht.
  • 25 ist ein Flussdiagramm, welches eine beispielhafte Ausführungsform eines Verfahrens zum Durchführen einer Leseoperation in einer Speichervorrichtung gemäß Aspekten des erfinderischen Konzepts veranschaulicht.
  • 26 ist ein Blockschaltbild, welches eine beispielhafte Ausführungsform eines Speichersystems veranschaulicht, in welchem eine Speichervorrichtung und ein Speichercontroller durch optische Verbindungen gemäß Aspekten des erfinderischen Konzepts gekoppelt sind.
  • 27A bis 27D sind Diagramme, welche beispielhafte Ausführungen von Speichersystemen veranschaulichen, welche verschiedene Interfaces bzw. Schnittstellen gemäß Aspekten des erfinderischen Konzepts haben.
  • 28 ist ein Diagramm, welches eine beispielhafte Ausführungsform eines Speichersystems veranschaulicht, in welchem eine Mehrzahl von Speicherchips unter Verwendung von Durchkontaktierungen bzw. through-silicon vias (TSVs) gemäß Aspekten des erfinderischen Konzepts gestapelt sind.
  • 29 ist ein Diagramm, welches eine beispielhafte Ausführungsform eines Speichersystems veranschaulicht, in welchem eine Speichervorrichtung mit einem Systembus gemäß Aspekten des erfinderischen Konzepts gekoppelt ist.
  • 30 ist ein Diagramm, welches eine andere beispielhafte Ausführungsform eines Speichersystems veranschaulicht, in welchem eine Speichervorrichtung mit einem Systembus gemäß Aspekten des erfinderischen Konzepts gekoppelt ist.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Verschiedene Aspekte des erfinderischen Konzepts werden vollständiger hierin nachstehend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden, in welchen einige beispielhafte Ausführungsformen gezeigt sind. Das vorliegende erfinderische Konzept kann jedoch in vielen unterschiedlichen Formen ausgeführt werden und sollte nicht als auf die beispielhaften Ausführungsformen, welche hierin erläutert sind, beschränkt angesehen werden. In den Zeichnungen können die Größen und relativen Größen von Schichten und Bereichen für die Klarheit übertrieben bzw. überzogen sein. Gleiche Bezugszeichen beziehen sich durchgehend auf gleiche Elemente.
  • Es wird verstanden werden, dass, obwohl der Wortlaut erster/erste/erstes, zweiter/zweite/zweites, dritter/dritte/drittes etc. hierin verwendet werden kann, um verschiedene Elemente zu beschreiben, diese Elemente durch diese Wortlaute nicht beschränkt werden sollten. Diese Wortlaute werden verwendet, um ein Element vom anderen zu unterscheiden. Demnach könnte ein erstes Element, welches untenstehend diskutiert wird, als ein zweites Element bezeichnet werden, ohne von den Lehren des vorliegenden erfinderischen Konzepts abzuweichen. Wie hierin verwendet, umfasst der Wortlaut „und/oder” irgendeine und alle Kombinationen von einem oder mehreren der zugehörigen aufgelisteten Gegenstände.
  • Es wird verstanden werden, dass wenn auf ein Element Bezug genommen wird als „verbunden” oder „gekoppelt” mit einem anderen Element, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann, oder dazwischen liegende Elemente gegenwärtig sein können. Im Gegensatz hierzu sind, wenn auf ein Element Bezug genommen wird als „direkt verbunden” oder „direkt gekoppelt” mit einem anderen Element, keine dazwischen angeordneten Elemente gegenwärtig. Andere Worte, welche verwendet werden, um die Beziehung zwischen Elementen zu beschreiben, sollten in einer ähnlichen Art und Weise interpretiert werden (beispielsweise „zwischen” gegenüber „direkt zwischen”, „benachbart” gegenüber „direkt benachbart” etc.).
  • Die Terminologie, welche hierin verwendet wird, ist nur zum Zwecke des Beschreibens bestimmter beispielhafter Ausführungsformen und ist nicht vorgesehen, um für das vorliegende erfinderische Konzept beschränkend zu sein. Wie hierin verwendet, sind die Singularformen „einer/eine/eines” und „der/die/das” vorgesehen, um ebenso die Pluralformen zu umfassen, sofern der Kontext bzw. Zusammenhang nicht deutlich Anderes anzeigt. Es wird weiterhin verstanden werden, dass die Wortlaute „weist auf” und/oder „aufweisend”, wenn sie in dieser Beschreibung verwendet werden, die Anwesenheit von genannten Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten bzw. Bestandteilen spezifizieren, jedoch die Anwesenheit oder Hinzufügung von einem oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten bzw. Bestandteilen und/oder Gruppen davon nicht ausschließen.
  • Es sollte auch festgehalten werden, dass in einigen alternativen Implementierungen die Funktionen/die Tätigkeit, welches in den Blöcken angemerkt ist, außerhalb der Reihenfolge, welche in den Flussdiagrammen festgehalten ist, auftreten kann. Beispielsweise können zwei Blöcke, welche in Aufeinanderfolge gezeigt sind, in der Tat im Wesentlichen gleichzeitig ausgeführt werden, oder die Blöcke können manchmal in der umgekehrten Reihenfolge ausgeführt werden, abhängig von der Funktionalität/der Tätigkeit, welche involviert ist.
  • Soweit nicht anderweitig definiert, haben alle Wortlaute (einschließlich technischer und wissenschaftlicher Wortlaute), welche hierin verwendet werden, dieselbe Bedeutung, wie sie allgemein durch einen Fachmann, zu welchem das Gebiet des erfinderischen Konzepts gehört, verstanden werden. Es wird weiterhin verstanden werden, dass Wortlaute, wie beispielsweise diejenigen Wortlaute, welche in allgemein verwendeten Wörterbüchern definiert sind, interpretiert werden sollen, als eine Bedeutung habend, welche konsistent mit ihrer Bedeutung in dem Kontext des relevanten Fachgebiets ist, und nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert werden sollen, soweit nicht ausdrücklich hierin so definiert.
  • 1 ist ein Blockschaltbild einer beispielhaften Ausführungsform einer Speichervorrichtung, welche zum Beschreiben einer Schreiboperation und einer Leseoperation darin gemäß Aspekten des erfinderischen Konzepts nützlich ist.
  • Bezug nehmend auf die Ausführungsform der 1 ist ein erster Schalter 100 konfiguriert, um mit einer anderen Vorrichtung, Untersystem oder System für das Lesen und Schreiben von Daten zu einer Speicherzelle 400 zu kommunizieren, auf welche Bezug genommen werden kann als eine externe Vorrichtung. Eine Abtast- und Latchschaltung 200 ist zwischen dem ersten Schalter 100 und der Speicherzelle 400 angeordnet. Und ein zweiter Schalter 300 ist zwischen der Abtast- und Latchschaltung 200 und der Speicherzelle 400 angeordnet. Im Fall einer Schreiboperation kann die Abtast- und Latchschaltung 200 als eine Latchschaltung fungieren. Und im Fall einer Leseoperation kann die Abtast- und Latchschaltung 200 als ein Leseverstärker fungieren.
  • In der beispielhaften Ausführungsform wird, um Daten in die Speicherzelle 400 zu schreiben, der erste Schalter 100 in Antwort auf ein erstes Spaltenauswahlsignal angeschaltet, welches an den ersten Schalter 100 durch eine erste Spaltenauswahlleitung (erste CSL) angelegt wird. Wenn der erste Schalter 100 angeschaltet wird, werden die Daten, welche in die Speicherzelle 400 zu schreiben sind, vorläufig in der Abtast- und Latchschaltung 200 gespeichert. Der zweite Schalter 300 wird in Antwort auf ein zweites Spaltenauswahlsignal angeschaltet, welches an den zweiten Schalter 300 durch eine zweite Spaltenauswahlleitung (zweite CSL) angelegt wird. Wenn der zweite Schalter 300 angeschaltet wird, werden die Daten von einer ersten Bitleitung BL zu einer zweiten Bitleitung BL' übertragen und die Daten werden in die Speicherzelle 400, welche durch eine Wortleitung WL ausgewählt wird, geschrieben.
  • In der beispielhaften Ausführungsform wird, um Daten aus der Speicherzelle 400 zu lesen, der zweite Schalter 300 in Antwort auf ein drittes Spaltenauswahlsignal angeschaltet, welches an den zweiten Schalter 300 durch eine dritte Spaltenauswahlleitung (dritte CSL) angelegt wird, und dann werden die Daten von der zweiten Bitleitung BL' an die erste Bitleitung BL über die Abtast- und Latchschaltung 200 übertragen. Die Daten werden durch die Abtast- und Latchschaltung 200 verstärkt. Wenn der erste Schalter 100 in Antwort auf das erste Spaltenauswahlsignal angeschaltet wird, welches an den ersten Schalter 100 über die erste Spaltenauswahlleitung angelegt wird, werden die verstärkten Daten an die externe Vorrichtung übertragen.
  • Obwohl die Speichervorrichtung, welche in 1 veranschaulicht ist, den Datenpfad bzw. Datenweg für die Schreiboperation und die Leseoperation gemeinsam hat, können der Lesedatenweg und der Schreibdatenweg getrennt und wie untenstehend beschrieben unterteilt sein.
  • 2 ist ein Blockschaltbild, welches eine beispielhafte Ausführungsform einer Verbindung zwischen einer Spin-Transfer-Torque(STT)- bzw. Spin-Übertrag-Drehmoment-MRAM-Zelle und anderen Speichervorrichtungs-Elementen gemäß Aspekten des erfinderischen Konzepts veranschaulicht.
  • Bezug nehmend auf 2 weist eine STT-MRAM-Zelle 400 einen Zelltransistor 410 und ein magnetisches Tunnelkontakt(MTJ = Magnetic Tunnel Junction)-Element 420 auf. Das MTJ-Element 420 und der Zelltransistor sind zwischen einer Bitleitung 480 und einer Sourceleitung 460 gekoppelt und ein Gate des Zelltransistors 410 ist mit einer Wortleitung 470 gekoppelt. Ein Lese- oder Schreib-Schaltelement ist zwischen die Bitleitung 480 und die Abtast- und Latchschaltung 200 gekoppelt. Wie in 1 ist die Abtast- und Latchschaltung 200 mit einem ersten Schalter 100 gekoppelt, auf welchen manchmal Bezug genommen wird als Eingabe-/Ausgabe-Schaltelement 100.
  • Bei der Leseoperation wird der Zelltransistor 410 durch das Wortleitungssignal ausgewählt und dann wird der Datenwert, welcher in dem MTJ-Element 420 gespeichert ist, zu der Bitleitung 480 übertragen. Durch ein Lese- oder Schreib-Schaltelement 300 wird der gelesene Datenwert zu der Abtast- und Latchschaltung 200 übertragen und dabei verstärkt, wie obenstehend diskutiert ist. Wenn das Eingabe-/Ausgabeschaltelement 100 angeschaltet wird, wird der Datenwert zu einer externen Vorrichtung übertragen.
  • Bei der Schreiboperation wird der Datenwert, welcher von einer externen Vorrichtung vorgesehen ist, in der Abtast- und Latchschaltung 200 eingerastet bzw. gespeichert und der eingeklinkte Datenwert wird zu der Bitleitung 480 übertragen, wenn das Lese- oder Schreibschaltelement 300 angeschaltet wird. Der Datenwert wird in das MTJ-Element 420 als eine Funktion der Spannungsdifferenz zwischen der Bitleitung 480 und der Sourceleitung 460 geschrieben oder programmiert, wenn der Zelltransistor 410 durch das Wortleitungssignal ausgewählt und angeschaltet ist.
  • In dieser Ausführungsform kann das MTJ-Element 420 eine gepinnte Schicht 450, eine Sperrschicht bzw. Grenzschicht 440 und eine freie Schicht 430 aufweisen. Die Magnetisierungsrichtung der freien Schicht 430 kann abhängig von einem Strom, welcher durch das MTJ-Element 420 fließt, geändert werden. Beispielsweise üben, wenn ein erster Schreibstrom WC1 in einer ersten Richtung angewandt wird, freie Elektronen, welche die Spin-Richtung gleich zu der gepinnten Schicht 450 haben, ein Drehmoment auf die freie Schicht 430 aus. In diesem Fall wird die freie Schicht 430 parallel mit der gepinnten Schicht 450 magnetisiert. Wenn ein zweiter Schreibstrom WC2 in einer zweiten, entgegengesetzten Richtung, angewandt wird, üben freie Elektronen, welche die Spin-Richtung entgegengesetzt zu der gepinnten Schicht 450 haben, ein Drehmoment auf die freie Schicht 430 aus. In diesem Fall wird die freie Schicht 430 antiparallel zu der gepinnten Schicht 450 magnetisiert. Das MTJ-Element 420 der parallelen Magnetisierung hat einen relativ niedrigeren Widerstand und speichert demnach den Datenwert „0”. Das MTJ-Element 420 der antiparallelen Magnetisierung hat einen relativ höheren Widerstand und speichert demnach den Datenwert „1”.
  • Die 3A bis 3E sind Blockschaltbilder, welche Beispiele eines MTJ-Elements in einer STT-MRAM-Zelle gemäß Aspekten des erfinderischen Konzepts veranschaulichen. Beispielsweise könnte eine STT-MRAM-Zelle 400 die Form der STT-MRAM-Zell-Ausführungsformen der 3A bis 3E annehmen.
  • Bezug nehmend auf 3A ist eine Ausführungsform einer MTJ-Schicht gezeigt, welche eine horizontale Struktur hat. In dieser Ausführungsform kann ein MTJ-Element 421 eine freie Schicht 31a, eine Sperr- bzw. Grenzschicht 32a, eine gepinnte Schicht 33a und eine pinnende Schicht 34a aufweisen, welche hier in einer geschichteten Anordnung gezeigt sind. In einigen Ausführungsformen kann die pinnende Schicht 34a optional sein.
  • Die freie Schicht 31a kann ein Material aufweisen, welches eine variable Magnetisierungsrichtung hat, wie durch den Doppelpfeil, welcher darin gezeigt ist, angezeigt ist. Die Magnetisierungsrichtung der freien Schicht 31a kann abhängig von elektrischen und/oder magnetischen Faktoren, welche intern oder extern vorgesehen sind, geändert werden. Die freie Schicht 31a kann ein ferromagnetisches Material aufweisen oder aus diesem gebildet sein. Beispielsweise kann die freie Schicht 31a wenigstens eines von FeB, Fe, CO, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO und Y3Fe5O12 aufweisen.
  • Die Sperr- bzw. Grenzschicht 32a kann eine Dicke haben, welche kleiner ist als ein Spin-Diffusionsabstand. Die Grenzschicht 32a kann ein nichtmagnetisches Material aufweisen oder daraus gebildet sein. Beispielsweise kann die Grenzschicht 32a wenigstens eines von Mg, Ti, Al, MgZn, MgB-Oxid, Ti und V-Nitrid aufweisen.
  • Die gepinnte Schicht 33a kann eine Magnetisierungsrichtung haben, welche durch die pinnende Schicht 34a festgelegt bzw. fixiert ist, wie durch den einzelnen Pfeil, welcher darin gezeigt ist, angezeigt ist. Die gepinnte Schicht 33a kann ein ferromagnetisches Material aufweisen oder daraus gebildet sein. Beispielsweise kann die gepinnte Schicht 33a wenigstens eines von FeB, Fe, CO, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO und Y3Fe5O12 aufweisen.
  • Die pinnende Schicht 34a kann ein anti-ferromagnetisches Material aufweisen oder aus diesem gebildet sein. Beispielsweise kann die pinnende Schicht 34a wenigstens eines von PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO und Cr aufweisen.
  • Wenn die freie Schicht 31a und die gepinnte Schicht 33a mit ferromagnetischen Materialien gebildet werden, können Streufelder an den Rändern des ferromagnetischen Materials verursacht werden. Die Streufelder können den Magnetwiderstand verringern oder eine resistive magnetische Kraft in der freien Schicht erhöhen. Die Streufelder können die Schaltcharakteristik beeinflussen, so dass sie ein asymmetrisches Schalten verursachen. Demzufolge werden Strukturen zum Verringern oder Steuern der Streufelder benötigt.
  • Bezug nehmend auf 3B ist eine andere Ausführungsform einer MTJ-Schicht, welche eine horizontale Struktur hat, gezeigt. In dieser Ausführungsform kann eine gepinnte Schicht 330 eines MTJ-Elements 422 mit einer synthetischen anti-ferromagnetischen (SAF = Synthetic Anti-Ferromagnetic) Struktur implementiert sein. Eine freie Schicht 3lb und eine Sperr- bzw. Grenzschicht 32b können auf der gepinnten Schicht 330 angeordnet sein.
  • Die gepinnte Schicht 330 kann eine gepinnte Schicht 33b, eine Grenzbzw. Sperrschicht 34b und eine pinnende Schicht 35b aufweisen. Die gepinnte Schicht 33b und die pinnende Schicht 35b können jeweils wenigstens eines von CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO und Y3Fe5O12 aufweisen. Die Magnetisierungsrichtung der gepinnten Schicht 33b kann entgegengesetzt zu der Magnetisierungsrichtung der pinnenden Schicht 35b sein, und die Magnetisierungsrichtungen der gepinnten Schicht 33b und der pinnenden Schicht 35b können festgelegt sein. Die Sperr- bzw. Grenzschicht 34b kann als ein Beispiel Ru aufweisen.
  • Bezug nehmend auf 3C kann eine MTJ-Schicht mit einer vertikalen Struktur vorgesehen sein. Das MTJ-Element 423 kann eine freie Schicht 21, eine Grenz- bzw. Sperrschicht 22 und eine gepinnte Schicht 23 aufweisen, wobei die freie Schicht 21 und die gepinnte Schicht 23 eine vertikale Magnetisierungsrichtung haben. Die Magnetisierungsrichtung der freien Schicht 21 kann variabel sein, und die Magnetisierungsrichtung der gepinnten Schicht 23 kann festgelegt.
  • Der Widerstand des MTJ-Elements 423 kann verringert werden, wenn die Magnetisierungsrichtungen der freien Schicht 21 und der gepinnten Schicht 23 parallel zueinander sind, und der Widerstand des MTJ-Elements 423 kann erhöht werden, wenn die Magnetisierungsrichtungen der freien Schicht 21 und der gepinnten Schicht 23 antiparallel (nicht parallel) zueinander sind.
  • Um das MTJ-Element 423 zu implementieren, können die freie Schicht 21 und die gepinnte Schicht 23 Materialien aufweisen, welche eine relative große anisotrope Energie haben. Amorphe Selten-Erd-Element-Legierungen, Mehrschicht-Dünnschichten wie beispielsweise (Co/Pt)n und (Fe/Pt)n und Supergitter von L10 kristalliner Struktur können eine relativ große anisotrope Energie haben. Beispielsweise kann die freie Schicht 21 eine geordnete Legierung sein und kann wenigstens eines von Fe, Co, Ni, Pa und Pt aufweisen. Die freie Schicht 21 kann eine Fe-Pt-Legierung, eine Fe-Pd-Legierung, eine Co-Pd-Legierung, eine Co-Pt-Legierung, eine Fe-Ni-Pt-Legierung, eine Co-Fe-Pt-Legierung und eine Co-Ni-Pt-Legierung aufweisen. Die Legierungen können als Beispiele als Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, oder Co30Ni20Pt50 in der chemischen Quantität repräsentiert werden.
  • Die 3D und 3E veranschaulichen duale MTJ-Elemente der STT-MRAM-Zelle. In dem dualen MTJ-Element ist eine freie Schicht an einem Mittelabschnitt angeordnet und Sperr- bzw. Grenzschichten und gepinnte Schichten sind symmetrisch an beiden Oberflächen der freien Schicht angeordnet.
  • Bezug nehmend auf 3D weist eine duales MTJ-Element 424, welches eine horizontale Magnetisierung bildet, eine erste gepinnte Schicht 31, eine erste Sperr- bzw. Grenzschicht 32, eine freie Schicht 33, eine zweite Sperr- bzw. Grenzschicht 34 und eine zweite gepinnte Schicht 35 auf. Die Materialien, welche die jeweiligen Schichten bilden, können ähnlich zu oder dieselben wie die der freien Schicht 31a, der Sperr- bzw. Grenzschicht 32a und der gepinnten Schicht 33a der 3A sein.
  • Wenn die Magnetisierungsrichtung der ersten gepinnten Schicht 31 fixiert ist, so dass sie entgegengesetzt zur Magnetisierungsrichtung der zweiten gepinnten Schicht 35 ist, können die Magnetfelder aufgrund der ersten und der zweiten gepinnten Schicht 31 und 35 sich ausgleichen bzw. einander entgegenwirken, und demnach kann das duale MTJ-Element 424 mit einem geringeren Schreibstrom als der allgemeine MTJ programmiert werden. Zusätzlich sieht das duale MTJ-Element 424 den größeren Widerstand bei der Leseoperation aufgrund der zusätzlichen zweiten Sperr- bzw. Grenzschicht 34 vor. Demnach kann der Lesespielraum bzw. die Lesetoleranz erhöht werden und die exakten gelesenen Daten können erhalten werden.
  • Bezug nehmend auf 3E weist ein duales MTJ-Element 425, welches eine vertikale Magnetisierung bildet, eine erste gepinnte Schicht 41, eine erste Sperrbzw. Grenzschicht 42, eine freie Schicht 43, eine zweite Sperr- bzw. Grenzschicht 44 und eine zweite gepinnte Schicht 45 auf. Die Materialien, welche die jeweiligen Schichten bilden, können ähnlich zu den oder die gleichen wie diejenigen der freien Schicht 31a, der Sperr- bzw. Grenzschicht 32a und der gepinnten Schicht 33a der 3A sein.
  • Wenn die Magnetisierungsrichtung der ersten gepinnten Schicht 41 fixiert ist, so dass sie entgegengesetzt der Magnetisierungsrichtung der zweiten gepinnten Schicht 45 ist, können die Magnetfelder aufgrund der ersten und der zweiten gepinnten Schicht 41 und 45 sich ausgleichen bzw. einander entgegenwirken, und demnach kann das duale MTJ-Element 425 mit einem geringeren Schreibstrom als der allgemeine MTJ programmiert werden.
  • Die 4 ist ein Blockschaltbild einer beispielhaften Ausführungsform einer Speichervorrichtung, welches zum Beschreiben einer Schreiboperation gemäß Aspekten des erfinderischen Aspekts nützlich ist.
  • Bezug nehmend auf 4 können Schreibdaten zu dem ersten Schalter (SW1) 100 durch eine Eingabeschaltung 150 übertragen werden. Der erste Schalter 100 kann in Antwort auf das erste Spaltenauswahlsignal CSL angeschaltet werden und dann können als ein Ergebnis die Schreibdaten vorübergehend in der Abtast- und Latchschaltung 200 gespeichert werden. Der zweite Schalter (SW2) 310 kann dann in Antwort auf das zweite Spaltenauswahlsignal WCSL angeschaltet werden und die Schreibdaten, welche in der Abtast- und Latchschaltung 200 gespeichert sind, können von der ersten Bitleitung BL zu der zweiten Bitleitung BL' übertragen werden. Die Daten können letztendlich in die Speicherzelle 400, welche der ausgewählten Wortleitung WL entspricht, geschrieben werden.
  • In einigen beispielhaften Ausführungsformen können bei der Schreiboperation der erste Schalter 100 und der zweite Schalter 310 gleichzeitig angeschaltet werden. Die Anschaltzeit des zweiten Schalters 310, d. h. die Aktivierungszeitdauer des zweiten Spaltenauswahlsignals WCSL kann länger sein als die Einschaltzeit des ersten Schalters 100, d. h. die Aktivierungszeitdauer des ersten Spaltenauswahlsignals CSL, wie dies in 6 veranschaulicht ist. In anderen beispielhaften Ausführungsformen können der erste Schalter 100 und der zweite Schalter 310 nacheinanderfolgend angeschaltet werden. Beispielsweise kann der erste Schalter 100 zuerst angeschaltet werden und dann kann der zweite Schalter 310 angeschaltet werden.
  • Die Anschaltzeit des zweiten Schalters 310 kann bestimmt werden unter Berücksichtigung der Schaltzeit des MTJ-Elements zur Schreibprogrammierung oder Schreiboperation. Beispielsweise kann die Anschaltzeit des ersten Schalters 100 einige Nanosekunden sein und die Anschaltzeit des zweiten Schalters 310 kann Zehntel von Nanosekunden sein. In einem solchen Fall kann der Spaltenauswahlzyklus, welcher kompatibel mit dem DRAM-Interface hoher Geschwindigkeit ist, extern sichergestellt werden und die Schaltzeit des MTJ-Elements für die Schreibprogrammierung kann intern sichergestellt werden.
  • Demnach werden gemäß der Ausführungsform der 4 Eingabedaten zum Schreiben zugeführt, der erste Schalter 100 wird durch das CSL angeschaltet, die Abtast- und Latchschaltung 200 speichert die Eingabedaten unter Verwendung eines Latchabschnitts der Schaltung, und die Eingabedaten werden dann in die Speicherzelle 400 geschrieben, wenn das WSCL den zweiten Schalter 300 einschaltet.
  • 5 ist ein Blockschaltbild, welches eine beispielhafte Ausführungsform eines Spaltenauswahlsignalerzeugers veranschaulicht, welcher verwendet werden kann, um ein zweites Spaltenauswahlsignal in der Speichervorrichtung der 4 gemäß Aspekten des erfinderischen Konzepts zu erzeugen.
  • 5 veranschaulicht als nicht-beschränkendes Beispiel einen Spaltenauswahlsignalerzeuger 700, welcher zwei WCSL-Erzeuger 710 und 720 aufweist, welche konfiguriert sind, um zwei erste Spaltenauswahlsignale CSL0 und CSL1 zu empfangen, und um zwei zweite Spaltenauswahlsignale WCSL0 und WCSL1 zu erzeugen. Das erste Spaltenauswahlsignal CSL0 wird der Verzögerungseinheit 730 zugeführt, um das Verzögerungssignal PCSL0 zum Deaktivieren des WCSL-Erzeugers 710 zu erzeugen. Ebenso wird das erste Spaltenauswahlsignal CSL0 direkt dem WCSL-Erzeuger 710 zum Aktivieren des WCSL-Erzeugers 710 zugeführt. Beispielsweise kann der WCSL-Erzeuger 710 das zweite Spaltenauswahlsignal WCSL0 in Antwort auf das erste Spaltenauswahlsignal CSL0 aktivieren und das zweite Spaltenauswahlsignal WCSL0 in Antwort auf das Verzögerungssignal PCSL0 deaktivieren.
  • Auf demselben Weg kann der WCSL-Erzeuger 720 das zweite Spaltenauswahlsignal WCSL1 in Antwort auf das erste Spaltenauswahlsignal CSL1 aktivieren und das zweite Spaltenauswahlsignal WCSL1 in Antwort auf das Verzögerungssignal PCSL1 von der Verzögerungseinheit 740 deaktivieren.
  • 6 ist ein Zeitablaufdiagramm, welches eine beispielhafte Ausführungsform einer Schreiboperation der Speichervorrichtung der 4 und 5 gemäß Aspekten des erfinderischen Konzepts veranschaulicht.
  • Bezug nehmend auf 6 kann ein Taktzyklus (Tcyc) gleich zu 1,25 ns (Nanosekunden) sein und demnach können zwei Taktzyklen gleich zu 2,5 ns sein. Der erste Schalter (beispielsweise der erste Schalter 100) kann in Antwort auf das ersten Spaltenauswahlsignal CSL0 angeschaltet werden. Der zweite Schalter (beispielsweise der zweite Schalter 310) kann gleichzeitig mit dem ersten Schalter in Antwort auf das zweite Spaltenauswahlsignal WCSL0 (oder Schreib-CSL0) angeschaltet werden.
  • Das erste Spaltenauswahlsignal WCSL0 kann für die zwei Taktzyklen beispielsweise 2,5 ns aktiviert werden. Das zweite Spaltenauswahlsignal WCSL0 kann in Antwort auf das Verzögerungssignal PCSL0, welches durch die Verzögerungseinheit (beispielsweise die Verzögerungseinheit 730) erzeugt wird, welche das erste Spaltenauswahlsignal CSL0 empfängt, deaktiviert werden. Die Aktivierungszeitdauer des zweiten Spaltenauswahlsignals WCSL0 ist länger als die Aktivierungszeitdauer des ersten Spaltenauswahlsignals CSL0. Beispielsweise kann das zweite Spaltenauswahlsignal WCSL0 für 30 ns aktiviert werden, um ausreichend Programmierzeit für ein MTJ-Element sicherzustellen. Während der Aktivierungszeitdauer des zweiten Spaltenauswahlsignals WCSL0 wird WCSL0 durch den WCSL-Erzeuger (WCSL-Erzeuger 710) ausgegeben.
  • Ein anderes ersten Spaltenauswahlsignal CSL1, welches der nächsten Spalte entspricht, kann vier Taktzyklen nach dem ersten Spaltenauswahlsignal CSL0 zugeführt werden. Und ein anderes entsprechendes zweites Spaltenauswahlsignal WCSL1 kann in Antwort auf das Verzögerungssignal PCSL1, welches durch eine entsprechende Verzögerungseinheit (beispielsweise die Verzögerungseinheit 740) erzeugt wird, deaktiviert werden. Wie obenstehend ist die Aktivierungszeitdauer des zweiten Spaltenauswahlsignals WCSL1 länger als die Aktivierungszeitdauer des ersten Spaltenauswahlsignals CSL1. Während der Aktivierungszeitdauer des zweiten Spaltenauswahlsignals WCSL1 wird WCSL1 durch den WCSL-Erzeuger (WCSL-Erzeuger 720) ausgegeben.
  • Wie durch Fachleute verstanden werden wird, kann das Voranstehende für zusätzliche Speicherzellen wiederholt werden.
  • 7 ist ein Schaltbild, welches eine beispielhafte Ausführungsform einer Speichervorrichtung veranschaulicht, welche konfiguriert ist, um eine Schreiboperation gemäß Aspekten des erfinderischen Konzepts durchzuführen.
  • Bezug nehmend auf 7 können die Schreibdaten durch einen globalen Eingabe-/Ausgabetreiber (GIODRV = Global Input-Output Driver) zugeführt werden, welcher mit einem lokalen Schalter (LSW = Local Switch) 120 gekoppelt ist. Der LSW-Schalter 120 kann einen NMOS-Transistor aufweisen, welcher in Antwort auf ein lokales mux-Signal (LGIOMUX = Local Mux Signal) angeschaltet wird. Der LSW-Schalter 120 kann mit dem ersten Schalter 100 gekoppelt sein, welcher in Antwort auf das erste Spaltenauswahlsignal CSL angeschaltet wird. Der erste Schalter (SW1) 100 kann mit der Abtast- und Latchschaltung 260 gekoppelt sein. Die Abtast- und Latchschaltung 260 kann einen ersten Inverter Int1 und einen zweiten Inverter Int2 aufweisen, welche vorübergehend den Datenwert, welcher durch den ersten Schalter 100 vorgesehen wird, speichern bzw. einklinken. Die Abtast- und Latchschaltung 260 kann mit dem zweiten Schalter (SW2) 310 gekoppelt sein. Der zweite Schalter 310 kann einen NMOS-Transistor aufweisen, welcher in Antwort auf das zweiten Spaltenauswahlsignal WCSL angeschaltet wird. Der zweite Schalter 310 kann direkt mit der Speicherzelle 400 gekoppelt sein. Die Speicherzelle 400 kann den Zelltransistor (Cell Tr.) und die Datenspeichereinheit des MTJ-Elements, gezeigt als RMTJ aufweisen. Die Speicherzelle 400 kann basierend auf dem Wortleitungssignal WL ausgewählt werden, welches dem Gate des Zelltransistors Cell Tr. zugeführt wird.
  • 8 ist ein Blockschaltbild, welches eine beispielhafte Ausführungsform einer Speichervorrichtung veranschaulicht, welche konfiguriert ist, um eine Leseoperation gemäß Aspekten des erfinderischen Konzepts durchzuführen.
  • Bezug nehmend auf 8 können Daten, welche in der Speicherzelle 400 gespeichert sind, zu der zweiten Bitleitung BL' übertragen werden, wenn die Speicherzelle 400 durch das Wortleitungssignal WL ausgewählt ist, und zu der ersten Bitleitung BL übertragen werden, wenn der dritte Schalter (SW3) 320 in Antwort auf das dritte Spaltenauswahlsignal RCSL angeschaltet ist bzw. wird. Die Abtast- und Latchschaltung 200 verstärkt den übertragenen Datenwert durch ein Vergleichen des Datenstroms an bzw. auf der ersten Bitleitung BL und einem Referenzstrom auf der komplementären Bitleitung BL_bar. Der Referenzstrom kann durch die Referenz-Erzeugungsschaltung 500 erzeugt werden und dann an die komplementäre Bitleitung BL_bar angelegt werden. Der verstärkte Datenwert wird von der Abtast- und Latchschaltung 200 zu der Ausgabeschaltung 150 als die gelesenen Daten übertragen, wenn der erste Schalter (SW1) 100 in Antwort auf das erste Spaltenauswahlsignal CSL angeschaltet wird. Als ein Ergebnis können die gelesenen Daten für die externe Vorrichtung über die Ausgabeschaltung 150 vorgesehen werden.
  • Demnach werden in Übereinstimmung mit der Ausführungsform der 8 Daten von der Speicherzelle 400, welche durch das Wortleitungssignal (WL) ausgewählt wird, zu der Abtast- und Latchschaltung 200 übertragen, wenn der dritte Schalter 320 durch das RCSL-Signal angeschaltet wird. Die Abtast- und Latchschaltung 200 verstärkt die gelesenen Daten und gibt die Daten über den ersten Schalter 100 durch ein Anschalten des CSL-Signals aus.
  • 9 ist ein Blockschaltbild, welches eine beispielhafte Ausführungsform einer Speichervorrichtung veranschaulicht, welche weiterhin eine Spiegelschaltung gemäß Aspekten des erfinderischen Konzepts aufweist.
  • Bezug nehmend auf 9 ist die Schaltung im Allgemeinen wie in 8 vorgesehen, mit der Ausnahme, dass eine Spiegelschaltung 600 zwischen dem dritten Schalter 320 und der Abtast- und Latchschaltung 200 angeordnet ist. Der Datenstrom von dem dritten Schalter 320 wird gespiegelt und der gespiegelte Strom wird für die Abtast- und Latchschaltung 200 durch die erste Bitleitung BL vorgesehen. Der Stromspiegel 600 kann konfiguriert sein, um einen direkten Strompfad bzw. Stromweg von der Speicherzelle 400 zu der Abtast- und Latchschaltung 200 zu verhindern. In anderen Worten gesagt kann die Spiegelschaltung 600 einen Bitleitungsknoten von einem Entwicklungsknoten trennen. Demzufolge können mehrere Speicherzellen an bzw. mit einer einzelnen Bitleitung gekoppelt werden, wie im weiteren Detail untenstehend diskutiert werden wird.
  • 10 ist ein Schaltbild, welches eine beispielhafte Ausführungsform einer Spiegelschaltung veranschaulicht, welche einen Teil der Speichervorrichtung der 9 gemäß Aspekten des erfinderischen Konzepts bilden kann.
  • Bezug nehmend auf 10 kann die Spiegelschaltung 600 einen ersten Transistor Naa0 und einen zweiten Transistor Naa aufweisen, welcher eine Größe hat, die zweimal größer ist als diejenige des ersten Transistors Naa0. Demnach verdoppelt der zweite Transistor Naa den Eingangsstrom.
  • Wie obenstehend erwähnt ist, kann die Spiegelschaltung 600 einen direkten Stromweg von der Speicherzelle 400 zu der Abtast- und Latchschaltung 200 verhindern. Wie in 10 abgebildet ist, kann dies in einer Ausführungsform eine Form annehmen, in welcher die Spiegelschaltung 600 den Begleitungsknoten aa von dem Entwicklungsknoten aa0 trennt und demnach kann die Anzahl von Speicherzellen, welche mit der Signalbitleitung gekoppelt sind, erhöht werden.
  • 11 ist ein Blockschaltbild, welches eine Speichervorrichtung veranschaulicht, welche weiterhin einen Spaltenauswahlsignalgenerator veranschaulicht, welcher konfiguriert ist, um ein drittes Spaltenauswahlsignal gemäß Aspekten des erfinderischen Konzepts zu erzeugen.
  • Bezug nehmend auf 11 wird ein aktives Informationssignal der Wortleitungs-Aktivierungseinheit 900 zugeführt, um das Wortleitungssignal WL zu erzeugen. Die Wortleitungs-Aktivierungseinheit kann beispielsweise ein Wortleitungs-Decoder sein. Das Wortleitungssignal WL wird an die Speicherzelle angelegt, um die Speicherzelle auszuwählen.
  • Das Wortleitungssignal WL wird auch für ein Spaltenauswahlsignal 800 vorgesehen, um das dritte Spaltenauswahlsignal RCSL zum Anschalten des dritten Schalters 320 zu erzeugen, worauf Bezug genommen werden kann als eine RCSL-Erzeuger (Schaltung). Beispielsweise ist der RCSL-Erzeuger insbesondere bei einer Leseoperation nützlich.
  • 12 ist ein Zeitablaufdiagramm, welches eine beispielhafte Ausführungsform einer Leseoperation der Speichervorrichtung der 8 gemäß Aspekten des erfinderischen Konzepts veranschaulicht.
  • Bezug nehmend auf 12 kann ein Taktzyklus (Tcyc) gleich zu 1,25 ns (Nanosekunden) sein, und die zwei Taktzyklen können 2,5 ns (d. h. 2 × Tcyc) sein. Das dritte Spaltenauswahlsignal RCSL wird in Antwort auf das Wortleitungssignal WL aktiviert. Ein Vorladungssignal PRECH und das erste Spaltenauswahlsignal CSL werden innerhalb von vier Zyklen des Taktsignals CLK zugeführt, d. h. die verstärkten Daten können durch die Abtast- und Latchschaltung innerhalb von 5 ns (d. h. 4 × 1,25 ns) gelesen werden.
  • Demnach wird, wie durch das Zeitablaufdiagramm der 12 demonstriert wird, das RCSL-Signal durch das Wortleitungssignal WL bei 2,5 ns aktiviert, und dann können das PRECH- und das CSL-Signalin Folge derart aktiviert werden, dass in Übereinstimmung mit der vorliegenden Ausführungsform, eine Leseoperation in einem MRAM oder einem STT-MRAM durchgeführt werden kann, um DRAM-Bedingungen – 5 ns – zu erfüllen.
  • 13 ist ein Schaltbild, welches eine beispielhafte Ausführungsform einer Speichervorrichtung veranschaulicht, welche konfiguriert werden kann, um eine Leseoperation gemäß Aspekten des erfinderischen Konzepts durchzuführen.
  • Bezug nehmend auf 13 kann ein Abtast- und Latchelement 230 der Abtast- und Latchschaltung 200, welche für die Leseoperation verwendet wird, mit einem kreuzgekoppelten Leseverstärker zur Datenverstärkung implementiert werden. Wenn der dritte Schalter 320 angeschaltet wird, wird der Datenstrom, welcher den Daten entspricht, welche in der Speicherzelle 400 gespeichert sind, an die Bitleitung BL angelegt. Der Referenzstrom wird durch die Referenz-Erzeugungsschaltung 500 erzeugt und wird an die komplementäre Bitleitung BL_bar angelegt. Der Referenzstrom kann der Mittelwert des Stroms von der Speicherzelle 531, welche den Datenwert „0” speichert, und des Stroms von der Speicherzelle 532, welche den Datenwert „1” speichert, sein, welcher an die komplementäre Bitleitung BL_bar angelegt wird, wenn die Schalter 520 und 521 in Antwort auf das dritte Spaltenauswahlsignal RCSL angeschaltet werden. Die Datenwerte, welche in den Speicherzellen 531 und 532 gespeichert sind, können komplementär sein, um den Durchschnittsstrom vorzusehen.
  • Der Datenstrom auf der Bitleitung BL und der Referenzstrom auf der komplementären Bitleitung BL_bar können verglichen werden, und der verstärkte Datenwert kann basierend auf dem Vergleichsergebnis für die externe Vorrichtung durch den ersten Schalter 100, wie obenstehend beschrieben ist, und den komplementären ersten Schalter 101 vorgesehen werden.
  • Der komplementäre erste Schalter 101 und entsprechende sind im Wesentlichen gleich zu denjenigen, welche hinsichtlich des ersten Schalters 100 und der Ausgangsschaltung vorgesehen und beschrieben sind.
  • 14 ist ein Blockschaltbild, welches eine beispielhafte Ausführungsform einer Referenz-Erzeugungseinheit veranschaulicht, welche einen Teil der Speichervorrichtung der 8 gemäß Aspekten des erfinderischen Konzepts bilden kann.
  • Bezug nehmend auf 14 erzeugt die Referenz-Erzeugungsschaltung 500 den Referenzstrom, welcher an die komplementäre Bitleitung BL_bar wie obenstehend beschrieben angelegt wird. Beispielsweise kann der Referenzstrom erzeugt werden unter Verwendung der Speicherzelle 531, welche den Datenwert „0” speichert, und der Speicherzelle 532, welche den Datenwert „1” speichert, wie in 13. Die Ströme, welche den Datenwerten „0” und „1” entsprechen, werden jeweils zu den Spiegelschaltungen 510 und 511 übertragen, wenn die Schalter 520 und 521 in Antwort auf das dritte Spaltenauswahlsignal RCSL angeschaltet werden. Der Referenzstrom auf der komplementären Bitleitung BL_bar kann einen Mittelwert von Datenwerten „0” und „1” durch ein Anpassen der Größen der Transistoren in den Stromspiegeln, welche mit der komplementären Bitleitung BL_bar und der Bitleitung BL gekoppelt sind, haben.
  • In einigen beispielhaften Ausführungsformen kann der Referenzstrom unter Verwendung einer größeren Anzahl von Referenz-Speicherzellen erzeugt werden. Beispielsweise kann der Referenzstrom auf der komplementären Bitleitung BL_bar unter Verwendung von zwei oder mehreren Transistoren, welche den Datenwert „0” speichern und von zwei oder mehreren Transistoren, welche den Datenwert „1” speichern, erzeugt werden. Die Anzahl von Transistoren, welche den Datenwert „0” speichert, ist dieselbe wie die Anzahl von Transistoren, welche den Datenwert „1” speichert, und zwar in verschiedenen vorliegend bevorzugten Ausführungsformen.
  • Low-Daten „L” und High-Daten „H” der zwei Referenzen werden durch eine Wortleitungsauswahl gelesen. Der durchschnittliche Pegel zwischen „0”- und „1”-Datenwerten wird der Bitleitung BL_bar durch den dritten Schalter 520, 521 und die Spiegelschaltung 510, 511 zur Verfügung gestellt, wobei der dritte Schalter 520, 521 durch RCSL angeschaltet wird.
  • 15 ist ein Schaltbild, welches eine beispielhafte Ausführungsform einer Spiegelschaltung veranschaulicht, welche einen Teil der Referenz-Erzeugungseinheit der 14 gemäß Aspekten des erfinderischen Konzepts bilden kann.
  • Bezug nehmend auf 15 kann eine Spiegelschaltung 510 einen ersten Transistor Nbb0 und einen zweiten Transistor Nbb, welcher dieselbe Größe wie der erste Transistor Naa0 hat, aufweisen. Der Strom, welcher an dem Knoten bb angelegt wird, kann derselbe sein wie der Strom, welcher an den Knoten bb0 angelegt wird, aufgrund dessen, dass die zwei Transistoren Nbb und Nbb0 die gleiche Größe haben. Durch die Spiegelschaltung 510 kann die Signalverzerrung auf der komplementären Bitleitung BL_bar, welche mit der Abtast- und Latchschaltung gekoppelt ist, kompensiert werden. Im Fall, dass eine Speicherzelle, welche den Datenwert „0” speichert und eine Speicherzelle, welche den Datenwert „1” speichert, verwendet werden, um den Referenzstrom zu erzeugen, kann der Transistor Naa in 10 eine Größe haben, welche zweimal größer ist als die Größe der anderen Transistoren Naa0, Nbb und Nbb0 in den 10 und 15.
  • 16 ist ein Zeitablaufdiagramm, welches zum Beschreiben einer beispielhaften Ausführungsform einer Leseoperation der Speichervorrichtung der 8 gemäß Aspekten des erfinderischen Konzepts nützlich ist.
  • Bezug nehmend auf 16 wird, wenn die Wortleitung aktiviert wird, die Wortleitungsspannung von 0 V auf 2,8 V geändert und die Speicherzelle wird für die Leseoperation ausgewählt. Der Datenstrom kann an die Bitleitung BL angelegt werden, wenn das dritte Spaltenauswahlsignal RCSL aktiviert wird (OPEN). Der Datenstrom kann DATA „1” CURRENT oder DATA „0” CURRENT sein, abhängig von dem Datenwert, welcher in der Speicherzelle gespeichert ist. Zu derselben Zeit wird der REFERENCE CURRENT (Referenzstrom) an die komplementäre Bitleitung BL_bar wie obenstehend beschrieben angelegt. Das Vorladungssignal PRECH wird in dem logischen Hoch-Pegel deaktiviert, um die Vorladungsoperation zu beenden. Das verstärkte Signal DATA „0” oder DATA ”1”, welches durch die Abtast- und Latchschaltung vorgesehen ist, wird für eine externe Vorrichtung vorgesehen, wenn das erste Spaltenauswahlsignal CSL aktiviert wird. Solch eine Leseoperation kann in nicht mehr als 5 ns durchgeführt werden.
  • Demnach wählt das Wortleitungssignal WL eine Speicher-(beispielsweise MRAM-)Zelle aus und dann ist RCSL offen. Nach einem Vergleichen mit dem Referenzstrom werden Daten „1” und Daten „0” entwickelt. Die Bitleitung BL wird mit dem Ladungssignal PRECH nach dem Öffnen von RCSL vorgeladen. Die entwickelten Daten werden durch eine CSL-Aktivierung ausgegeben. Als ein Ergebnis können die Datenleseoperationen, welche die Abtast- und Latchschaltung 200 in einem Abtastmodus verwenden, in nicht mehr als 5 ns, beispielsweise den DRAM-Anforderungen vollendet werden.
  • 17 ist ein Blockschaltbild, welches eine beispielhafte Ausführungsform einer Abtast- und Latchschaltung veranschaulicht, welche einen Teil einer Speichervorrichtung gemäß Aspekten des erfinderischen Konzepts bilden kann.
  • Bezug nehmend auf 17 kann die Abtast- und Latchschaltung 200 eine Vorladungs-Schaltung 210, eine Entzerr-Schaltung 220 und das Abtast- und Latchelement 230 aufweisen. Das Aktivierungssignal EVAL kann an die Vorladungs-Schaltung 210, die Entzerr-Schaltung 220 und das Abtast- und Latchelement 230 angelegt werden. Die Vorladungs-Schaltung 210 und die Entzerr-Schaltung 220 sind mit dem Abtast- und Latchelement 230 gekoppelt, um die Bitleitungen BLwrite, BLread und BLread_bar vorzuladen. Das Abtast- und Latchelement 230 ist mit der Bitleitung BLwrite für die Schreiboperation und den Bitleitungen BLread und BLread_bar für die Leseoperation gekoppelt. Vorzugsweise sind BLwrite für die Schreiboperation und BLread für die Leseoperation getrennte, beispielsweise physikalisch eigene Bitleitungen.
  • 18 ist ein Schaltbild, welches eine beispielhafte Ausführungsform der Abtast-und Latchschaltung der 17 gemäß Aspekten des erfinderischen Konzepts veranschaulicht.
  • Bezug nehmend auf 18 kann die Vorladungs-Schaltung 210 zwei PMOS-Transistoren PPRE3 und PPRE4 aufweisen, welche in Antwort auf das Aktivierungssignal EVAL angeschaltet werden, welches an die Gates der PMOS-Transistoren PPRE3 und PPRE4 angelegt wird. Die Vorladungs-Schaltung 210 kann mit der Schreib-Bitleitung BLwrite und der komplementären Schreib-Bitleitung BLwrite_bar gekoppelt sein, um die Vorladungsspannung oder den Vorladungsstrom anzulegen. Die Entzerrungs-Schaltung 220 kann einen PMOS-Transistor PEQ aufweisen, welcher mit dem Aktivierungssignal EVAL geschaltet wird. Das Abtast- und Latchelement 230 kann kreuzgekoppelte positive Rückkopplungsinverter aufweisen. Das heißt, dass der Inverter Int1, welcher die Transistoren P3 und N3 aufweist, und der Inverter Int2, welcher die Transistoren P4 und N4 aufweist, kreuzgekoppelt sind. Der Ausgangsknoten (Vout) kann zwischen den Transistoren P3 und N3 angeordnet sein und die Verstärkungsoperation und die Schreiboperation können durch den Ausgabeknoten durchgeführt werden. Der komplementäre Ausgangsknoten bzw. Ausgabeknoten (Voutb) kann zwischen den Transistoren P4 und N4 angeordnet sein. Für die Leseoperation wird die Lese-Bitleitung BLread mit dem aa-Knoten in 10 gekoppelt und die komplementäre Lese-Bitleitung BLread_bar wird mit dem bb-Knoten in 15 gekoppelt. In dem Abtast- und Latchelement werden der Transistor PBIAS, welcher mit der Leistungsversorgungsspannung Vint gekoppelt ist, und die Transistoren NSEN3 und NSEN4, welche mit der Massespannung Vss gekoppelt sind, in Antwort auf das Aktivierungssignal EVAL angeschaltet.
  • Beispielsweise kann die Abtast- und Latchschaltung 200 die Inverter Int1 und Int2 als die Latchschaltung zum Arbeiten im Spannungsmodus in der Schreiboperation verwenden. In der Leseoperation kann die Abtast- und Latchschaltung 200 eine Stromabtastoperation durch ein Vergleichen der Ströme des aa-Knotens, welcher mit der Lesebegleitung BLread gekoppelt ist, und des bb-Knotens, welcher mit der komplementären Lesebegleitung BLread_bar gekoppelt ist, durchführen.
  • Die 19A und 19B sind Schaltbilder, welche eine beispielhafte Ausführungsform einer Speichervorrichtung veranschaulichen, welche konfiguriert sein kann, um eine Schreiboperation und eine Leseoperation gemäß Aspekten des erfinderischen Konzepts durchzuführen. Die wiederholten Beschreibungen mit oben beschriebenen Abbildungen können ausgelassen werden.
  • Bezug nehmend auf die 19A und 19B kann die Speichervorrichtung die Schalter an bzw. in den Schreib- und Lesepfaden, die Abtast- und Latchschaltung 200, die Referenz-Erzeugungsschaltung 500 und die Speicherzellen 400 und 410 aufweisen.
  • Bei einer Schreiboperation können die Schreibdaten zu der Abtast- und Latchschaltung 200 durch den NCSL-Transistor, d. h. den ersten Schalter 100 übertragen werden. Der Datenwert, welcher vorläufig in der Abtast- und Latchschaltung 200 gespeichert ist, kann zu der Speicherzelle 400 durch den NWCSL-Transistor, d. h. den zweiten Transistor 310 übertragen werden. Die Abtast- und Latchschaltung 200 kann dieselbe sein wie unter Bezugnahme auf 18 beschrieben. Durch den NWCSL-Transistor 310, welcher in Antwort auf das zweite Spaltenauswahlsignal WCSL arbeitet, können die Schreibdaten in die Speicherzelle 400 geschrieben werden, welche durch die Wortleitung WL0 ausgewählt wird bzw. ist. Die Speicherzellen 400 und 401 sind im Allgemeinen mit der Bitleitung BL' gekoppelt. Die Speicherzellen 400 und 401 können resistive Speicherzellen sein. Die resistiven Speicherzellen können als Beispiele STT-MRAM-Zellen, welche eine vertikale oder horizontale Magnetisierungsrichtung haben, PRAM-Zellen und FeRAM-Zellen aufweisen.
  • Bei einer Leseoperation können die Daten, welche in der ausgewählten Speicherzelle 400 gespeichert sind, zu der Abtast- und Latchschaltung 200 durch den NRCSL-Transistor übertragen werden, d. h. den dritten Schalter 320 und die Spiegelschaltung 600. Wie obenstehend beschrieben ist, kann der dritte Schalter 320 in Antwort auf das dritte Spaltenauswahlsignal RCSL angeschaltet werden. Die Spiegelschaltung 600 kann dieselbe sein wie unter Bezugnahme auf 10 beschrieben. Der Datenstrom, welcher den Daten entspricht, welche in der Speicherzelle gespeichert sind, wird an den aa-Knoten durch die Begleitung BL angelegt. Der Datenstrom an dem aa-Knoten wird mit dem Referenzstrom, der an dem bb-Knoten durch die komplementäre Begleitung BL_bar angelegt ist, verglichen. Der Referenzstrom wird durch die Referenz-Erzeugungsschaltung 500 wie unter Bezugnahme auf die 13, 14 und 15 beschrieben, erzeugt. Das Referenz-Auswahlsignal RCSLR kann dasselbe sein wie oder unterschiedlich zu dem dritten Spaltenauswahlsignal RCSL. Die Daten, welche durch die Abtastund Latchschaltung 200 verstärkt werden, können zu der externen Vorrichtung durch den ersten Schalter 100 und den komplementären ersten Schalter 101 übertragen werden.
  • 20 ist ein Diagramm, welches eine beispielhafte Ausführungsform einer Anordnungs-Layout-Struktur einer Speichervorrichtung gemäß Aspekten des erfinderischen Konzepts veranschaulicht.
  • Bezug nehmend auf 20 können die Referenz-Zellen an dem Mittelabschnitt der Unteranordnung 0 entlang einer Richtung B, wie gezeigt ist, angeordnet sein. In anderen beispielhaften Ausführungsformen können die Referenz-Zellen an oberen und unteren Abschnitten der Unteranordnung 0 angeordnet sein. Eine Wortleitung WL ist in einer Richtung A angeordnet, welche unterschiedlich zur Richtung B ist. In verschiedenen Ausführungsformen kann die Richtung A im Wesentlichen rechtwinklig zur Richtung B sein. Und in den verschiedenen Ausführungsformen kann die Wortleitung WL im Wesentlichen innerhalb der Unteranordnung 0 angeordnet sein.
  • Ein erstes Low (Ref. Cell „L”) der Referenz-Zellen, welche den Datenwert „0” speichern, und ein zweites Low (Ref. Cell „H”) der Referenz-Zellen, welche den Datenwert „1” speichern, sind in 20 veranschaulicht. In anderen Ausführungsformen kann eine Mehrzahl der „0”-Referenz-Zellen und eine Mehrzahl der „1”-Referenz-Zellen angeordnet sein. Wenn die eine Wortleitung WL aktiviert wird, werden die Referenz-Zellen und die Speicherzellen, welche im Allgemeinen mit der aktivierten Wortleitung WL gekoppelt sind, gleichzeitig ausgewählt und die Datenströme und die Referenzströme können zu den Abtast- und Latchschaltungen SLC0, SLC1 und SLC2 übertragen werden. Die Referenzströme RefL und RefH können durch die Abtast- und Latchschaltungen SLC0, SLC1 und SLC2 durch die vertikalen gemeinsamen Referenzleitungen, welche in einer Richtung A angeordnet sind, gemeinsam benutzt werden.
  • Die Unteranordnung 1 neben der Unteranordnung 0 kann dieselbe Konfiguration wie die Unteranordnung 0 haben.
  • Die 21A und 21B sind Schaltbilder, welche eine beispielhafte Ausführungsform einer Verbindung zwischen Abtast- und Latchschaltungen gemäß Aspekten des erfinderischen Konzepts veranschaulichen.
  • Als ein Beispiel sind zwei Abtast- und Latchschaltungen in den 21A und 21B, eine Abtast- und Latchschaltung 0 und eine Abtast- und Latchschaltung 1 veranschaulicht. Die Abtast- und Latchschaltung 0 ist direkt mit der Referenz-Erzeugungsschaltung 500 gekoppelt, um den Referenzstrom durch die komplementäre Bitleitung BL0_bar zu empfangen. Ebenso ist die Abtast- und Latchschaltung 1 mit der Referenz-Erzeugungsschaltung 500 durch die Halbspiegelabschnitte 520-1 und 521-1 gekoppelt. Der NCMRL1-Transistor in dem Abschnitt 520-1 ist mit dem bb10-Knoten zwischen dem Abschnitt 510-1 und dem NCMRL0-Transistor gekoppelt, um den „L”-Referenzstrom zu empfangen. Der NCMRH1-Transistor in dem Abschnitt 521-1 ist mit dem bbh0-Knoten zwischen dem Abschnitt 511-1 und dem NCMRH0-Transistor gekoppelt, um den „H”-Referenzstrom zu empfangen. Als solches kann die Referenz-Erzeugungsschaltung 500 durch die Mehrzahl von Abtast- und Latchschaltungen geteilt bzw. gemeinsam benutzt werden. Die gespiegelten Abschnitte 510-1 und 511-1 sind in der Nähe der Abtast- und Latchschaltung 0 angeordnet und die gespiegelten Abschnitte 520-1 und 521-1 sind in der Nähe der Abtast- und Latchschaltung 1 angeordnet.
  • 22 ist ein Diagramm, welches eine beispielhafte Ausführungsform eines Anordnungs-Layouts einer Speichervorrichtung veranschaulicht, welche konfiguriert ist, um gleichzeitig zwei Wortleitungen gemäß Aspekten des erfinderischen Konzepts zu aktivieren.
  • Bezug nehmend auf 22 sind eine normale Wortleitung Normal0 und die zwei Referenz-Wortleitungen RefL0 und RefR0 in der Unteranordnung 0 veranschaulicht. Die zwei Referenz-Wortleitungen Ref0 und RefR0 können jeweils ausgewählt werden. Die Unteranordnung 1 und die Unteranordnung 2 können dieselben Konfigurationen wie die Unteranordnung 0 haben. Beispielsweise können, wenn die normale Wortleitung Normal0 in der Unteranordnung 0 ausgewählt wird, die Referenz-Wortleitungen RefL1 und RefR1 in der Unteranordnung 1 gleichzeitig ausgewählt werden. Die Referenz-Zellen, welche mit den jeweiligen Referenz-Wortleitungen gekoppelt sind, haben dieselbe Anzahl der „L”-Referenz-Zellen und der „H”-Referenz-Zellen. Beispielsweise können sowohl die linke Referenz-Wortleitung RefL1 als auch die rechte Referenz-Wortleitung RefR1 jeweils mit den vier „L”-Referenz-Zellen und den vier „H”-Referenz-Zellen wie in 22 veranschaulicht ist gekoppelt sein. Der Referenzstrom auf der komplementären Bitleitung kann der Mittelswert des „H”-Datenstroms und des „L”-Datenstroms sein. Die Abtast- und Latchschaltung SLC0 kann zwischen der Unteranordnung 0 und der Unteranordnung 1 angeordnet sein, und die Abtastund Latchschaltung SLC1 kann zwischen der Unteranordnung 1 und der Unteranordnung 2 angeordnet sein. Die Abtast- und Latchschaltungen SLC0 und SLC1 können dieselbe Struktur des offenen Bitleitungs-Leseverstärkers haben.
  • 23 ist ein Schaltbild, welches eine beispielhafte Ausführungsform einer Abtast- und Latchschaltung veranschaulicht, welche mit einer Mehrzahl von Bitleitungen gemäß Aspekten des erfinderischen Konzepts gekoppelt ist.
  • Bezug nehmend auf 23 können die acht Bitleitungen BL mit der einen Abtast- und Latchschaltung 200 gekoppelt sein. Wenn die Schreib- oder Leseoperation hinsichtlich der Speicherzellen, welche in der linken Seite der Abtast- und Latchschaltung 200 angeordnet sind, durchgeführt wird, kann die linke Auswahlschaltung 262 aktiviert werden. Gemäß den Seitenauswahlsignalen VPage0 bis VPage4 können die Schalter in dem Abschnitt 272 nacheinanderfolgend angeschaltet werden, und die Daten von oder zu den linken Bitleitungen können nacheinanderfolgend zu oder von der Abtast- und Latchschaltung 200 übertragen werden. Wenn die Schreib- oder Leseoperation hinsichtlich der Speicherzellen, welche in der rechten Seite der Abtast- und Latchschaltung 200 angeordnet sind, durchgeführt wird, kann die rechte Auswahlschaltung 261 aktiviert werden. In dieser Ausführungsform wählen 261, 262 eine der Bitleitung und der Bitleitung_bar aus. Vpage0 bis Vpage3 wählt eine Bitleitung aus den vier Bitleitungen aus. Gemäß den Seitenauswahlsignalen VPage0 bis VPage4 können die Schalter in dem Abschnitt 271 nacheinanderfolgend angeschaltet werden, und die Daten von oder zu den rechten Bitleitungen können nacheinanderfolgend zu oder von der Abtast- und Latchschaltung 200 übertragen werden. Die komplementäre Bitleitung BL_bar kann den Referenzstrom für das Abtast- und Latchelement 230 gemäß dem Betrieb der Auswahlsignale 261 und 262 vorsehen. Die Steuerschaltung 281 steuert die Zeitabstimmung bzw. das Timing der Schreiboperation und der Leseoperation.
  • 24 ist ein Flussdiagramm, welches eine beispielhafte Ausführungsform eines Verfahrens zum Durchführen einer Schreiboperation in einer Speichervorrichtung gemäß Aspekten des erfinderischen Konzepts veranschaulicht.
  • Bezug nehmend auf 24 wird gemäß dem Schreiboperationsverfahren eine Speicherzelle, in welche Eingabedaten zu schreiben sind, in Antwort auf ein Wortleitungssignal (S611) ausgewählt. Ein erster Schalter wird angeschaltet, um die Eingabedaten zu empfangen und ein zweiter Schalter wird gleichzeitig zusammen mit oder nacheinanderfolgend nach dem ersten Schalter eingeschaltet (S612). Die Eingabedaten werden in einer Abtast- und Latchschaltung gespeichert (S613). Und die Eingabedaten werden in die Speicherzelle geschrieben (S614).
  • 25 ist ein Flussdiagramm, welches eine beispielhafte Ausführungsform eines Verfahrens zum Durchführen einer Leseoperation in einer Speichervorrichtung gemäß Aspekten des erfinderischen Konzepts veranschaulicht.
  • Bezug nehmend auf 25 wird eine zu lesende Speicherzelle in Antwort auf ein Wortleitungssignal ausgewählt (S621). Ein dritter Schalter wird angeschaltet, um gelesene Daten zu übertragen (S622). Ein Datenstrom, welcher den gelesenen Daten aus der Speicherzelle entspricht, wird an eine Bitleitung angelegt, und ein Referenzstrom von einer Referenz-Erzeugungseinheit wird an eine komplementäre Begleitung angelegt (S623). Der Zellstrom und der Referenzstrom werden verglichen (S624). Die gelesenen Daten „0” und „1” werden abgetastet und die abgetasteten Daten werden basierend auf dem Vergleichsergebnis durch eine Abtast- und Latchschaltung verstärkt (S625). Ein erster Schalter wird angeschaltet, um die verstärkten Daten zu einer Ausgangsschaltung zu übertragen (S626).
  • 26 ist ein Blockschaltbild, welches eine beispielhafte Ausführungsform eines Speichersystems veranschaulicht, in welchem eine Speichervorrichtung und ein Speichercontroller bzw. eine Speichersteuerung durch optische Verbindungen gemäß Aspekten des erfinderischen Konzepts gekoppelt sind.
  • Bezug nehmend auf 26 kann ein Speichersystem einen Controller bzw. eine Steuerung 1000 und eine Speichervorrichtung 2000 aufweisen. Der Controller 1000 kann eine Steuereinheit 1100, ein übertragendes Interface bzw. eine übertragende Schnittstelle 1200 und ein empfangendes Interface bzw. eine empfangende Schnittstelle 1300 aufweisen. Das übertragende Interface 1200 kann einen elektrisch-zu-optisch-Wandler E/O aufweisen und das empfangende Interface 1300 kann einen optisch-zuelektrisch-Wandler O/E aufweisen. Die Speichervorrichtung 2000 kann einen MRAM-Kern 2100 aufweisen, welcher Abtast- und Latchschaltungen (SLC = Sensing and Latch Circuits) gemäß beispielhaften Ausführungsformen, ein empfangendes Interface 2200 und ein übertragendes Interface 2300 aufweist. Das empfangende Interface 2200 kann einen optisch-zu-elektrisch-Wandler O/E aufweisen und das übertragende Interface 2300 kann einen elektrisch-zu-optisch-Wandler E/O aufweisen. Der Controller 1000 und die Speichervorrichtung 2000 können durch optische Verbindungen 1500 und 1501 gekoppelt sein, um optische Kommunikationen durchzuführen. Die optischen Verbindungen 1500 und 1501 können zwei ein-direktionale Verbindungen, wie in 26 veranschaulicht ist, sein, welche in anderen Ausführungsformen durch eine bidirektionale Verbindung ersetzt werden können.
  • Die 27A bis 27D sind Diagramme, welche beispielhafte Ausführungsformen von Speichersystemen veranschaulichen, welche gemäß Aspekten des erfinderischen Konzepts verschiedene Interfaces bzw. Schnittstellen haben.
  • Bezug nehmend auf 27A kann ein Speichersystem einen Controller 1000 und eine Speichervorrichtung 2000 aufweisen. Der Controller 1000 kann eine Steuereinheit 1100 und eine Eingabe- und Ausgabeschaltung 1200 aufweisen. Die Speichervorrichtung 2000 kann einen MRAM-Kern 2100 aufweisen, welcher Abtast- und Latchschaltungen (SLC) 2110 gemäß beispielhaften Ausführungsformen und eine Eingangs- und Ausgangsschaltung 2200 aufweist. Der Controller 1000 kann den Befehl, das Steuersignal, die Adresse und das Daten-Strobe-Signal DQS übertragen. Die Daten DQ können zwischen dem Controller 1000 und der Speichervorrichtung 2000 ausgetauscht werden.
  • Bezug nehmend auf 27B kann der Controller 1000 ein Chip-Auswahlsignal CS und die Adresse Addr als ein Paket zu der Speichervorrichtung 2000 übertragen. Die Daten DQ können zwischen dem Controller 1000 und der Speichervorrichtung 2000 ausgetauscht werden.
  • Bezug nehmend auf 27C kann der Controller 1000 das Chip-Auswahlsignal CS, die Adresse Addr und die Schreibdaten wData als ein Paket zu der Speichervorrichtung 2000 übertragen. Die Speichervorrichtung 2000 kann die gelesenen Daten rData zu dem Controller 1000 durch die gewidmete Datenleitung nicht als ein Paket übertragen.
  • Bezug nehmend auf 27D können der Befehl Com, die Adresse Addr und die Daten DQ zwischen dem Controller 1000 und der Speichervorrichtung 2000 ausgetauscht werden. Die Speichervorrichtung 2000 kann das Chip-Auswahlsignal CS zu dem Speichercontroller 1000 durch die gewidmete Steuerleitung übertragen.
  • 28 ist ein Diagramm, welches eine beispielhafte Ausführungsform eines Speichersystems veranschaulicht, in welchem eine Mehrzahl von Speicherchips unter Verwendung von Durchkontaktierungen (TSVs = Through-Silicon Vias) gemäß Aspekten des erfinderischen Konzepts gestapelt sind.
  • Bezug nehmend auf 28 kann ein Interface-Chip bzw. Schnittstellen-Chip 3010 in der untersten Schicht angeordnet sein und eine Mehrzahl von Speicherchips 3100, 3200, 3300 und 3400 können darauf gestapelt sein. Die Speicherchips 3100, 3200, 3300 und 3400 weisen jeweils die Abtast- und Latchschaltungen 3601, 3602, 3603 und 3604 gemäß beispielhaften Ausführungsformen auf. Die benachbarten Speicherchips können durch Micro-Bumps 3500 verbunden sein und die Durchkontaktierungen können im Speicherchip gebildet sein.
  • In einigen Ausführungsformen kann ein Speicherchip 3100 auf dem Interface-Chip 3010 angeordnet sein. In anderen Ausführungsformen können die Mehrzahl von Speicherchips 3100 bis 3400, und weiter, nacheinanderfolgend wie in 28 veranschaulicht ist, gestapelt sein.
  • 29 ist ein Diagramm, welches eine beispielhafte Ausführungsform eines Speichersystems veranschaulicht, in welchem eine Speichervorrichtung mit einem Systembus gemäß Aspekten des erfinderischen Konzepts gekoppelt ist.
  • Bezug nehmend auf 29 kann ein Speichersystem eine zentrale Verarbeitungseinheit (CPU = Central Processing Unit) 3150, eine Verwender-Schnittstelle bzw. ein Verwender-Interface 3210 und ein MRAM 3500 aufweisen, welches wenigstens eine Abtast- und Latchschaltung 3500 gemäß beispielhaften Ausführungsformen gekoppelt durch einen Systembus 3250 aufweist.
  • 30 ist ein Diagramm, welches eine andere beispielhafte Ausführungsform eines Speichersystems veranschaulicht, in welchem eine Speichervorrichtung mit einem Systembus gemäß Aspekten des erfinderischen Konzepts gekoppelt ist.
  • Bezug nehmend auf 30 kann ein Speichersystem eine zentrale Verarbeitungseinheit (CPU = Central Processing Unit) 4100, einen Schreib-Lesespeicher (RAM = Random Access Memory) 4200, eine Verwender-Schnittstelle bzw. Verwender-Interface 430, ein Modem 4400 und eine Speichervorrichtung 4500, welche durch einen Systembus 4250 gekoppelt sind, aufweisen. Die Speichervorrichtung 4500 kann einen Speichercontroller 4510 und einen MRAM 4500 aufweisen, welcher wenigstens eine Abtast- und Latchschaltung gemäß beispielhaften Ausführungsformen aufweist.
  • Als Beispiele können eine Speichervorrichtung, eine Einrichtung oder ein System in Übereinstimmung mit dem erfinderischen Konzept eine alleinstehende (standalone) Speichervorrichtung, System oder Einrichtung sein, welche(s) in der Lage ist, mit einer bzw. einem anderen Vorrichtung, System oder Einrichtung sich über eine Schnittstelle zu verbinden oder solch eine Speichervorrichtung, System oder Einrichtung kann einen Teil einer anderen (externen) Vorrichtung, System oder Einrichtung bilden. Beispielsweise kann eine Speichervorrichtung, System oder Einrichtung in Übereinstimmung mit dem erfinderischen Konzept einen Teil einer mobilen oder tragbaren Vorrichtung, beispielsweise einem Mobiltelefon, einem elektronischen Tablet, einem Laptop-Computer, einer Fernbedienung, einer Kamera oder eines Videorekorders, einer Navigationsvorrichtung oder irgendeiner einer Mehrzahl von in der Hand haltbaren Vorrichtung für bestimmte Zwecke bilden. In verschiedenen Ausführungsformen kann eine Speichervorrichtung, ein System oder eine Einrichtung in Übereinstimmung mit dem erfinderischen Konzept einen Teil einer mehr stationären oder nichtmobilen Vorrichtung, beispielsweise eines Personal Computer, einer Workstation, eines Computerservers, eines Modems, eines Routers oder einer anderen Netzwerkanwendung, einer Entertainment-Systemkomponente, einer Haushaltsanwendung, eines Fahrzeugs usw. sein. Kurz gesagt gibt es keine inhärenten Beschränkungen für die Typen von Vorrichtungen, Systemen oder Einrichtungen, für welche eine Speichervorrichtung, ein System oder eine Einrichtung in Übereinstimmung mit der vorliegenden Vorrichtung verwendet werden können oder einen Teil davon bilden können.
  • Wie obenstehend beschrieben ist, kann die Speichervorrichtung, welche die STT-MRAM-Zellen aufweist, die Schreib-Operationsgeschwindigkeit so schnell wie das DRAM haben, und kann eine Seitenöffnungs-Operation bei der Leseoperation durchführen, um eine Leistungsfähigkeit bzw. Performance vorzusehen, welche vergleichbar zu der Leistungsfähigkeit des DRAM ist.
  • Zusätzlich könnte, während die Speichervorrichtung in den obigen beispielhaften Ausführungsformen eine MRAM-Speichervorrichtung oder eine STT-MRAM-Speichervorrichtung war, in anderen Ausführungsformen die Speichervorrichtung ein dynamischer Schreib-Lesespeicher (DRAM = Dynamic Random Access Memory) ein Phasenänderungs-Schreib-Lesespeicher (PRAM = Phase Change Random Access Memory), ein resistiver Schreib-Lesespeicher (RRAM = Resistive Random Access Memory) oder ein NAND-Flashspeicher sein.
  • Das Vorstehende ist veranschaulichend für beispielhafte Ausführungsformen und darf nicht als beschränkend hierauf angesehen werden. Obwohl einige beispielhafte Ausführungsformen beschrieben worden sind, werden Fachleute anerkennen, dass viele Abwandlungen in den beispielhaften Ausführungsformen möglich sind, ohne materiell von der neuen Lehre und dem Vorteilen der vorliegenden erfinderischen Konzepte abzuweichen. Demzufolge ist vorgesehen, dass all solche Abwandlungen innerhalb des Umfangs der vorliegenden erfinderischen Konzepte, wie sie in den Ansprüchen definiert sind, enthalten sind. Demnach muss verstanden werden, dass das Vorangehende für verschiedene beispielhafte Ausführungsformen veranschaulichend ist und nicht als beschränkend auf die bestimmten offenbarten beispielhaften Ausführungsformen angesehen werden darf, und dass Abwandlungen an den offenbarten beispielhaften Ausführungsformen, sowie andere beispielhafte Ausführungsformen vorgesehen sind, um innerhalb des Umfangs der beigefügten Ansprüche enthalten zu sein.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2012-0118306 [0001]

Claims (51)

  1. Speichervorrichtung, die Folgendes aufweist: einen ersten Schalter (100), welcher konfiguriert ist, um ein erstes CSL-Signal zu empfangen, und um Daten zuzuführen oder auszugeben; einen zweiten Schalter (300), welcher konfiguriert ist, um ein zweites CSL-Signal zu empfangen; eine Abtast- und Latchschaltung (200), welche zwischen dem ersten und dem zweiten Schalter (100; 300) gekoppelt ist; und wenigstens eine Speicherzelle (400), welche mit dem zweiten Schalter (300) gekoppelt ist, wobei der zweite Schalter (300) konfiguriert ist, um eine Zeitabstimmung von Lese- oder Schreiboperationen der wenigstens einen Speicherzelle (400) in Antwort auf das zweite CSL-Signal zu steuern.
  2. Speichervorrichtung nach Anspruch 1, wobei das zweite CSL ein Schreib-CSL (WCSL) ist, und der zweite Schalter (300) ein Schreibschalter ist.
  3. Speichervorrichtung nach Anspruch 1, wobei, bei einer Schreiboperation, die Abtast- und Latchschaltung (200) konfiguriert ist, um zu speichern oder latchen.
  4. Speichervorrichtung nach Anspruch 1, wobei bei einer Schreiboperation die Vorrichtung in einem Spannungsmodus arbeitet.
  5. Speichervorrichtung nach Anspruch 1, wobei das zweite CSL ein Lese-CSL (RCSL) ist, und der zweite Schalter (300) ein Leseschalter ist.
  6. Speichervorrichtung nach Anspruch 1, wobei bei einer Leseoperation die Abtastund Latchschaltung (200) konfiguriert ist, um als ein Leseverstärker zu arbeiten.
  7. Speichervorrichtung nach Anspruch 1, wobei bei einer Leseoperation die Vorrichtung in einem Strommodus arbeitet.
  8. Speichervorrichtung nach Anspruch 1, wobei der zweite Schalter (300) konfiguriert ist, um Eingabe- und Ausgabedaten jeweils von oder zu der Speicherzelle (400) zu übertragen.
  9. Speichervorrichtung nach Anspruch 1, wobei die Speichervorrichtung ein dynamischer Schreib-Lesespeicher (DRAM, Dynamic Access Memory), ein Phasenänderungs-Schreib-Lesespeicher (PRAM, Phase Random Access Memory), ein Widerstands-Schreib-Lesespeicher (RRAM, Resistive Random Access Memory) oder ein NAND-Flashspeicher ist.
  10. Speichervorrichtung nach Anspruch 1, wobei die Speichervorrichtung ein magneto-resistiver Schreib-Lesespeicher (MRAM, Magneto-Resistive Random Access Memory) ist.
  11. Speichervorrichtung nach Anspruch 10, wobei das MRAM ein STT-MRAM ist.
  12. Speichervorrichtung nach Anspruch 1, wobei die Speicherzelle (400) Folgendes aufweist: ein magnetisches Tunnelkontakt(MTJ)-Element (420), welches zwischen einer Bitleitung (480) und einem Zelltransistor (410) gekoppelt ist, wobei der Zelltransistor (410) ein Gate hat, welches mit einer Wortleitung (470) gekoppelt ist.
  13. Speichervorrichtung nach Anspruch 12, wobei das MTJ-Element (420) Folgendes aufweist: eine gepinnte Schicht (450); eine nichtmagnetische Sperr- oder Grenzschicht (440) auf der gepinnten Schicht (450); und eine freie Schicht (430) auf der Sperr- oder Grenzschicht (440).
  14. Speichervorrichtung nach Anspruch 12, wobei das MTJ-Element (420) eine horizontal magnetisierte Richtung hat.
  15. Speichervorrichtung nach Anspruch 12, wobei das MTJ-Element (420) eine vertikal magnetisierte Richtung hat.
  16. Speichervorrichtung nach Anspruch 1, wobei bei einer Schreiboperation eine aktivierte Zeitdauer des ersten Schalters (100) kürzer ist als eine aktivierte Zeitdauer des zweiten Schalters (300).
  17. Speichervorrichtung nach Anspruch 1, wobei die Speicherzelle (400) Folgendes aufweist: einen Zelltransistor (410); und ein duales magnetisches Tunnelkontakt(MTJ)-Element (424), wobei das duale MTJ-Element (424) mit einer Bitleitung (480) und dem Zelltransistor (410) verbunden ist, und der Zelltransistor (410) auch mit einer Sourceleitung und einer Wortleitung (470) verbunden ist.
  18. Speichervorrichtung, die Folgendes aufweist: einen ersten Schalter (100), welcher konfiguriert ist, um ein erstes CSL-Signal zu empfangen und um Daten zuzuführen/auszugeben; einen Schreibschalter (300), welcher konfiguriert ist, um ein Schreib-CSL(WCSL)-Signal zu empfangen; eine Abtast- und Latchschaltung (200), welche zwischen dem ersten Schalter (100) und dem Schreibschalter (300) gekoppelt ist; und wenigstens eine Speicherzelle (400), welche mit dem Schreibschalter (300) gekoppelt ist, wobei bei einer Schreiboperation die Abtast- und Latchschaltung (200) konfiguriert ist, um zu speichern und um Eingabedaten zu der Speicherzelle (400) in Antwort auf das Schreib-CSL-Signal zu übertragen.
  19. Speichervorrichtung nach Anspruch 18, wobei bei einer Schreiboperation die Vorrichtung in einem Spannungsmodus arbeitet.
  20. Speichervorrichtung nach Anspruch 18, wobei der zweite Schalter (300) Folgendes aufweist: wenigstens einen Schreibspaltenauswahlleitungs(WCSL)-Erzeuger (720), welcher konfiguriert ist, um das WCSL-Signal aus dem ersten CSL-Signal zu erzeugen; und eine Verzögerungsschaltung (730), welche konfiguriert ist, um ebenso das erste CSL-Signal zu empfangen, und um ein verzögertes erstes CSL-Signal auszugeben, um den WCSL-Erzeuger (720) zu deaktivieren.
  21. Speichervorrichtung nach Anspruch 18, wobei der erste und der zweite Schalter (100; 300) gleichzeitig bei der Schreiboperation aktiviert werden.
  22. Speichervorrichtung nach Anspruch 18, wobei eine aktivierte Zeitdauer des ersten Schalters (100) kürzer ist als eine aktivierte Zeitdauer des Schreibschalters (300).
  23. Speichervorrichtung nach Anspruch 18, wobei die Speichervorrichtung ein dynamischer Schreib-Lesespeicher (DRAM, Dynamic Access Memory), ein Phasenänderungs-Schreib-Lesespeicher (PRAM, Phase Random Access Memory), ein Widerstands-Schreib-Lesespeicher (RRAM, Resistive Random Access Memory) oder ein NAND-Flashspeicher ist.
  24. Speichervorrichtung nach Anspruch 18, wobei die Speichervorrichtung ein magneto-resistiver Schreib-Lesespeicher (MRAM, Magneto-Resistive Random Access Memory) ist.
  25. Speichervorrichtung nach Anspruch 24, wobei das MRAM ein STT-MRAM ist.
  26. Speichervorrichtung nach Anspruch 18, wobei eine Latchschaltung der Abtastund Latchschaltung (200) ein Paar von Invertern aufweist.
  27. Speichervorrichtung nach Anspruch 18, wobei die Speicherzelle (400) Folgendes aufweist: ein magnetisches Tunnelkontakt(MTJ)-Element (420); und einen Zelltransistor (410).
  28. Speichervorrichtung nach Anspruch 18, wobei die Speicherzelle (400) Folgendes aufweist: ein magnetisches Tunnelkontakt(MTJ)-Element (420), welches zwischen einer Bitleitung (480) und einem Zelltransistor (410) gekoppelt ist, wobei der Zelltransistor (410) ein Gate hat, welches mit einer Wortleitung (470) gekoppelt ist.
  29. Speichervorrichtung, die Folgendes aufweist: einen ersten Schalter (100), welcher konfiguriert ist, um ein erstes CSL-Signal zu empfangen, und um Daten auszugeben; einen Leseschalter (300), welcher konfiguriert ist, um ein gelesenes CSL(RCSL)-Signal zu empfangen; eine Abtast- und Latchschaltung (200), welche zwischen dem ersten Schalter (100) und dem Leseschalter (300) gekoppelt ist; eine Referenz-Erzeugungsschaltung (500), welche konfiguriert ist, um ein komplementäres Bitleitungssignal für die Abtast- und Latchschaltung (200) vorzusehen; und wenigstens eine Speicherzelle (400), welche mit dem Leseschalter (300) gekoppelt ist, wobei bei einer Leseoperation die Abtast- und Latchschaltung (200) als ein Leseverstärker konfiguriert ist.
  30. Speichervorrichtung nach Anspruch 29, wobei bei einer Leseoperation die Vorichtung in einem Strommodus arbeitet.
  31. Speichervorrichtung nach Anspruch 29, weiterhin aufweisend eine Stromspiegelschaltung (600), welche zwischen der Abtast- und Latchschaltung (200) und dem Leseschalter (300) gekoppelt ist.
  32. Speichervorrichtung nach Anspruch 31, wobei die Stromspiegelschaltung (600) Folgendes aufweist: einen ersten Transistor, welcher eine erste Größe hat; und einen zweiten Transistor, welcher eine zweite Größe hat, welche N-mal die erste Größe ist, wobei N eine gerade Zahl ist; und wobei die Gates des ersten und zweiten Transistors im Allgemeinen verbunden sind und der zweite Transistor konfiguriert ist, um den Strom des ersten Transistors mit N zu multiplizieren.
  33. Speichervorrichtung nach Anspruch 29, weiterhin aufweisend: eine Wortleitungs(WL)-Aktivierungsschaltung (900), welche mit der Referenz-Erzeugungsschaltung (500) der Speicherzelle (400) gekoppelt ist, wobei die WL-Aktivierungsschaltung (900) konfiguriert ist, um ein WL-Aktivierungssignal für die Referenz-Erzeugungsschaltung (500) in Antwort auf ein aktives Informationssignal vorzusehen, und wobei die Referenz-Erzeugungsschaltung (500) konfiguriert ist, um das RSCL-Signal für den RCSL-Schalter in Antwort auf das WL-Aktivierungssignal vorzusehen.
  34. Speichervorrichtung nach Anspruch 33, wobei die Vorrichtung konfiguriert ist, um ein Vorladungssignal und das CSL-Signal nachfolgend auf das RSCL-Signal zu erzeugen, um die Leseoperation in nicht mehr als ungefähr 5 Nanosekunden durchzuführen.
  35. Speichervorrichtung nach Anspruch 29, wobei die Abtast- und Latchschaltung (200) einen kreuzgekoppelten Leseverstärker aufweist, welcher Folgendes aufweist: einen ersten PMOS-Transistor (P3), welcher zwischen einer Spannungsquelle und einem ersten NMOS-Transistor (N3) verbunden ist; und einen zweiten PMOS-Transistor (P4), welcher zwischen der Spannungsquelle und einem zweiten MMOS-Transistor (N4) verbunden ist.
  36. Vorrichtung nach Anspruch 29, wobei die Referenz-Erzeugungsschaltung (500) Folgendes aufweist: eine erste Referenz-Speicherzelle (531), welche einen ersten Wert speichert, und einen ersten Referenzschalter, welcher zwischen der ersten Speicherzelle (531) und einer komplementären Bitleitung BL_bar gekoppelt ist; und eine zweite Referenz-Speicherzelle (532), welche einen zweiten Wert speichert, und einen zweiten Referenzschalter, welcher zwischen der zweiten Speicherzelle (532) und der komplementären Bitleitung BL_bar gekoppelt ist, wobei der erste und der zweite Referenzschalter RSCL als eine Eingabe empfangen.
  37. Speichervorrichtung nach Anspruch 36, wobei der erste Wert eine „0” ist und der zweite Wert eine „1” ist, und die Referenz-Erzeugungsschaltung (500) konfiguriert ist, um einen Mittelwert des Stroms von der ersten und zweiten Speicherzelle (531; 532) in Antwort auf das RCSL auszugeben.
  38. Speichervorrichtung nach Anspruch 37, wobei die Referenz-Erzeugungsschaltung (500) Folgendes aufweist: eine erste Referenz-Spiegelschaltung, welche zwischen dem ersten Referenzschalter und der komplementären Bitleitung BL_bar gekoppelt ist, und eine zweite Referenz-Spiegelschaltung, welche zwischen dem zweiten Referenzschalter und der komplementären Bitleitung BL_bar gekoppelt ist.
  39. Speichervorrichtung nach Anspruch 29, wobei die Speichervorrichtung ein dynamischer Schreib-Lesespeicher (DRAM, Dynamic Access Memory), ein Phasenänderungs-Schreib-Lesespeicher (PRAM, Phase Random Access Memory), ein Widerstands-Schreib-Lesespeicher (RRAM, Resistive Random Access Memory) oder ein NAND-Flashspeicher ist.
  40. Speichervorrichtung nach Anspruch 29, wobei die Speichervorrichtung ein magneto-resistiver Schreib-Lesespeicher (MRAM, Magneto-Resistive Random Access Memory) ist.
  41. Speichervorrichtung nach Anspruch 40, wobei das MRAM ein STT-MRAM ist.
  42. Abtast- und Latchschaltung (200) (SLC, Sensing and Latch Circuit) einer Speichervorrichtung, die Folgendes aufweist: ein Abtast- und Latchelement (230), welches konfiguriert ist, um: mit einer Schreib-Bitleitung (BLwrite) bei einer Schreiboperation zu koppeln, mit einer Lesebegleitung (BLread), getrennt von BLwrite und mit einer komplementären Lesebegleitung (BLread_bar) während einer Leseoperation zu koppeln.
  43. SLC (200) nach Anspruch 42, wobei das Abtast- und Latchelement (230) auf ein Auswertesignal (EVAL) anspricht, um die Ströme von BLread und BLread_bar zu vergleichen.
  44. SLC (200) nach Anspruch 42, weiterhin aufweisend: eine Vorladungsschaltung (210) und eine Entzerr-Schaltung (220), wovon jede mit dem Abtast- und Latchelement (230) gekoppelt ist, wobei die Vorladungsschaltung (210), die Entzerr-Schaltung (220) und das Abtast- und Latchelement (230) konfiguriert sind, um BLwrite, BLread und BLread_bar vorzuladen.
  45. SLC (200) nach Anspruch 44, wobei die Vorladungsschaltung (210) einen ersten und einen zweiten PMOS-Transistor aufweist; und die Entzerr-Schaltung (220) einen dritten PMOS-Transistor aufweist, wobei der erste, zweite und dritte PMOS-Transistor gemeinhin verbundene Gates haben.
  46. SLC (200) nach Anspruch 42, wobei die Abtast- und Latchschaltung (200) einen kreuzgekoppelten Leseverstärker aufweist, welcher Folgendes aufweist: einen ersten PMOS-Transistor (P3), welcher zwischen einer Spannungsquelle und einem ersten NMOS-Transistor (N3) verbunden ist; und einen zweiten PMOS-Transistor (P4), welcher zwischen der Spannungsquelle und einem zweiten MMOS-Transistor (N4) verbunden ist.
  47. SLC (200) nach Anspruch 42, wobei die komplementäre Lese-Bitleitung BLread_bar mit einer Referenz-Erzeugungsschaltung (500) gekoppelt ist.
  48. SLC (200) nach Anspruch 47, wobei die Referenz-Erzeugungsschaltung (500) Folgendes aufweist: eine erste Referenz-Speicherzelle (531), welche einen ersten Wert speichert, und einen ersten Referenzschalter, welcher zwischen der ersten Speicherzelle (531) und der komplementären Lese-Bitleitung BLread_bar gekoppelt ist; und eine zweite Referenz-Speicherzelle (532), welche einen zweiten Wert speichert, und einen zweiten Referenzschalter, welcher zwischen der zweiten Speicherzelle (532) und der komplementären Lese-Bitleitung BLread_bar gekoppelt ist, wobei der erste und der zweite Wert unterschiedliche Werte sind.
  49. SLC (200) nach Anspruch 42, wobei die Speichervorrichtung ein dynamischer Schreib-Lesespeicher (DRAM, Dynamic Access Memory), ein Phasenänderungs-Schreib-Lesespeicher (PRAM, Phase Random Access Memory), ein Widerstands-Schreib-Lesespeicher (RRAM, Resistive Random Access Memory) oder ein NAND-Flashspeicher ist.
  50. SLC (200) nach Anspruch 42, wobei die Speichervorrichtung ein magnetoresistiver Schreib-Lesespeicher (MRAM, Magneto-Resistive Random Access Memory) ist.
  51. SLC (200) nach Anspruch 50, wobei das MRAM ein STT-MRAM ist.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8760958B2 (en) 2012-03-15 2014-06-24 Memoir Systems, Inc. Methods and apparatus for designing and constructing multi-port memory circuits with voltage assist
US9183910B2 (en) * 2012-05-31 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor memory devices for alternately selecting bit lines
CN103323731B (zh) * 2013-06-19 2015-12-02 西安理工大学 一种全数字3d集成电路硅通孔缺陷自动检测方法
US9286959B2 (en) 2013-11-18 2016-03-15 International Business Machines Corporation Low latency memory access control for non-volatile memories
TWI569484B (zh) * 2014-01-24 2017-02-01 國立臺灣大學 具超晶格勢壘之磁穿隧接面及包含具超晶格勢壘磁穿隧接面之裝置
CN106062881B (zh) * 2014-02-20 2019-02-26 松下知识产权经营株式会社 非易失性半导体存储装置
KR102212750B1 (ko) 2014-07-23 2021-02-05 삼성전자주식회사 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 데이터 독출 방법
JP6613630B2 (ja) * 2015-06-01 2019-12-04 凸版印刷株式会社 半導体集積回路
US9779783B2 (en) 2015-06-19 2017-10-03 Globalfoundries Inc. Latching current sensing amplifier for memory array
KR20170090293A (ko) 2016-01-28 2017-08-07 삼성전자주식회사 분리 소스라인 구조를 갖는 메모리 장치
US9715916B1 (en) * 2016-03-24 2017-07-25 Intel Corporation Supply-switched dual cell memory bitcell
KR102471524B1 (ko) * 2016-05-18 2022-11-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 동작 방법
JP2018147534A (ja) * 2017-03-03 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 センスアンプ、半導体記憶装置、情報処理装置及び読み出し方法
JP2018147544A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 制御回路、半導体記憶装置、情報処理装置及び制御方法
CN109390030A (zh) * 2018-10-16 2019-02-26 长江存储科技有限责任公司 一种寄存器以及闪存单元的分组设备和方法
US11309005B2 (en) * 2018-10-31 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Current steering in reading magnetic tunnel junction
US12002525B2 (en) 2018-11-18 2024-06-04 NEO Semiconductor, Inc. Methods and apparatus for NAND flash memory
US11972811B2 (en) 2018-11-18 2024-04-30 NEO Semiconductor, Inc. Methods and apparatus for NAND flash memory
US11049538B2 (en) 2019-01-17 2021-06-29 Western Digital Technologies, Inc. Voltage-controlled interlayer exchange coupling magnetoresistive memory device and method of operating thereof
US10788547B2 (en) 2019-01-17 2020-09-29 Sandisk Technologies Llc Voltage-controlled interlayer exchange coupling magnetoresistive memory device and method of operating thereof
US10803913B1 (en) 2019-06-11 2020-10-13 Applied Materials, Inc. Narrow range sense amplifier with immunity to noise and variation
KR20200142219A (ko) 2019-06-12 2020-12-22 삼성전자주식회사 전자 장치 및 그의 저장 공간 이용 방법
CN112086113A (zh) * 2019-06-14 2020-12-15 中电海康集团有限公司 用于读取存储单元的电阻状态的读电路
CN113129953B (zh) * 2019-12-30 2023-09-22 上海磁宇信息科技有限公司 磁性随机存储器的读电路
US11854590B2 (en) 2021-04-23 2023-12-26 Applied Materials, Inc. Reference generation for narrow-range sense amplifiers

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120118306A (ko) 2011-04-18 2012-10-26 삼성코닝정밀소재 주식회사 유기 전계 발광소자용 광추출층 및 그 제조방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4586168A (en) * 1983-12-12 1986-04-29 Motorola, Inc. Dual port memory sense amplifier isolation
JP3450896B2 (ja) * 1994-04-01 2003-09-29 三菱電機株式会社 不揮発性メモリ装置
US6282137B1 (en) * 1999-09-14 2001-08-28 Agere Systems Guardian Corp. SRAM method and apparatus
US6185143B1 (en) 2000-02-04 2001-02-06 Hewlett-Packard Company Magnetic random access memory (MRAM) device including differential sense amplifiers
US6512690B1 (en) 2001-08-15 2003-01-28 Read-Rite Corporation High sensitivity common source amplifier MRAM cell, memory array and read/write scheme
US6646911B2 (en) 2001-10-26 2003-11-11 Mitsubishi Denki Kabushiki Kaisha Thin film magnetic memory device having data read current tuning function
EP1505605A1 (de) * 2003-08-06 2005-02-09 STMicroelectronics S.r.l. Verbesserte Leseanordnung für einen Halbleiterspeicher mit Bitleitungs-Vorladungs- und -Entladungsfunktionen
JP3845096B2 (ja) * 2004-02-12 2006-11-15 株式会社東芝 磁気記憶装置
JP2006065922A (ja) * 2004-08-25 2006-03-09 Toshiba Corp 半導体記憶装置
US7495971B2 (en) * 2006-04-19 2009-02-24 Infineon Technologies Ag Circuit and a method of determining the resistive state of a resistive memory cell
JP4864549B2 (ja) * 2006-05-30 2012-02-01 株式会社東芝 センスアンプ
JP2009230798A (ja) 2008-03-21 2009-10-08 Toshiba Corp 磁気記憶装置
US8837251B2 (en) * 2008-10-06 2014-09-16 Hitachi, Ltd. Semiconductor device with low voltage programming/erasing operation
US8130534B2 (en) * 2009-01-08 2012-03-06 Qualcomm Incorporated System and method to read and write data a magnetic tunnel junction element
US8296628B2 (en) * 2009-03-06 2012-10-23 Texas Instruments Incorporated Data path read/write sequencing for reduced power consumption
KR101068573B1 (ko) * 2009-04-30 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치
JP5308972B2 (ja) * 2009-09-16 2013-10-09 株式会社日立製作所 半導体装置
KR101604042B1 (ko) 2009-12-30 2016-03-16 삼성전자주식회사 자기 메모리 및 그 동작방법
KR101095736B1 (ko) * 2010-06-24 2011-12-21 주식회사 하이닉스반도체 비휘발성 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120118306A (ko) 2011-04-18 2012-10-26 삼성코닝정밀소재 주식회사 유기 전계 발광소자용 광추출층 및 그 제조방법

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Publication number Publication date
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