CN108573732A - 半导体存储装置以及数据读出方法 - Google Patents

半导体存储装置以及数据读出方法 Download PDF

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Abstract

本发明的实施方式提供能够提高处理能力的半导体存储装置以及数据读出方法。实施方式的半导体存储装置包括：包含多个存储器单元(MC)的存储器单元阵列(10)；包括生成写入数据的纠错码的编码器(32)以及基于纠错码进行读出数据的纠正处理的译码器(31)的ECC电路(24)；能够存储写入数据、纠正数据、以及已在纠正处理中使用的纠错码的页缓冲器(25)；以及多路复用器(26)，其第1输入端子连接于编码器(32)，第2输入端子连接于页缓冲器(25)，输出端子连接于存储器单元阵列(10)，在向多个存储器单元(MC)写入写入数据的情况下第1输入端子被选择，在向多个存储器单元写入纠正数据的情况下第2输入端子被选择。

Description

半导体存储装置以及数据读出方法
技术领域
本发明的实施方式涉及半导体存储装置以及数据读出方法。
背景技术
作为半导体存储装置的一种，已知具有阻变式存储器的半导体存储装置。另外，作为阻变式存储器的一种，已知MRAM(magnetoresistive random access memory，磁阻式随机存取存储器)。MRAM是对存储信息的存储器单元使用了具有磁阻效应(magnetoresistiveeffect)的磁元件的存储器器件，作为以高速工作、大容量、非易失性为特征的下一代存储器器件而受到注目。另外，MRAM正在被进行研究以及开发来作为DRAM或SRAM等易失性存储器的替代物。
发明内容
本发明的实施方式提供能够提高处理能力的半导体存储装置以及数据读出方法。
实施方式涉及的半导体存储装置，具备：存储器单元阵列，其包含多个存储器单元；ECC电路，其包括编码器和译码器，所述编码器在向多个存储器单元写入来自外部的写入数据的情况下生成纠错码，所述译码器在从多个存储器单元读出数据的情况下基于纠错码进行从多个存储器单元读出的数据的纠正处理，所述ECC电路是错误检查和纠正电路；页缓冲器，其能够存储写入数据、通过纠正处理纠正后的纠正数据以及已在纠正处理中使用的纠错码；以及多路复用器，其第1输入端子连接于编码器，第2输入端子连接于页缓冲器，输出端子连接于存储器单元阵列，在向多个存储器单元写入写入数据的情况下第1输入端子被选择，在向多个存储器单元写入纠正数据的情况下第2输入端子被选择。
附图说明
图1是第1实施方式涉及的半导体存储装置的框图。
图2是第1实施方式涉及的半导体存储装置中的存储器单元阵列的电路图。
图3是第1实施方式涉及的半导体存储装置中的读出工作的流程图。
图4是第1实施方式涉及的半导体存储装置中的读出工作的时间图(timingchart)。
图5是第1实施方式涉及的半导体存储装置中的写入工作的流程图。
图6是表示第1实施方式涉及的半导体存储装置中的数据和奇偶校验位的流动的流程图。
图7是表示第2实施方式涉及的半导体存储装置中的写入时序与回写时序的差异的流程图。
图8是表示第2实施方式涉及的半导体存储装置中的写使能信号的收发的框图。
图9是第2实施方式涉及的半导体存储装置所具备的SWB生成电路。
图10是第2实施方式涉及的半导体存储装置所具备的SWB生成电路的真值表。
标号的说明
1…半导体存储装置
10…存储器单元阵列
11…行译码器
12…列控制电路
13…列译码器
14…控制电路
15…CA输入电路
16…地址寄存器
17…命令电路
18…DQ电路
21、21a、21b…列选择电路
22…读出放大器
23…写驱动器
24…ECC电路
25…缓冲器
26…多路复用器
31…ECC译码器
32…ECC编码器
40…MTJ元件
41…选择晶体管
50～52…延迟电路
53…BWEN2_CAD生成电路
54…写脉冲生成电路
60…SWB生成电路
61～63…NAND电路
64…NOR电路
65…反相器
100…主机
具体实施方式
以下，参照附图对实施方式进行说明。在该说明时，对于全部附图，在共同的部分标注共同的参照标号。
1.第1实施方式
对第1实施方式涉及的半导体存储装置进行说明。以下，以半导体存储装置是自旋转移扭矩(Spin transfer torque)型磁阻式随机存取存储器(Magnetoresistive RandomAccess Memory(STT-MRAM))的情况为例来说明。
1.1半导体存储装置的整体构成
首先，使用图1对半导体存储装置的整体构成进行说明。此外，在图1的例子中，为了简化说明，示出了连接各块(block)间的布线(bus，总线)的一部分。
如图1所示，半导体存储装置1具备存储器单元阵列10、行译码器11、列控制电路12、列译码器13、控制电路14、CA输入电路15、地址寄存器16、命令电路17以及DQ电路18。
存储器单元阵列10具备包含存储数据的多个存储器单元的多个簇(bank)BNK(BNK0，BNK1，…)。例如，多个簇BNK能够独立地进行数据的写入或读出工作。此外，簇BNK的个数能够任意设定。
行译码器11例如对用于选择一个簇BNK的簇地址B_AD以及所选择的簇BNK内的行地址R_AD进行译码。行译码器11根据译码结果，选择与存储器单元阵列10连接的字线。
列译码器13例如对用于选择存储器单元阵列10内的列、更具体的是位线和源线的列地址C_AD进行译码。列译码器13将译码结果发送给列控制电路12。
列控制电路12针对所选择的列，控制数据的读出以及写入。列控制电路12包括列选择电路21、读出放大器22、写驱动器(write driver)23、ECC(Error checking andcorrecting，错误检查和纠正)电路24、页缓冲器25、多路复用器26。
列选择电路21与多条位线、多条源线、读出放大器22以及写驱动器23连接。列选择电路21基于列译码器13的译码结果，选择列、即对应的多条位线以及多条源线，并与读出放大器22或者写驱动器23连接。本实施方式的列选择电路21包括后述的第1以及第2列选择电路。第1列选择电路对应于多条源线，第2列选择电路对应于多条位线。
读出放大器22与由列选择电路21选择的多条位线以及多条源线连接。读出放大器22通过分别检测在成为读出对象的多个选择存储器单元中流动的电流，将存储在多个选择存储器单元中的数据一起读出(以下，将被一起读出的存储器单元的单位称为“页”)。
写驱动器23与由列选择电路21选择的多条位线以及多条源线连接。写驱动器23对成为写入对象的多个选择存储器单元施加写入电压(写脉冲)。通过向选择存储器单元流动写入电流，向选择存储器单元中写入数据。数据的写入针对多个存储器单元一起进行。
ECC电路24执行数据的纠错处理。更具体而言，ECC电路24在写入工作时，使用从主机100(例如存储器控制器)输入的写入数据(以下，称为“写数据”)生成纠错码(以下，称为“奇偶校验位”)。另外，ECC电路24在读出工作时基于奇偶校验位检查在从选择存储器单元读出的数据(以下，称为“读数据”)内是否存在错误。ECC电路24在检测出数据的错误的情况下，对所检测出的错误进行纠正。以下，为了简化说明，说明对以页为单位读出的数据一起进行ECC处理的情况。此外，ECC电路24一起实施ECC处理的数据长度也可以不是与页相同的数据长度。列控制电路12将错误被纠正后的数据(以下，称为“纠正数据”)回写到存储器单元阵列10内的相同地址。以下，将向存储器单元阵列10内回写纠正数据的工作称为“回写”。例如，在读数据中没有检测出错误的情况下，也可以不执行回写工作。ECC电路24包括ECC译码器31以及ECC编码器32。
ECC译码器31连接于读出放大器22以及页缓冲器25。ECC译码器31使用读数据所含的奇偶校验位，对读数据的错误进行纠正。纠正数据以及奇偶校验位被暂时存储于页缓冲器25。
ECC编码器32连接于页缓冲器25以及多路复用器26。ECC编码器32对经由页缓冲器25从主机100输入的写数据进行编码，生成奇偶校验位。所生成的奇偶校验位被赋予给写数据，并被写入存储器单元阵列10。
在页缓冲器25中暂时存储写数据以及读数据(包含奇偶校验位)。更具体而言，在页缓冲器25中，在写入工作时暂时存储从DQ电路18转送的写数据。并且，写数据被转送到ECC编码器32。另外，在页缓冲器25中，在读出工作时暂时存储读数据(纠正数据)以及奇偶校验位。读数据(纠正数据)被转送到DQ电路18。
对于多路复用器26，第1输入端子连接于ECC编码器32，第2输入端子连接于页缓冲器25，输出端子连接于写驱动器23。多路复用器26基于从控制电路14发送的控制信号SWB将ECC编码器32和页缓冲器的某一方与写驱动器连接。更具体而言，多路复用器26在页缓冲器25保持有纠正数据以及奇偶校验位的情况下，将第2输入端子与输出端子连接，在页缓冲器25保持有写数据的情况下，将第1输入端子与输出端子连接。
CA输入电路15经由例如10条命令及地址线CA0～CA9与主机100连接。命令及地址线CA0～CA9是单向总线。CA输入电路15从主机100经由命令及地址线CA0～CA9接收命令以及地址信号。CA输入电路15接收的命令是用于控制簇BNK的工作的命令，例如包括激活(active)命令、预充电(pre-charge)命令、写命令、读命令以及复位(reset)命令。预充电命令是用于使所选择的簇BNK为了读出工作或写入工作而成为初始状态(预充电状态)的命令。更具体而言，在预充电工作时，全部字线、全部位线以及全部源线被设为非激活(非选择状态)。激活命令是用于激活(选择)一个簇BNK，并激活(选择)选择簇BNK内的多条字线中的一条字线的命令。另外，CA输入电路15连接于地址寄存器16以及命令电路17。CA输入电路15将所接收到的地址信号发送给地址寄存器16，将所接收到的命令发送给命令电路17。
地址寄存器16连接于行译码器11以及列译码器13。地址寄存器16将簇地址B_AD以及对由簇地址B_AD选择的簇BNK内的行(即字线)进行指定的行地址R_AD发送给行译码器11，将对选择簇BNK内的列(即位线以及源线)进行指定的列地址C_AD发送给列译码器13。
命令电路17对命令进行译码，将译码结果发送给控制电路14。
DQ电路18经由例如16条数据线DQ<15：0>与主机100连接。数据线DQ<15：0>是双向的数据总线。另外，DQ电路18连接于页缓冲器25。DQ电路18从主机100经由数据线DQ<15：0>接收输入数据(写数据)，将所接收到的写数据发送给列控制电路12(具体是页缓冲器25)。另外，DQ电路18将页缓冲器25所保存的输出数据(读数据)经由数据线DQ<15：0>输出给主机100。此外，数据线DQ的条数是任意的。
控制电路14控制半导体存储装置1的整体工作。更具体而言，控制电路14例如控制行译码器11、列译码器13、列控制电路12(列选择电路21、读出放大器22、写驱动器23、ECC电路24、页缓冲器25以及多路复用器26)、以及DQ电路18。控制电路14从主机100接收各种控制信号，例如时钟信号CK、时钟使能信号CKE以及片选信号CS等。控制电路14按照从命令电路17发送的命令，例如控制写入工作以及读出工作。
1.2存储器单元阵列的构成
接着，使用图2对存储器单元阵列10的构成进行说明。图2的例子示出了存储器单元阵列10的簇BNK0，但其他的簇BNK也是相同的构成。
如图2所示，簇BNK0是多个存储器单元MC排列成矩阵状而构成的。在簇BNK0中，沿着行方向设有多条字线WL(WL0～WLn，n为1以上的整数)，沿着列方向设有多条位线BL(BL0～BLm，m为1以上的整数)以及多条源线SL(SL0～SLm)。在一条字线WL上连接有沿行方向配置的多个存储器单元MC，在包括一条位线BL以及一条源线SL的一对线上连接有沿列方向配置的多个存储器单元MC。通过选择一条字线WL和一对的位线BL以及源线SL，可选择一个存储器单元MC。
存储器单元MC包含磁阻效应元件(MTJ(Magnetic Tunnel Junction，磁隧道结)元件)40以及选择晶体管41。选择晶体管41例如可以是N沟道MOSFET。
MTJ元件40的一端连接于位线BL，另一端连接于选择晶体管41的漏极(源极)。选择晶体管41的栅极连接于字线WL，源极(漏极)连接于源线SL。
此外，上述的簇BNK的构成是一例，簇BNK也可以是除此以外的构成。
列选择电路21包括与多条源线SL连接的第1列选择电路21a以及与多条位线BL连接的第2列选择电路21b。第1列选择电路21a基于列译码器13的译码结果，选择多条源线SL。第1列选择电路21a在写入工作时，将写驱动器23的施加电压转送到多条选择源线SL。第2列选择电路21b基于列译码器13的译码结果，选择多条位线BL。第2列选择电路21b在写入工作时，将写驱动器23的施加电压转送到多条选择位线BL。另外，第2列选择电路21b在读出工作时，将多条选择位线BL的电压转送到读出放大器22。
在行译码器11上连接有设置在簇BNK内的多条字线WL。
1.3读出工作
1.3.1读出工作的概要
接着，使用图3对本实施方式涉及的读出工作的概要进行说明。本实施方式的读出工作包括从选择存储器单元读出数据的工作(以下，称为“单元读出”)和纠正数据的回写工作。更具体而言，单元读出包括读数据的读出、ECC处理以及向页缓冲器25的保存(存储)。在本实施方式中，单元读出和回写工作被连续地进行。
如图3所示，首先，行译码器11在从主机100接收到激活命令以及地址信号时，使选择簇BNK的选择字线WL激活(步骤S10)。更具体而言，CA输入电路15经由命令及地址线CA0～CA9接收激活命令、簇地址B_AD以及行地址R_AD。然后，CA输入电路15经由地址寄存器16向行译码器11发送簇地址B_AD以及行地址R_AD。另外，CA输入电路15经由命令电路17将译码出的激活命令发送给控制电路14。控制电路14在接收到激活命令时，指示行译码器11进行激活。行译码器11对簇地址B_AD以及行地址R_AD进行译码。然后，行译码器11根据译码结果，使一个簇BNK激活，进而使激活后的簇BNK内的选择字线WL激活。
接着，控制电路14接收读命令(步骤S11)。更具体而言，CA输入电路15经由命令及地址线CA0～CA9接收读命令和列地址C_AD。CA输入电路15经由命令电路17将译码出的读命令发送给控制电路14。另外，CA输入电路15将列地址C_AD发送给列译码器13。列译码器13将对列地址C_AD进行了译码的结果发送给列控制电路12。
接着，列控制电路12读出选择簇BNK的选择存储器单元MC的数据(步骤S12)。更具体而言，控制电路14在接收到读命令时指示列控制电路12进行数据的读出。列控制电路12内的列选择电路21根据译码结果选择多条位线BL以及多条源线SL。读出放大器22将经由选择位线BL读出的读数据以及奇偶校验位发送给ECC译码器31。
接着，ECC译码器31使用奇偶校验位进行读数据的ECC处理(步骤S13)。
接着，列控制电路12向页缓冲器25保存读数据(步骤S14)。更具体而言，在对读数据没有纠正的情况下，向页缓冲器25保存读数据以及奇偶校验位。在对读数据有纠正的情况下，向页缓冲器25保存纠正数据以及奇偶校验位。
图3中的步骤S12～S14相当于单元读出。
在由ECC译码器31纠正了数据的情况下(步骤S15：是)，列控制电路12进行回写工作(步骤S16)。更具体而言，将页缓冲器25所保存的纠正数据以及奇偶校验位回写到选择存储器单元MC。此时，在多路复用器26中，根据控制信号SWB选择第2输入端子，将写驱动器23与页缓冲器25连接。另外，列控制电路12将页缓冲器25所保存的纠正数据经由DQ电路18以及数据线DQ<15：0>输出给主机100。
在没有由ECC译码器31纠正数据的情况下(步骤S15：否)，列控制电路12不进行回写工作，将页缓冲器25所保存的读数据输出给主机100。
接着，行译码器11以及列控制电路12在从主机100接收到预充电命令以及地址信号时，进行选择簇BNK的预充电(非激活)(步骤S17)。由此，读出工作结束。此外，在选择簇BNK的选择字线WL上继续进行写入或读出工作的情况下，也可以省略预充电工作。
1.3.2读出工作时的命令时序
接着，使用图4对读出工作时的命令时序进行说明。图4的例子示出了从簇BNK0读出数据的情况，在选择了其他的簇BNK的情况下也同样。本实施方式涉及的半导体存储装置1按照内部时钟CLK(时钟CK_t以及互补时钟CK_c)的定时(timing)进行工作。并且，半导体存储装置1在时钟CK_t和互补时钟CK_c交叉的定时，从主机100接收命令和地址等。
如图4所示，在时刻T0，半导体存储装置1从主机100接收涉及簇BNK0的激活命令(参照标号“Activate”)。此外，在激活命令被输入时的时钟CK_t的上升沿以及下降沿的定时，从主机100输入簇地址B_AD以及行地址R_AD。并且，在地址寄存器16置位(set)簇地址B_AD以及行地址R_AD。由此，进行选择字线WL的激活。
在从时刻T0经过了期间“tRCD(RAS to CAS delay)”之后的时刻T1，半导体存储装置1从主机100接收继激活命令之后涉及选择簇BNK0的读命令(参照标号“Read”)。另外，在读命令被输入时的时钟CK_t的上升沿以及下降沿的定时，从主机100输入簇地址B_AD以及列地址C_AD。并且，在地址寄存器16置位簇地址B_AD以及列地址C_AD。由此，开始读出工作。此外，期间“tRCD”(RAS to CAS delay)是从受理激活命令到受理读命令(在写入工作的情况下是写命令)为止的期间。另外，“RAS”是行地址选通(row address strobe)，“CAS”是列地址选通(column address strobe)。另外，行地址R_AD以及列地址C_AD分别被分两次地输入半导体存储装置1，但输入次数可以任意设定。
在从时刻T0经过了期间“tRAS(Row Active time，行激活时间)”之后的时刻Tk(k为3以上的整数)，即在读出工作结束后，半导体存储装置1从主机100接收预充电命令(参照标号“Pre-charge”)。另外，在预充电命令被输入时的时钟CK_t的上升沿的定时，从主机100输入簇地址B_AD。由此，进行选择簇BNK0的非激活。此外，期间“tRAS(Row Active time)”是从受理激活命令到受理预充电命令为止的期间，即选择簇BNK(字线WL)处于激活的期间。
在从时刻Tk经过了期间“tRP(Row Pre-charge time，行预充电时间)”之后的时刻Tk+2，即在预充电工作结束后，接收用于下一次工作的激活命令。此时接收的簇地址B_AD既可以表示簇BNK0，也可以表示其他的簇BNK。此外，期间“tRP(Row Pre-charge time)”是从受理预充电命令到受理激活命令为止的期间。
期间tRAS和期间tRP相加得到的期间tRC(Active to Active command period)表示一次读出工作(或者写入工作)的期间。
1.4写入工作
1.4.1写入工作的概要
接着，使用图5对本实施方式涉及的写入工作进行说明。本实施方式的写入工作包括与包含成为写入对象的列地址C_AD的页对应的单元读出、回写工作、以及写入写数据的工作(以下，称为“单元写入”)。并且，与读出工作同样地，单元读出和回写工作被连续地进行。
如图5所示，首先，行译码器11与读出工作的步骤S10同样地，当从主机100接收到激活命令以及地址信号时，使选择簇BNK的选择字线WL激活(步骤S10)。
接着，控制电路14接收写命令(步骤S20)。更具体而言，CA输入电路15经由命令及地址线CA0～CA9接收写命令和列地址C_AD。CA输入电路15经由命令电路17将译码出的写命令发送给控制电路14。另外，CA输入电路15将列地址C_AD发送给列译码器13。列译码器13将对列地址C_AD进行了译码的结果发送给列控制电路12。
接着，列控制电路12与图3的读出工作中的单元读出(步骤S12至S14)同样地，对读数据进行ECC处理，将读数据(纠正数据)以及奇偶校验位保存于页缓冲器25。
列控制电路12在向页缓冲器25保存了读数据(纠正数据)以及奇偶校验位之后，与回写工作并行地开始写数据的写入工作。
更具体而言，在步骤S14结束后，与读出工作同样地，在由ECC译码器31纠正了数据的情况下(步骤S15：是)，列控制电路12进行回写工作(步骤S16)。另一方面，在没有由ECC译码器31纠正数据的情况下(步骤S15：否)，省略回写工作。
另外，在步骤S14结束后，向页缓冲器25保存写数据，将读数据改写为写数据(步骤S21)。
接着，ECC编码器32进行从页缓冲器25转送来的写数据的编码，生成奇偶校验位(步骤S22)。
接着，在步骤S16以及步骤S22结束后，在多路复用器26中切换数据路径(步骤S23)。更具体而言，在多路复用器26中，根据控制信号SWB选择第1输入端子，将ECC编码器32与写驱动器23连接。
接着，向选择存储器单元MC写入写数据(步骤S24)。更具体而言，列选择电路21根据列地址的译码结果选择多条位线BL以及多条源线SL。写驱动器23根据写数据，向一对的位线BL和源线SL的某一方发送写脉冲，向存储器单元MC流动写入电流。由此，向存储器单元MC写入数据。
图5中的步骤S21～S24相当于单元写入。
接着，与读出工作的步骤S17同样地，进行选择簇BNK的预充电(非激活)。由此，写入工作结束。此外，在选择簇BNK的选择字线WL上继续进行写入或读出工作的情况下，也可以省略预充电工作。
此外，读数据(页)的数据长度和写数据的数据长度也可以不同。即，写数据的数据长度也可以比页的数据长度短。
进而，在图5的例子中，对并行地处理步骤S16的回写工作与步骤S21的写数据的保存以及步骤S22的编码的情况进行了说明，但也可以在步骤S16的回写结束后执行步骤S21的写数据的保存。
1.4.2写入工作时的数据的流动
接着，使用图6对写入工作时的数据的流动进行说明。在图6的例子中，为了简化说明，省略了列选择电路21。另外，示出了对读数据进行了纠错的情况。在图6中，涂白的箭头表示第1工作即读数据(或纠正数据)，涂黑的箭头表示第2工作即写数据，涂斜线的箭头表示纠正数据或写数据的某一方。
如图6所示，在第1工作中，首先，读出放大器22从存储器单元阵列10读出读数据以及奇偶校验位(参照标号a1)，并发送给向ECC译码器31(参照标号a2)。ECC译码器31执行ECC处理，将纠正数据以及奇偶校验位发送给页缓冲器25(参照标号a3)。页缓冲器25所保持的纠正数据以及奇偶校验位经由多路复用器26(参照标号a4)发送给写驱动器23(参照标号a5)，并回写到存储器单元阵列10(参照标号a6)。此时，多路复用器26根据控制信号SWB将页缓冲器25与写驱动器23连接。
接着，对第2工作进行说明。在第2工作中，从DQ电路18向页缓冲器发送写数据(参照标号b1)。页缓冲器25所保存的写数据被发送给ECC编码器(参照标号b2)，并被赋予奇偶校验位。写数据以及奇偶校验位经由多路复用器26(参照标号b3)发送给写驱动器23(b4)，并写入存储器单元阵列10(参照标号b5)。此时，多路复用器26根据控制信号SWB将写驱动器23与ECC编码器32连接。
1.5本实施方式的效果
根据本实施方式涉及的构成，能够提高处理能力。对本效果进行具体说明。
已知如下方法：在回写工作中，在对已保存于页缓冲器的纠正数据进行回写的情况下，在由ECC编码器生成了针对纠正数据的奇偶校验位之后，向存储器单元阵列进行回写。该情况下，需要用于对纠正数据进行编码的处理时间。
与此相对，在本实施方式涉及的构成中，通过连续地进行读出工作和回写工作，在回写纠正数据时，能够省略纠正数据的编码即奇偶校验位的生成。更具体而言，在数据读出时，将已用于纠错的奇偶校验位与纠正数据一起保存于页缓冲器25。并且，在回写时，通过对已保存于页缓冲器25的纠正数据和奇偶校验位进行回写，能够省略针对纠正数据的奇偶校验位的生成。由此，能够省略纠正数据的编码时间。即，能够缩短tRC的期间。因此，能够提高半导体存储装置的处理能力。
进而，在本实施方式涉及的构成中，具备多路复用器26，该多路复用器26选择页缓冲器25和ECC编码器32的一方并使其与写驱动器23连接。由此，能够将已保存于页缓冲器25的纠正数据以及奇偶校验位不经由ECC编码器32地发送给写驱动器23。
2.第2实施方式
接着，对第2实施方式进行说明。在第2实施方式中，对控制信号SWB的生成进行说明。以下，仅对与第1实施方式不同之处进行说明。
2.1写入工作时的控制电路的时序
首先，使用图7对写入工作时的控制电路14的时序进行说明。
如图7所示，在控制电路14中，在写入写数据的情况下(以下，称为“写入时序”)，粗略分开地进行3个阶段的时序即3个控制信号的断言(assert)处理。更具体而言，控制电路14首先在接收到写命令、列地址C_AD以及写数据时，使写使能信号BWEN1断言。接着，控制电路14在经过第1期间之后，使写使能信号BWEN2断言。即，写使能信号BWEN2是使写使能信号BWEN1延迟第1期间的信号。在页缓冲器25中，基于写使能信号BWEN2和列地址C_AD，从DQ电路18取入写数据。并且，ECC电路24进行被取入页缓冲器25的写数据的编码。然后，控制电路14在从使写使能信号BWEN2断言起经过第2期间之后，使写使能信号BWENS断言。即，写使能信号BWENS是使写使能信号BWEN2延迟第2期间的信号。写驱动器23基于写使能信号BWENS，开始写脉冲的施加。
另一方面，在控制电路14中，在回写的情况下(以下，称为“回写时序”)，省略写使能信号BWEN1以及BWEN2的断言处理，进行写使能信号BWENS的断言处理。
2.2写使能信号的收发
接着，使用图8对写使能信号BWEN1、BWEN2以及BWENS的收发进行更详细的说明。图8的例子示出了与一个列对应的写脉冲的生成。
如图8所示，写使能信号BWEN1被发送给例如设置在控制电路14内的延迟电路50。延迟电路50将使写使能信号BWEN1延迟了第1期间的写使能信号BWEN2发送给例如设置在控制电路14内的延迟电路51以及BWEN2_CAD生成电路53。延迟电路50例如为了对向页缓冲器25取入写数据的定时进行调整，使写使能信号BWEN1延迟第1期间。此外，延迟电路50及51和BWEN2_CAD生成电路53也可以设置在控制电路14外。
BWEN2_CAD生成电路53在接收到列地址C_AD以及写使能信号BWEN2时，使与列对应的控制信号BWEN2_<C_AD>生成(断言)，并发送给页缓冲器25。页缓冲器25基于控制信号BWEN2_<C_AD>，向页缓冲器25内所指定的区域保存写数据。然后，写数据被发送给ECC编码器32，并被赋予奇偶校验位。
延迟电路51将使写使能信号BWEN2延迟了第2期间的写使能信号BWENS发送给例如设置在写驱动器23内的写脉冲生成电路54。延迟电路51以使得例如在由ECC编码器32进行的奇偶校验位生成结束之后写驱动器23开始写脉冲施加的方式，使写使能信号BWEN2延迟第2期间。
例如设置在列译码器13内的延迟电路52，为了与写脉冲生成电路54接收写使能信号BWENS的定时一致，将列地址C_AD在延迟了第3期间之后发送给写脉冲生成电路54。写脉冲生成电路54基于写使能信号BWENS和列地址C_AD生成写脉冲(参照标号“WP”)。
2.3SWB生成电路
接着，使用图9对SWB生成电路进行说明。本实施方式的SWB生成电路着眼于在写数据写入的情况下生成的(断言的)控制信号BWEN2_<C_AD>，生成控制信号SWB。SWB生成电路例如设置在控制电路14内，生成用于控制多路复用器26的控制信号SWB。在图9的例子中，在控制信号SWB为低(“L”)电平的情况下，多路复用器26选择第1输入端子，将写驱动器23与ECC编码器32连接。另外，在控制信号SWB为高(“H”)电平的情况下，多路复用器26选择第2输入端子，将写驱动器23与页缓冲器25连接。
如图9所示，SWB生成电路60包括3个NAND电路61～63、NOR电路64以及反相器(inverter)65。
在NAND电路61的第1输入端子，被输入控制信号BWEN2_<C_AD>，第2输入端子连接于NOR电路64的输出端子。NAND电路61的输出端子连接于NAND电路62的第1输入端子。
NAND电路62的第2输入端子连接于NAND电路63的输出端子。NAND电路62的输出端子连接于NAND电路63的第1输入端子以及反相器65的输入端子。
在NOR电路64的第1输入端子，被输入复位信号RESET，在第2输入端子，被输入控制信号ACT_PULSE。复位信号RESET是用于使SWB生成电路60成为复位状态的信号，以“H”电平被断言。控制信号ACT_PULSE是在控制电路14接收到激活命令时在一定期间被设为“H”电平的信号。NOR电路64的输出端子连接于NAND电路63的第2输入端子。
从反相器65输出的信号作为控制信号SWB发送给多路复用器26。
此外，图9示出了构成SWB生成电路的锁存电路的一例，但并不限定于此。只要是根据控制信号BWEN2_<C_AD>以及控制信号ACT_PULSE执行置位和复位的SR锁存电路即可。
接着，图10中示出SWB生成电路60的真值表。此外，在图10的例子中，复位信号RESET被设为“L”电平。
如图10所示，在控制信号ACT_PULSE和控制信号BWEN2_<C_AD>都为“L”电平的情况下，控制信号SWB保持之前的状态。并且，在控制信号BWEN2_<C_AD>为“H”电平的情况下，控制信号SWB被设为“L”电平，在控制信号ACT_PULSE为“H”电平的情况下，控制信号SWB被设为“H”电平。在本实施方式中，不会产生控制信号ACT_PULSE和控制信号BWEN2_<C_AD>都被设为“H”电平的状态。
例如，控制电路14在接收到激活命令时，使控制信号ACT_PULSE暂时成为“H”电平。此时，SWB生成电路60使控制信号SWB成为“H”电平。然后，控制电路14使控制信号ACT_PULSE成为“L”电平，SWB生成电路60使控制信号SWB保持为“H”电平。该状态下，例如执行回写工作。并且，在写入写数据的情况下，由于控制信号BWEN2_<C_AD>被设为“H”电平，因此SWB生成电路60使控制信号SWB成为“L”电平。在该状态下，执行写数据的写入。
2.4本实施方式的效果
能够将本实施方式涉及的构成应用于第1实施方式。由此，能够获得与第1实施方式同样的效果。
3.变形例
上述实施方式涉及的半导体存储装置包括：存储器单元阵列(10@图1)，其包含多个存储器单元(MC@图2)；ECC(Error checking and correcting)电路(24@图1)，其包括编码器(32@图1)和译码器(31@图1)，所述编码器在向多个存储器单元(MC@图2)写入从外部输入的写入数据(写数据)的情况下生成纠错码，所述译码器在从多个存储器单元(MC@图2)读出数据的情况下基于纠错码(奇偶校验位)进行从多个存储器单元(MC@图2)读出的数据的纠正处理；页缓冲器(25@图1)，其能够存储写入数据、通过纠正处理纠正后纠正数据、以及已在纠正处理中使用的纠错码；以及多路复用器(26@图1)，其第1输入端子连接于编码器，第2输入端子连接于页缓冲器，输出端子连接于存储器单元阵列，在向多个存储器单元写入写入数据的情况下选择第1输入端子，在向多个存储器单元写入纠正数据的情况下选择第2输入端子。
通过应用上述实施方式，能够提供可提高处理能力的半导体存储装置。此外，实施方式并不限定于上述说明的方式，能够进行各种变形。
在上述各实施方式中，作为半导体存储装置，以STT-MRAM为例进行了说明，但不限定于此。例如，也能够适用于如与MRAM同样的阻变式存储器、例如ReRAM(resistive randomaccess memory，电阻式随机存取存储器)、PCRAM(phase-change random access memory，相变式随机存取存储器)等那样具有使用电阻变化来存储数据的元件的所有半导体存储装置。另外，不限易失性存储器、非易失性存储器，能够适用于搭载ECC电路并在读出时产生了错误的情况下基于该信息立即进行向存储器单元的回写工作的半导体存储装置。
进而，上述实施方式中的“连接”也包括在之间例如插入晶体管或电阻等其他器件而间接地连接的状态。
对本发明的几个实施方式进行了说明，但是这些实施方式是作为例子提出的，并非旨在限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不偏离发明宗旨的范围内，可以进行各种省略、置换、变更。这些实施方式和/或其变形包含在发明的范围和/或宗旨中，并且包含在专利权利要求书所记载的发明和其等同的范围内。

Claims (16)

1.一种半导体存储装置，其中，
具备：
存储器单元阵列，其包含多个存储器单元；
ECC电路，其包括编码器和译码器，所述编码器在向所述多个存储器单元写入从外部输入的写入数据的情况下生成纠错码，所述译码器在从所述多个存储器单元读出数据的情况下基于所述纠错码进行从所述多个存储器单元读出的所述数据的纠正处理，所述ECC电路是错误检查和纠正电路；
页缓冲器，其能够存储所述写入数据、通过所述纠正处理纠正后的纠正数据以及已在所述纠正处理中使用的所述纠错码；以及
多路复用器，其第1输入端子连接于所述编码器，第2输入端子连接于所述页缓冲器，输出端子连接于所述存储器单元阵列，在向所述多个存储器单元写入所述写入数据的情况下第1输入端子被选择，在向所述多个存储器单元写入所述纠正数据的情况下第2输入端子被选择。
2.根据权利要求1所述的半导体存储装置，其中，
读出工作包括第1工作和第2工作，所述第1工作和所述第2工作被连续地执行，所述第1工作是从所述多个存储器单元读出所述数据的工作，所述第2工作是向所述多个存储器单元写入所述纠正数据以及已在所述纠正处理中使用的所述纠错码的工作。
3.根据权利要求2所述的半导体存储装置，其中，
所述第1工作包括进行从所述多个存储器单元读出的所述数据的所述纠正处理的工作、和向所述页缓冲器保存所述纠正数据以及已在所述纠正处理中使用的所述纠错码的工作。
4.根据权利要求2所述的半导体存储装置，其中，
所述第1工作以及所述第2工作针对所述存储器单元阵列的相同地址来进行。
5.根据权利要求2所述的半导体存储装置，其中，
所述第2工作在已在所述第1工作中通过所述纠正处理对从所述多个存储器单元读出的所述数据进行了纠正的情况下进行。
6.根据权利要求1所述的半导体存储装置，其中，
写入工作包括第1工作、第2工作和第3工作，所述第1工作和所述第2工作被连续地执行，所述第1工作是从所述多个存储器单元读出所述数据的工作，所述第2工作是向所述多个存储器单元写入所述纠正数据以及已在所述纠正处理中使用的所述纠错码的工作，所述第3工作是向所述多个存储器单元写入所述写入数据以及基于所述写入数据生成的纠错码的工作。
7.根据权利要求6所述的半导体存储装置，其中，
所述第1工作包括进行从所述多个存储器单元读出的所述数据的所述纠正处理的工作、和向所述页缓冲器保存所述纠正数据以及已在所述纠正处理中使用的所述纠错码的工作。
8.根据权利要求6所述的半导体存储装置，其中，
所述第1工作、所述第2工作以及所述第3工作针对所述存储器单元阵列的相同地址来进行。
9.根据权利要求1所述的半导体存储装置，其中，
所述第1输入端子经由所述编码器连接于所述页缓冲器，所述第2输入端子不经由所述编码器地连接于所述页缓冲器。
10.根据权利要求1所述的半导体存储装置，其中，
所述半导体存储装置还具备信号生成电路，该信号生成电路根据所述写入数据的写入以及所述纠正数据的写入来生成用于控制多路复用器的控制信号。
11.根据权利要求1所述的半导体存储装置，其中，
还具备：
选择电路，其选择与所述多个存储器单元连接的多条位线以及多条源线；
读出放大器，其从所述多个存储器单元读出所述数据；以及
写驱动器，其对所述多个存储器单元施加写入电压，
所述译码器的输入端子经由所述选择电路以及所述读出放大器连接于所述多个存储器单元，
所述多路复用器的输出端子经由所述写驱动器以及所述选择电路连接于所述多个存储器单元。
12.根据权利要求1所述的半导体存储装置，其中，
所述存储器单元包含磁阻效应元件，所述磁阻效应元件是MTJ元件即磁隧道结元件。
13.根据权利要求1所述的半导体存储装置，其中，
所述半导体存储装置是MRAM即磁阻式随机存取存储器。
14.一种半导体存储装置的数据读出方法，其中，
包括：
从存储器单元阵列所包含的多个存储器单元读出数据以及纠错码的步骤；
使用所述纠错码进行所述数据的检错以及纠正的步骤；
向页缓冲器保存纠正数据以及所述纠错码的步骤；以及
将保存在所述页缓冲器中的所述纠正数据以及所述纠错码向所述多个存储器单元回写的步骤。
15.根据权利要求14所述的半导体存储装置的数据读出方法，其中，
连续地处理所述保存的步骤和所述回写的步骤。
16.根据权利要求14所述的半导体存储装置的数据读出方法，其中，
所述读出的步骤和所述回写的步骤针对所述存储器单元阵列的相同地址来进行。
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