JP2021047948A - 記憶装置およびメモリコントローラ - Google Patents

Abstract

【課題】複数の記憶ブロックに対する疲弊を平準化させる。【解決手段】一つの実施形態によれば記憶装置が提供される。記憶装置は、不揮発メモリと、制御回路とを備える。不揮発メモリは、それぞれがシフトレジスタを含む複数の記憶ブロックを備える。制御回路は、不揮発メモリに対するデータの書き込みおよび読み出しを制御する。制御回路は、読出制御部と、書込制御部とを備える。読出制御部は、複数の記憶ブロックのうちの第１記憶ブロックから対象データを読み出す。書込制御回路は、第１記憶ブロックから読み出した対象データを、複数の記憶ブロックのうちの第１記憶ブロックとは異なる第２記憶ブロックに書き込む。【選択図】図７

Description

実施形態は、記憶装置およびメモリコントローラに関する。

磁性体は、電流を流すことにより、細線の長手方向に磁壁が移動する磁壁シフトと呼ばれる現象が生じる。磁壁シフトの原理を利用して、基板に形成された磁性体に多数の磁区を記憶させる磁壁移動メモリが提案されている。

このような磁壁移動メモリは、複数の記憶ブロックを含む。複数の記憶ブロックのそれぞれは、シフトレジスタとして機能する。また、磁壁移動メモリ以外方式の、シフトレジスタ型の記憶ブロックを備えるメモリ装置も知られている。

ところで、このようなメモリ装置は、シフトレジスタ型の記憶ブロックからデータを読み出した場合、記憶ブロックに記憶されているデータが破壊される。従って、このようなメモリ装置は、データを読み出した場合、読み出したデータを再度記憶ブロックに書き戻さなければならない。しかし、このようなメモリ装置は、特定の記憶ブロックに記憶されているデータの読み出しが繰り返された場合、特定の記憶ブロックに疲弊が集中してしまう。

特開２００８−０９０９５７号公報 特開２０１６−００９８０６号公報 特開２０１９−０５７６０２号公報 米国特許８２５５６１３号明細書

一つの実施形態は、複数の記憶ブロックに対する疲弊を平準化させることができる記憶装置およびメモリコントローラを提供することを目的とする。

一つの実施形態によれば記憶装置が提供される。前記記憶装置は、不揮発メモリと、制御回路とを備える。前記不揮発メモリは、それぞれがシフトレジスタを含む複数の記憶ブロックを備える。前記制御回路は、前記不揮発メモリに対するデータの書き込みおよび読み出しを制御する。前記制御回路は、読出制御部と、書込制御部とを備える。前記読出制御部は、前記複数の記憶ブロックのうちの第１記憶ブロックから対象データを読み出す。前記書込制御回路は、前記第１記憶ブロックから読み出した前記対象データを、前記複数の記憶ブロックのうちの前記第１記憶ブロックとは異なる第２記憶ブロックに書き込む。

図１は、情報処理装置の構成を示す図である。 図２は、不揮発メモリの構成を示す図である。 図３は、メモリアレイの一部分の模式的な構成を示す図である。 図４は、ＬＩＦＯ型の記憶ブロックの書込時における、磁性体部に保持されている磁化情報の一例を示す図である。 図５は、ＬＩＦＯ型の記憶ブロックの読出時における、磁性体部に保持されている磁化情報の一例を示す図である。 図６は、ＦＩＦＯ型の記憶ブロックにおける書込素子（フィールドラインＦＬ）および読出素子の配置を示す図である。 図７は、第１実施形態に係るメモリコントローラの構成を示す図である。 図８は、リードコマンドを受け取った場合の制御回路による処理の流れを示すフローチャートである。 図９は、ライトコマンドを受け取った場合の制御回路による処理の流れを示すフローチャートである。 図１０は、第１実施形態に係るブロックポインタの更新処理の流れを示すフローチャートである。 図１１は、第１実施形態におけるブロックポインタの移動を説明するための図である。 図１２は、第１実施形態におけるデータの書き込み、読み出しおよび更新を説明するための図である。 図１３は、第２実施形態に係るメモリアレイを示す図である。 図１４は、第２実施形態に係るメモリコントローラの構成を示す図である。 図１５は、第２実施形態に係るブロックポインタの更新処理の流れを示すフローチャートである。 図１６は、第２実施形態に係る領域ポインタの更新処理の流れを示すフローチャートである。 図１７は、第２実施形態に係る複数の記憶ブロックの状態の第１例を示す図である。 図１８は、第２実施形態に係る複数の記憶ブロックの状態の第２例を示す図である。 図１９は、第２実施形態に係るデータ群の移動を説明するための図である。 図２０は、第３実施形態に係るブロックポインタの更新処理の流れを示すフローチャートである。 図２１は、第３実施形態におけるデータの書き込み、読み出しおよび更新を説明するための図である。 図２２は、第４実施形態に係るメモリアレイを示す図である。 図２３は、第４実施形態に係るメモリコントローラの構成を示す図である。 図２４は、第４実施形態に係るブロックポインタの更新処理の流れを示すフローチャートである。 図２５は、第４実施形態におけるデータの書き込み、読み出しおよび更新を説明するための図である。 図２６は、第４実施形態におけるデータの読み出しを説明するための図である。 図２７は、領域設定部の処理を説明するための図である。 図２８は、第５実施形態に係るメモリアレイを示す図である。 図２９は、第５実施形態に係るメモリコントローラの構成を示す図である。 図３０は、第５実施形態におけるデータの書き込み、読み出しおよび更新を説明するための図である。 図３１は、第６実施形態に係るメモリコントローラの構成を示す図である。 図３２は、第６実施形態におけるデータの書き込み、読み出しおよび更新を説明するための図である。 図３３は、第７実施形態に係るメモリコントローラの構成を示す図である。 図３４は、もし疑似リードコマンドを発生しない場合において、２つのデータが交互に読み出された状態を示す図である。 図３５は、疑似リードコマンドを発生した場合において、２つのデータが交互に読み出された状態を示す図である。 図３６は、疑似リードコマンドの発生パターンの一例を示す図である処理例を示す図である。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。

（第１実施形態）
図１は、情報処理装置１０の構成を示す図である。情報処理装置１０は、ホストコントローラ１２と、記憶装置２０とを備える。

ホストコントローラ１２は、１または複数のプロセッサを有する。プロセッサは、例えば、１または複数のＣＰＵ（Central Processing Unit）である。ホストコントローラ１２は、プログラムを実行して、データを処理する。ホストコントローラ１２は、プログラムの実行に応じて、記憶装置２０からデータを読み出したり、記憶装置２０にデータを書き込んだりする。

なお、ホストコントローラ１２は、データ処理を実行できれば、どのような装置であってもよい。ホストコントローラ１２は、プロセッサを含む情報処理機器であってもよいし、ＦＰＧＡ（Field Programmable Gate Array）または専用の回路等のＣＰＵ以外の回路であってもよい。

記憶装置２０は、ホストコントローラ１２とバスを介して接続される。記憶装置２０は、ホストコントローラ１２と、ＵＳＢ（Universal Serial Bus）等のインタフェースを介して接続されてもよい。記憶装置２０は、ホストコントローラ１２からのコマンドに応じて、ホストコントローラ１２から受け取ったデータを記憶する。また、記憶装置２０は、ホストコントローラ１２からのコマンドに応じて、記憶しているデータをホストコントローラ１２に送信する。

記憶装置２０は、メモリコントローラ２２と、不揮発メモリ２４とを有する。不揮発メモリ２４は、電源の供給を停止してもデータを記憶し続けるメモリである。

メモリコントローラ２２は、ホストコントローラ１２との間のデータの送受信を制御する。さらに、メモリコントローラ２２は、不揮発メモリ２４に対するデータの読み出しおよび書き込みを制御する。メモリコントローラ２２は、ホストコントローラ１２から受け取ったコマンドに応じて、不揮発メモリ２４にデータを書き込む。また、メモリコントローラ２２は、ホストコントローラ１２から受け取ったコマンドに応じて、不揮発メモリ２４からデータを読み出して、ホストコントローラ１２に送信する。

図２は、不揮発メモリ２４の構成を示す図である。不揮発メモリ２４は、半導体装置により実現される。不揮発メモリ２４は、メモリアレイ３２と、ラインデコーダ３４と、読出書込回路３６とを含む。

メモリアレイ３２は、複数の記憶ブロック４０を有する。複数の記憶ブロック４０のそれぞれは、複数のデータを記憶するシフトレジスタを含む。複数の記憶ブロック４０のそれぞれは、１個のシフトレジスタを含んでもよいし、複数のシフトレジスタを含んでもよい。また、複数の記憶ブロック４０のそれぞれは、固有の物理アドレスが割り当てられている。

複数の記憶ブロック４０のそれぞれは、ＬＩＦＯ（Last In， First Out）型のシフトレジスタであっても、ＦＩＦＯ（First In， First Out）型のシフトレジスタであってもよい。記憶ブロック４０は、複数のデータを記憶する。複数のデータのそれぞれは、例えば、１ビットである。記憶ブロック４０は、１個のシフトレジスタを含む場合、複数のデータが、最初のデータから最後のデータまで、１データ毎に順次にシフトレジスタに書き込まれる。

ラインデコーダ３４は、書込時および読出時において、メモリコントローラ２２から、読出対象または書込対象の記憶ブロック４０を特定するための物理アドレスが与えられる。ラインデコーダ３４は、与えられた物理アドレスの記憶ブロック４０に対して、複数のデータを読み出しまたは書き込み可能とするように、メモリアレイ３２の内部の状態を制御する。

読出書込回路３６は、書込時において、メモリコントローラ２２から、書込指示および対象データ（複数のデータ）を受け取る。読出書込回路３６は、書込時において、受け取った対象データ（複数のデータ）を、ラインデコーダ３４により書き込み可能とされた記憶ブロック４０に対して書き込む。

読出書込回路３６は、読出時において、メモリコントローラ２２から、読出指示を受け取る。読出書込回路３６は、読出時において、ラインデコーダ３４により読み出し可能とされた記憶ブロック４０から対象データ（複数のデータ）を読み出す。そして、読出書込回路３６は、読出時において、読み出した対象データ（複数のデータ）をメモリコントローラ２２に供給する。

実施形態において、複数の記憶ブロック４０のそれぞれは、磁気的に情報を記憶する１または複数の記憶ユニット４１を含む。記憶ユニット４１は、１つのシフトレジスタとして機能する。記憶ユニット４１は、磁壁シフトの原理を用いて、所定方向に多数の磁化情報を保持することができる。例えば、記憶ユニット４１は、細長い形状を有しており、長さ方向に沿った方向に多数の磁化情報を保持することができる。なお、ここで、磁化情報は、記憶ユニット４１に対して１回の書き込みにより磁気的に書き込まれる情報の単位をいう。記憶ユニット４１に対して異なる磁化方向の２つの磁化情報が書き込まれた場合には、その２つの磁化情報の間には磁壁が生じる。しかし、同一の磁化方向の２つの磁化情報が書き込まれた場合には、その２つの磁化情報の間には磁壁は生じない。

なお、複数の記憶ブロック４０のそれぞれは、シフトレジスタを含めば、このような記憶ユニット４１を含まなくてもよい。例えば、複数の記憶ブロック４０のそれぞれは、非特許文献３に示されるような、インジウム、ガリウムおよび亜鉛を含む酸化物半導体により実現されたシフトレジスタであってもよい。

図３は、メモリアレイ３２の一部分の模式的な構成を示す図である。メモリアレイ３２は、複数の記憶ユニット４１と、複数のビットラインＢＬと、複数のソースラインＳＬと、複数のフィールドラインＦＬと含む。

例えば、複数の記憶ユニット４１は、半導体基板における平面（Ｘ−Ｙ平面）に対して、２次元のマトリクスに対応して配置される。ここでは、基板における、マトリクスの行方向に対する方向をＸ方向とし、列方向に対応する方向をＹ方向とする。また、基板における、基板の平面に対して垂直な方向をＺ方向とする。なお、Ｘ方向、Ｙ方向およびＺ方向は、互いに直交する。

複数のビットラインＢＬのそれぞれは、略直線状の配線であり、Ｘ方向に延伸する。複数のビットラインＢＬは、均等間隔で平行に配置される。

複数のソースラインＳＬのそれぞれは、略直線状の配線であり、Ｙ方向に延伸する。複数のソースラインＳＬは、均等間隔で平行に配置される。複数のソースラインＳＬは、複数のビットラインＢＬとは異なるＺ方向の位置（つまり、異なる層）に形成される。

複数のフィールドラインＦＬのそれぞれは、略直線状の配線であり、Ｘ方向に延伸する。複数のフィールドラインＦＬは、均等間隔で平行に配置される。

さらに、複数のフィールドラインＦＬは、複数のビットラインＢＬ、複数のソースラインＳＬとは異なるＺ方向の位置（つまり、異なる層）に形成される。より詳しくは、複数のフィールドラインＦＬは、複数のビットラインＢＬと、複数のソースラインＳＬとの間における、ビットラインＢＬに近い側の層に形成される。さらに、複数のフィールドラインＦＬのそれぞれは、Ｙ方向における位置が、同一列に対応して設けられたビットラインＢＬの近傍に設けられる。

複数の記憶ユニット４１のそれぞれは、複数のビットラインＢＬと、複数のソースラインＳＬとの間の層に形成される。複数の記憶ユニット４１のそれぞれは、複数のビットラインＢＬと、１つのソースラインＳＬとの交差領域に設けられる。

複数の記憶ユニット４１のそれぞれは、磁性体部４２と、スイッチ素子４４と、読出素子４６とを含む。

磁性体部４２は、導電性を有する、線状の強磁性体である。磁性体部４２は、ビットラインＢＬおよびソースラインＳＬの両者に直交する方向（Ｚ方向）に伸びるように配置される。

磁性体部４２は、所定方向（Ｚ方向）に、複数の磁化情報を保持可能である。複数の磁化情報のそれぞれは、記録情報に応じて、２つの記録方向の何れかに磁化された情報である。磁性体部４２は、所定方向（Ｚ方向）に所定の電流量のシフトパルス電流が流れることに応じて、保持している磁化情報を所定方向にシフトさせる。

磁性体部４２は、Ｚ方向の一端が、複数のソースラインＳＬのうちの対応する１つのソースラインＳＬに電気的に接続される。また、磁性体部４２は、Ｚ方向の他端（ソースラインＳＬとは反対側の端部）が、読出素子４６およびスイッチ素子４４を介して、複数のビットラインＢＬのうちの対応する１つのビットラインＢＬに電気的に接続可能である。従って、磁性体部４２は、スイッチ素子４４がオン状態の場合、対応するビットラインＢＬおよびソースラインＳＬから電流が供給されることにより、保持している磁化情報を所定方向（Ｚ方向）に移動させることができる。

ここで、磁性体部４２における１つの磁化情報を保持する領域を、メモリ領域４３という。例えば、磁性体部４２が最大でＫ個（Ｋは２以上の整数）の磁化情報を保持可能である場合、磁性体部４２は、所定方向（Ｚ方向）に、第１メモリ領域４３−１〜第Ｋメモリ領域４３−３までのＫ個のメモリ領域４３を含む。本実施形態では、Ｋ個のメモリ領域４３のうちの、磁性体部４２における読出素子４６側の領域を第１メモリ領域４３−１といい、ソースラインＳＬ側の領域を第Ｋメモリ領域４３−Ｋという。

スイッチ素子４４は、磁性体部４２に直列に接続される２端子素子である。より具体的には、スイッチ素子４４は、Ｚ方向の一端が、複数のビットラインＢＬのうちの対応する１つのビットラインＢＬに電気的に接続される。スイッチ素子４４は、他端が、読出素子４６を介して磁性体部４２のソースラインＳＬが接続されていない側の端部（第１メモリ領域４３−１）に接続される。

スイッチ素子４４は、磁性体部４２における一端（第１メモリ領域４３−１）と、対応する１つのビットラインＢＬとの間を電気的に接続または切断する。従って、スイッチ素子４４がオン状態（接続状態）の場合、読出書込回路３６は、対応するビットラインＢＬと対応するソースラインＳＬとの間に電流を流すことにより、読出素子４６および磁性体部４２に電流を流すことができる。

スイッチ素子４４は、オフ状態において所定値以上の電圧が印加された場合にオン状態に変化する。さらに、スイッチ素子４４は、オン状態において、保持電流値以上の電流が流れ続ける場合にオン状態を維持する。スイッチ素子４４は、例えば、Ｔｅ、ＳｅおよびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含んでもよい。または、スイッチ素子４４は、このようなカルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。スイッチ素子４４は、他にも、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでもよい。

読出素子４６は、磁性体部４２におけるソースラインＳＬが接続されていない側の端部（第１メモリ領域４３−１）と電気的に接続される。さらに、読出素子４６は、磁性体部４２における端部（第１メモリ領域４３−１）と磁気的にも接続され、磁性体部４２の端部（第１メモリ領域４３−１）に保持された磁化情報の磁化方向を読み出す。

読出素子４６は、一例として、磁気抵抗効果素子である。従って、読出素子４６は、磁性体部４２における端部（第１メモリ領域４３−１）に保持された磁化情報の磁化方向に応じて、磁化方向が変化する。さらに、読出素子４６は、記憶した磁化方向に応じて抵抗値が変化する。従って、読出書込回路３６は、磁性体部４２における端部（第１メモリ領域４３−１）に保持された磁化情報の磁化方向を読み出すことができる。実施形態において、読出素子４６は、磁気トンネル接合（ＭＴＪ）素子である。

複数の記憶ユニット４１のそれぞれに含まれる磁性体部４２における端部（第１メモリ領域４３−１）は、複数のフィールドラインＦＬのうちの対応する１つのフィールドラインＦＬに磁気的に接続される。

複数のフィールドラインＦＬのそれぞれは、対応する列に含まれる記憶ユニット４１に含まれる磁性体部４２における端部（第１メモリ領域４３−１）の近傍を通過する。従って、複数のフィールドラインＦＬのそれぞれは、電流が流れた場合、対応する記憶ユニット４１に含まれる磁性体部４２における端部（第１メモリ領域４３−１）に誘導磁界を与えることができる。

つまり、複数のフィールドラインＦＬのそれぞれは、対応する列に配置された１以上の記憶ユニット４１のそれぞれが有する磁性体部４２における端部（第１メモリ領域４３−１）に対して、流れる電流によって生じる磁界により記録情報に応じた磁化方向の磁化情報を書き込む書込素子として機能する。従って、読出書込回路３６は、対応するフィールドラインＦＬに記録情報に応じた電流を流して誘導磁界を発生させることにより、対象の記憶ユニット４１に含まれる磁性体部４２に記録情報を磁気的に書き込むことができる。

図４は、ＬＩＦＯ型の記憶ユニット４１の書込時における、磁性体部４２に保持されている磁化情報の一例を示す図である。なお、図４は、磁性体部４２が８個のメモリ領域４３を含む場合を示す。

記憶ユニット４１に対する書込時において、その記憶ユニット４１に含まれるスイッチ素子４４は、接続状態となる。従って、記憶ユニット４１に対する書込時において、その記憶ユニット４１に含まれる磁性体部４２は、読出書込回路３６から書込方向のシフトパルス電流が供給可能となる。

磁性体部４２の書込素子（フィールドラインＦＬ）側の端部には、一回の書込処理で、書込電流に応じた磁化方向の１つの磁化情報が書き込まれる。書込処理が１回終了した後、磁性体部４２には、保持している全ての磁化情報を書込素子（フィールドラインＦＬ）側の端部から離れる方向に（第１メモリ領域４３−１から第８メモリ領域４３−８に向かう方向に）、１磁化情報分シフトさせるシフトパルス電流が供給される。これにより、磁性体部４２には、書込素子（フィールドラインＦＬ）側の端部（第１メモリ領域４３−１）に空きができ、次の新たな有効な磁化情報を書き込み可能となる。

以後、磁性体部４２は、書込処理とシフトパルス電流の供給とが交互に行われる。そして、最初に書き込まれた磁化情報が、磁性体部４２における書込素子（フィールドラインＦＬ）とは反対側の端部（第８メモリ領域４３−８）まで達すると、磁性体部４２には、以後、新たな磁化情報が書き込まれない。

以上のように磁性体部４２は、既に書き込まれた磁化情報を順次に末尾位置の方向（書込方向）にシフトしながら、新たな磁化情報が、書込素子（フィールドラインＦＬ）側の端部（第１メモリ領域４３−１）に書き込まれる。

図５は、ＬＩＦＯ型の記憶ユニット４１の読出時における、磁性体部４２に保持されている磁化情報の一例を示す図である。なお、図５は、磁性体部４２が８個のメモリ領域４３を含む場合を示す。

記憶ユニット４１に対する読出時において、その記憶ユニット４１に含まれるスイッチ素子４４は、接続状態となる。従って、記憶ユニット４１に対する読出時において、その記憶ユニット４１に含まれる磁性体部４２には、読出書込回路３６から読出方向のシフトパルス電流が供給可能となる。

磁性体部４２の読出素子４６側の端部（第１メモリ領域４３−１）には、一回の読出処理で、１つの磁化情報の磁化方向が読み出される。読出処理が１回終了した後、磁性体部４２には、保持している全ての磁化情報を読出素子４６側の端部に近づける方向に（第８メモリ領域４３−８から第１メモリ領域４３−１に向かう方向に）、１磁化情報分シフトさせるシフトパルス電流が供給される。これにより、磁性体部４２は、直近に読み出された磁化情報の次の磁化情報を読み出し可能とすることができる。

以後、磁性体部４２は、読出処理とシフトパルス電流の供給とが交互に行われる。そして、末尾の磁化情報（読出素子４６側の端部から最も離れた位置に保存されていた磁化情報、すなわち、第８メモリ領域４３−８に保持されていた磁化情報）が読出素子４６側の端部まで達すると、磁性体部４２は、全ての磁化情報が読み出された状態となる。

以上のように磁性体部４２は、保持している磁化情報を順次に読出素子４６側の端部（第１メモリ領域４３−１）に近づく方向にシフトしながら、順次に磁化情報が読み出される。

図６は、ＦＩＦＯ型の記憶ユニット４１における書込素子（フィールドラインＦＬ）および読出素子４６の配置を示す図である。なお、図６は、磁性体部４２が８個のメモリ領域４３を含む場合を示す。

メモリアレイ３２は、図３〜図５に示した構成ではなく、他の構成であってもよい。また、複数の記憶ユニット４１のそれぞれは、ＬＩＦＯ型のシフトレジスタではなく、ＦＩＦＯ型のシフトレジスタとして機能してもよい。

ＦＩＦＯ型のシフトレジスタとして機能する場合、書込素子（フィールドラインＦＬ）は、磁性体部４２における一方の端部（第１メモリ領域４３−１）の近傍に配置される。ＦＩＦＯ型のシフトレジスタとして機能する場合、読出素子４６は、書込素子（フィールドラインＦＬ）が配置された端部（第１メモリ領域４３−１）とは、反対側の端部（第８メモリ領域４３−８）に磁気的および電気的に接続されるように設けられる。

そして、ＦＩＦＯ型のシフトレジスタとして機能する場合、磁性体部４２には、書込時および読出時ともに、書込素子（フィールドラインＦＬ）側から読出素子４６側に向かう書込読出方向に（第１メモリ領域４３−１から第８メモリ領域４３−８に向かう方向に）、シフトパルス電流が供給される。

さらに、ＦＩＦＯ型のシフトレジスタとして機能する場合、磁性体部４２は、書込処理と読出処理とが同時に行われてもよい。つまり、この場合、磁性体部４２は、読出および書込の同時処理と、シフトパルス電流の供給とが交互に行われる。

図７は、第１実施形態に係るメモリコントローラ２２の構成を示す図である。メモリコントローラ２２は、制御回路５０と、ホストＩＦ回路５２と、メモリＩＦ回路５４と、読出バッファ５６と、書込バッファ５８と、エラー訂正回路６０と、テーブルメモリ６２とを有する。

制御回路５０は、ホストコントローラ１２との間のデータの送受信の制御を行う。さらに、制御回路５０は、不揮発メモリ２４に対するデータの書き込みおよび読み出しを制御する。制御回路５０は、例えば、ＲＯＭ（Read Only Memory）等に記憶されたプログラムを読み出して実行するプロセッシング回路である。

ホストＩＦ回路５２は、制御回路５０による制御に応じて、ホストコントローラ１２との間でバス等を介してデータを送受信する。メモリＩＦ回路５４は、制御回路５０による制御に応じて、不揮発メモリ２４との間でデータを送受信する。

読出バッファ５６は、不揮発メモリ２４の記憶ブロック４０から読み出されたデータを一時的に記憶する。書込バッファ５８は、不揮発メモリ２４の記憶ブロック４０に書き込む前のデータを一時的に記憶する。

エラー訂正回路６０は、不揮発メモリ２４の記憶ブロック４０から読み出されたデータに対して、エラー訂正処理を実行する。また、エラー訂正回路６０は、不揮発メモリ２４の記憶ブロック４０に書き込むデータに対して、エラー訂正処理のためのパリティを付加する。なお、エラー訂正回路６０は、制御回路５０と別個の回路により実現されてもよいし、制御回路５０と一体的に実現されてもよい。エラー訂正回路６０は、制御回路５０がプログラムを実行することにより実現されてもよい。

テーブルメモリ６２は、アドレス変換テーブルを記憶する。アドレス変換テーブルは、不揮発メモリ２４が有する複数の記憶ブロック４０のそれぞれに記憶されるデータ毎に論理アドレスと物理アドレスとの対応関係が登録されている。論理アドレスは、ホストコントローラ１２により割り当てられたアドレスである。物理アドレスは、データが記憶されている記憶ブロック４０に割り当てられたアドレスである。

ここで、制御回路５０は、ＲＯＭ等に記憶されたプログラムを実行することにより、読出制御部７２、書込制御部７４、ブロックポインタ管理部７６、アドレス更新部７８、および、カウンタ管理部８０として機能する。これにより、制御回路５０は、読出制御部７２と、書込制御部７４と、ブロックポインタ管理部７６と、アドレス更新部７８と、カウンタ管理部８０とを有する回路として動作する。

読出制御部７２は、不揮発メモリ２４からデータを読み出すための制御を実行する。書込制御部７４は、不揮発メモリ２４にデータを書き込むための制御を実行する。

ブロックポインタ管理部７６は、不揮発メモリ２４が有する複数の記憶ブロック４０のうちの、次の書込先となる記憶ブロック４０を示すブロックポインタを管理する。

アドレス更新部７８は、不揮発メモリ２４が有する複数の記憶ブロック４０のうちの何れかの記憶ブロック４０に、データが書き込まれた場合、アドレス変換テーブルを更新する。また、アドレス更新部７８は、不揮発メモリ２４が有する複数の記憶ブロック４０のうちの何れかの記憶ブロック４０に記憶されているデータが無効にされた場合、アドレス変換テーブルを更新する。

カウンタ管理部８０は、書き込み回数を示すカウンタ値を管理する。より詳しくは、カウンタ値は、不揮発メモリ２４が有する複数の記憶ブロック４０のうちの最も多くの書き込みがされた記憶ブロック４０の書き込み回数以上の値を表す。

図８は、リードコマンドを受け取った場合の制御回路５０による処理の流れを示すフローチャートである。ホストコントローラ１２からリードコマンドを受け取った場合、制御回路５０は、図８に示す処理を実行する。リードコマンドは、対象データを識別する論理アドレスを含む。

まず、Ｓ１１において、読出制御部７２は、論理アドレスおよびアドレス変換テーブルに基づいて、対象データが記憶された記憶ブロック４０の物理アドレスを特定する。続いて、Ｓ１２において、読出制御部７２は、特定した物理アドレスの記憶ブロック４０から対象データを読み出す。

続いて、Ｓ１３において、読出制御部７２は、読み出した対象データを読出バッファ５６に一時的に記憶させる。この場合において、エラー訂正回路６０は、読み出した対象データに対するエラー訂正処理を実行する。続いて、Ｓ１４において、読出制御部７２は、読出バッファ５６に一時的に記憶した対象データをホストコントローラ１２に送信する。

続いて、Ｓ１５において、読出制御部７２は、読出バッファ５６に記憶した対象データを書込バッファ５８に一時的に記憶させる。この場合において、エラー訂正回路６０は、パリティを再度生成して、対象データに付加してもよい。

続いて、Ｓ１６において、書込制御部７４は、書込バッファ５８に記憶された対象データを、ブロックポインタに示された物理アドレスの記憶ブロック４０に書き込む。続いて、Ｓ１７において、アドレス更新部７８は、アドレス変換テーブルに登録されている対象データの物理アドレスを、ブロックポインタに示された記憶ブロック４０の物理アドレスに変更する。

続いて、Ｓ１８において、ブロックポインタ管理部７６は、ブロックポインタを更新する。制御回路５０は、Ｓ１５〜Ｓ１７の処理と、Ｓ１８の処理とを並行に行ってもよい。なお、ブロックポインタの更新処理の詳細は、図１０を参照して後述する。Ｓ１８の処理を終了すると、制御回路５０は、本フローを終了する。

以上のように、読出制御部７２は、不揮発メモリ２４が有する複数の記憶ブロック４０のうちの何れかの第１記憶ブロックから対象データを読み出す。この場合、書込制御部７４は、第１記憶ブロックから読み出した対象データを、複数の記憶ブロック４０のうちの第１記憶ブロックとは異なる第２記憶ブロックに対象データを書き込む。そして、制御回路５０は、アドレス変換テーブルに登録された対象データの物理アドレスを、第２記憶ブロックに変更する。

このような処理を行うことにより、記憶装置２０は、特定の対象データの読み出しが繰り返された場合であっても、特定の１つの記憶ブロック４０に対するアクセスを繰り返さない。これにより、記憶装置２０によれば、特定の記憶ブロック４０にアクセスを集中させずに、複数の記憶ブロック４０に対する疲弊を平準化させることができる。

図９は、ライトコマンドを受け取った場合の制御回路５０による処理の流れを示すフローチャートである。ホストコントローラ１２からライトコマンドを受け取った場合、制御回路５０は、図９に示す処理を実行する。ライトコマンドは、対象データ、および、対象データを識別する論理アドレスを含む。

まず、Ｓ２１において、書込制御部７４は、対象データを書込バッファ５８に一時的に記憶させる。この場合において、エラー訂正回路６０は、パリティを生成して、対象データに付加する。続いて、Ｓ２２において、書込制御部７４は、書込バッファ５８に記憶された対象データを、ブロックポインタに示された記憶ブロック４０に書き込む。

続いて、Ｓ２３において、アドレス更新部７８は、アドレス変換テーブルに登録されている対象データの物理アドレスを、ブロックポインタに示された記憶ブロック４０の物理アドレスに変更する。なお、アドレス更新部７８は、新規データを不揮発メモリ２４に書き込む場合、対象データの論理アドレスと物理アドレスとの対応関係がアドレス変換テーブルにまだ登録されていない。この場合、アドレス更新部７８は、アドレス変換テーブルに、対象データの論理アドレスと物理アドレスとの対応関係を新規に登録する。

続いて、Ｓ２４において、ブロックポインタ管理部７６は、ブロックポインタを更新する。制御回路５０は、Ｓ２１〜Ｓ２３の処理と、Ｓ２４の処理とを並行に行ってもよい。なお、ブロックポインタの更新処理の詳細は、図１０を参照して後述する。Ｓ２４の処理を終了すると、制御回路５０は、本フローを終了する。

以上のように、書込制御部７４は、不揮発メモリ２４が有する複数の記憶ブロック４０のうちの何れかの第１記憶ブロックに記憶された対象データを更新する。この場合、書込制御部７４は、複数の記憶ブロック４０のうちの第１記憶ブロックとは異なる第２記憶ブロックに、更新後の対象データを書き込む。そして、制御回路５０は、アドレス変換テーブルに登録された対象データの物理アドレスを、第２記憶ブロックに変更する。

このような処理を行うことにより、記憶装置２０は、特定の対象データの更新が繰り返された場合であっても、特定の１つの記憶ブロック４０に対するアクセスを繰り返さない。これにより、記憶装置２０によれば、特定の記憶ブロック４０にアクセスを集中させずに、複数の記憶ブロック４０に対する疲弊を平準化させることができる。

なお、書込制御部７４は、ライトコマンドを受け取った場合、記憶ブロック４０に記憶されたデータの一部分を更新するリードモディファイライト処理を実行してもよい。この場合、まず、書込制御部７４は、論理アドレスおよびアドレス変換テーブルに基づいて、対象データが記憶された記憶ブロック４０の物理アドレスを特定し、特定した物理アドレスの記憶ブロック４０から対象データを読み出して読出バッファ５６に一時的に記憶させる。続いて、書込制御部７４は、読み出した対象データにおける、ライトコマンドにより指定された一部分のデータを書き換える。そして、以後、書込制御部７４は、書き換え後の対象データに対して、Ｓ２１からＳ２４の処理を実行する。例えば、ホストコントローラ１２から受け取ったデータのサイズが、記憶装置２０により管理されるデータのサイズより小さい場合、書込制御部７４は、このようなリードモディファイライト処理を実行する。以下の説明では、説明の簡単のために、書込制御部７４は、ライトコマンドを受け取った場合に、記憶ブロック４０の単位分のデータの書き込みをする場合を例にして説明する。

図１０は、第１実施形態に係るブロックポインタの更新処理の流れを示すフローチャートである。図８のＳ１８および図９のＳ２４において、ブロックポインタを更新する場合、制御回路５０は、図１０の処理を実行する。

まず、Ｓ３１において、ブロックポインタ管理部７６は、複数の記憶ブロック４０をブロックポインタに示された記憶ブロック４０から予め定められた順序で巡回的に探索することにより、ブロックポインタに示された記憶ブロック４０の１個先の記憶ブロック４０を検出する。例えば、複数の記憶ブロック４０のそれぞれに対して連続番号の物理アドレスが割り当てられている場合、ブロックポインタ管理部７６は、ブロックポインタを１インクリメントまたは１デクリメントすることにより、１個先の記憶ブロック４０を検出する。なお、ブロックポインタ管理部７６は、ブロックポインタが末尾の物理アドレスを示す場合には、ブロックポインタを先頭の物理アドレスに戻すことにより、巡回的な探索を実現する。

続いて、Ｓ３２において、ブロックポインタ管理部７６は、ブロックポインタを、検出した１個先の記憶ブロック４０の物理アドレスを示すように変更する。

続いて、Ｓ３３において、ブロックポインタ管理部７６は、ブロックポインタに示された記憶ブロック４０に、有効なデータが記憶されているか否かを判断する。すなわち、ブロックポインタ管理部７６は、ブロックポインタに示された記憶ブロック４０が、未だデータが書き込まれていない空ブロックである、または、データが書き込まれたが無効とされた無効ブロックである場合、有効なデータが記憶されていないと判断する。例えば、ブロックポインタ管理部７６は、アドレス変換テーブルを参照して、ブロックポインタに示された記憶ブロック４０に有効なデータが記憶されているか否かを判断する。

ブロックポインタに示された記憶ブロック４０に有効なデータが記憶されている場合（Ｓ３３のＹｅｓ）、ブロックポインタ管理部７６は、処理をＳ３４に進める。Ｓ３４において、ブロックポインタ管理部７６は、ブロックポインタに示された記憶ブロック４０が末尾の記憶ブロック４０であるか否かを判断する。末尾の記憶ブロック４０ではない場合（Ｓ３４のＮｏ）、ブロックポインタ管理部７６は、処理をＳ３１に戻して、Ｓ３１から処理を繰り返す。

末尾の記憶ブロック４０である場合（Ｓ３４のＹｅｓ）、ブロックポインタ管理部７６は、処理をＳ３５に進める。Ｓ３５において、カウンタ管理部８０は、カウンタ値をインクリメントする。これにより、カウンタ管理部８０は、複数の記憶ブロック４０のうちの最も多くの書き込みがされた記憶ブロック４０の書き込み回数以上の値を表すように、カウンタ値を更新することができる。カウンタ管理部８０は、Ｓ３５を終えると、処理をＳ３１に戻して、Ｓ３１から処理を繰り返す。

また、ブロックポインタに示された記憶ブロック４０に有効なデータが記憶されていない場合（Ｓ３３のＮｏ）、ブロックポインタ管理部７６は、本フローを終了する。これにより、ブロックポインタ管理部７６は、ブロックポインタを、複数の記憶ブロック４０のうちの有効なデータを記憶していない最初の記憶ブロック４０の物理アドレスを示すように更新することができる。

以上のように、対象データが書き込まれた場合、ブロックポインタ管理部７６は、複数の記憶ブロック４０をブロックポインタに示された記憶ブロック４０から予め定められた順序で巡回的に探索することにより、複数の記憶ブロック４０のうちの有効なデータを記憶していない最初の記憶ブロック４０を検出する。これにより、ブロックポインタ管理部７６は、有効なデータを記憶していない記憶ブロック４０を順番に選択してデータを書き込ませることができる。従って、記憶装置２０によれば、特定の記憶ブロック４０に書き込みを集中させずに、複数の記憶ブロック４０に対して均等に書き込みをすることができる。

また、カウンタ管理部８０は、最も多くの書き込みがされた記憶ブロック４０の書き込み回数以上の値となるように、カウンタ値を更新する。これにより、記憶装置２０によれば、不揮発メモリ２４の寿命を管理することができる。

図１１は、第１実施形態におけるデータの書き込み、読み出しおよび更新を説明するための図である。図１１において、１つの四角は、１つの記憶ブロック４０を表す。また、図１１において、空白の四角は、まだデータが書き込まれていない空ブロックを表す。また、図１１において、ハッチングされた四角は、何らかのデータが書き込まれた後の記憶ブロック４０を表す。以降の同様の図も同一である。

図１１の（Ａ）に示すように、新規データは、ブロックポインタに示された記憶ブロック４０に書き込まれる。ブロックポインタは、新規データが書き込まれた後に、有効なデータを記憶していない最初の記憶ブロック４０を示すように更新される。

図１１の（Ｂ）に示すように、記憶ブロック４０は、データが書き込まれた後に、ホストコントローラ１２からのリードコマンドにより、データが読み出される場合がある。図１１の（Ｃ）に示されるように、データが読み出された場合、読出元の記憶ブロック４０に記憶されたデータは、無効とされる。読み出されたデータは、読み出し元の記憶ブロック４０とは異なる、ブロックポインタに示された記憶ブロック４０に書き戻される。そして、ブロックポインタは、データが書き戻された後、有効なデータを記憶していない最初の記憶ブロック４０を示すように更新される。

図１１の（Ｄ）に示すように、記憶ブロック４０は、データが書き込まれた後に、ホストコントローラ１２からのライトコマンドにより、データが更新される場合がある。図１１の（Ｅ）に示されるように、データが更新された場合、更新元の記憶ブロック４０に記憶された更新前データは、無効とされる。更新後データは、ブロックポインタに示された記憶ブロック４０に書き込まれる。そして、ブロックポインタは、更新後データが書き込まれた後、有効なデータを記憶していない最初の記憶ブロック４０を示すように更新される。

図１２は、第１実施形態におけるブロックポインタの移動を説明するための図である。ブロックポインタは、複数の記憶ブロック４０のうちの末尾の記憶ブロック４０まで達した後、先頭の記憶ブロック４０を示すように変更される。カウンタ値は、ブロックポインタが末尾の記憶ブロック４０に達する毎に１ずつインクリメントされる。

複数の記憶ブロック４０の全てに対して１回データが書き込まれた後には、図１２の（Ａ）、図１２の（Ｂ）および図１２の（Ｃ）に示すように、ブロックポインタは、有効なデータを記憶していない最初の記憶ブロック４０を示すように更新される。また、図１２の（Ｄ）に示すように、カウンタ値は、ブロックポインタが有効なデータを記憶していない記憶ブロック４０を探索する際、末尾の記憶ブロック４０に達する毎に、インクリメントされる。

以上のように、第１実施形態に係る記憶装置２０は、特定の対象データの読み出しが繰り返された場合または特定の対象データの更新が繰り返された場合であっても、特定の１つの記憶ブロック４０に対するアクセスを繰り返さない。これにより、記憶装置２０によれば、特定の記憶ブロック４０にアクセスを集中させずに、複数の記憶ブロック４０に対する疲弊を平準化させることができる。

（第２実施形態）
つぎに、第２実施形態に係る情報処理装置１０について説明をする。第２実施形態に係る情報処理装置１０は、第１実施形態に係る情報処理装置１０と略同一の構成および機能を有する。第２実施形態に係る情報処理装置１０を説明するにあたり、第１実施形態と略同一の構成および機能を有する構成要素については、同一の符号を付けて、相違点を除き詳細な説明を省略する。なお、第３実施形態以降についても同様である。

図１３は、第２実施形態に係るメモリアレイ３２を示す図である。第２実施形態において、不揮発メモリ２４は、複数の領域８２に分割されている。複数の記憶ブロック４０のそれぞれは、複数の領域８２のうちの何れか１つに含まれる。なお、複数の領域８２は、不揮発メモリ２４内において物理的に分割されているのではなく、論理的に分割される。

図１４は、第２実施形態に係るメモリコントローラ２２の構成を示す図である。

第２実施形態に係る制御回路５０は、ＲＯＭ等に記憶されたプログラムを実行することにより、読出制御部７２、書込制御部７４、ブロックポインタ管理部７６、アドレス更新部７８、カウンタ管理部８０、空ブロック管理部８４、領域ポインタ管理部８６、および、データ移動部８８として機能する。これにより、制御回路５０は、読出制御部７２と、書込制御部７４と、ブロックポインタ管理部７６と、アドレス更新部７８と、カウンタ管理部８０と、空ブロック管理部８４と、領域ポインタ管理部８６と、データ移動部８８とを有する回路として動作する。

空ブロック管理部８４は、複数の領域８２のそれぞれについて、有効なデータを記憶していない記憶ブロック４０の数を表す空ブロック数を管理する。有効なデータを記憶していない記憶ブロック４０は、未だデータが書き込まれていない空ブロック、データが書き込まれたが無効とされた無効ブロック、または、書き込まれたデータが読み出された後どのようなデータも書きこまれていないブロックである。

領域ポインタ管理部８６は、複数の領域８２のうちの次の書込先となる対象領域を示す領域ポインタを管理する。領域ポインタ管理部８６は、複数の領域８２のそれぞれについての空ブロック数に基づき、複数の領域８２のうちの１つを新たな対象領域として選択する。

第２実施形態において、書込制御部７４は、複数の領域８２のうちの領域ポインタにより示される対象領域における、ブロックポインタにより示される記憶ブロック４０に、対象データを書き込む。第２実施形態において、カウンタ管理部８０は、複数の領域８２のそれぞれについて、書き込み回数を示すカウンタ値を管理する。より詳しくは、カウンタ値は、その領域８２に含まれる複数の記憶ブロック４０のうちの最も多くの書き込みがされた記憶ブロック４０の書き込み回数以上の値を表す。

データ移動部８８は、複数の領域８２に対するカウンタ値の分散が予め定められた値より大きくなった場合、移動元領域に記憶されているデータ群を、移動先領域に移動させる。移動元領域は、複数の領域８２のうちのカウンタ値が予め定められた第１基準値より小さい何れかの領域８２である。移動先領域は、複数の領域８２のうちのカウンタ値が予め定められた第２基準値より大きい何れかの領域８２である。なお、第２基準値は、第１基準値より大きい。これにより、データ移動部８８は、カウンタ値が第１基準値より小さい領域８２の空ブロック数を多くすることができる。

図１５は、第２実施形態に係るブロックポインタの更新処理の流れを示すフローチャートである。第２実施形態に係る制御回路５０は、図８のＳ１８および図９のＳ２４において、ブロックポインタを更新する場合、図１５の処理を実行する。

まず、Ｓ４１において、ブロックポインタ管理部７６は、複数の記憶ブロック４０をブロックポインタに示された記憶ブロック４０から予め定められた順序で探索することにより、ブロックポインタに示された記憶ブロック４０の１個先の記憶ブロック４０を検出する。

続いて、Ｓ４２において、ブロックポインタ管理部７６は、ブロックポインタを、検出した１個先の記憶ブロック４０の物理アドレスを示すように変更する。

続いて、Ｓ４３において、ブロックポインタ管理部７６は、ブロックポインタに示された記憶ブロック４０に、有効なデータが記憶されているか否かを判断する。ブロックポインタに示された記憶ブロック４０に有効なデータが記憶されている場合（Ｓ４３のＹｅｓ）、ブロックポインタ管理部７６は、処理をＳ４４に進める。

Ｓ４４において、ブロックポインタ管理部７６は、ブロックポインタに示された記憶ブロック４０が、領域ポインタに示される対象領域における末尾の記憶ブロック４０であるか否かを判断する。ブロックポインタに示された記憶ブロック４０が末尾の記憶ブロック４０ではない場合（Ｓ４４のＮｏ）、ブロックポインタ管理部７６は、処理をＳ４１に戻して、Ｓ４１から処理を繰り返す。

ブロックポインタに示された記憶ブロック４０が末尾の記憶ブロック４０である場合（Ｓ４４のＹｅｓ）、ブロックポインタ管理部７６は、処理をＳ４５に進める。Ｓ４５において、カウンタ管理部８０は、対象領域の書き込み回数を表すカウンタ値をインクリメントする。これにより、カウンタ管理部８０は、対象領域におけるカウンタ値を、対象領域に含まれる２以上の記憶ブロック４０のうちの最も多くの書き込みがされた記憶ブロック４０の書き込み回数以上の値を表すように更新することができる。カウンタ管理部８０は、Ｓ４５を終えると、処理をＳ４６に進める。

続いて、Ｓ４６において、領域ポインタ管理部８６は、複数の領域８２のうちの１つを、新たな対象領域として選択する。例えば、領域ポインタ管理部８６は、空ブロック管理部８４により管理されている複数の領域８２のそれぞれについての空ブロック数に基づき、複数の領域８２のうちの１つを新たな対象領域として選択する。そして、領域ポインタ管理部８６は、選択した対象領域を示すように領域ポインタを更新する。領域ポインタの更新処理の詳細については、図１６を参照して後述する。

続いて、Ｓ４７において、ブロックポインタ管理部７６は、ブロックポインタを、領域ポインタに示される対象領域における、先頭の記憶ブロック４０の物理アドレスを示すように変更する。Ｓ４７の処理を終えると、ブロックポインタ管理部７６は、処理をＳ４３に戻して、Ｓ４３から処理を繰り返す。

また、Ｓ４３において、ブロックポインタに示された記憶ブロック４０に有効なデータが記憶されていない場合（Ｓ４３のＮｏ）、ブロックポインタ管理部７６は、本フローを終了する。

以上のように、対象データが書き込まれた場合、ブロックポインタ管理部７６は、複数の記憶ブロック４０のうちの対象領域に含まれる２以上の記憶ブロック４０を、ブロックポインタに示された記憶ブロック４０から対象領域における末尾の記憶ブロック４０まで予め定められた順序で探索することにより、対象領域に含まれる２以上の記憶ブロック４０のうちの有効なデータを記憶していない最初の記憶ブロック４０を検出する。そして、ブロックポインタ管理部７６は、検出した最初の記憶ブロック４０を示すようにブロックポインタを更新する。これにより、ブロックポインタ管理部７６は、対象領域における有効なデータを記憶していない記憶ブロック４０を順番に選択してデータを書き込ませることができる。

さらに、末尾の記憶ブロック４０まで探索した場合、領域ポインタ管理部８６は、複数の領域８２のうちの１つを対象領域として選択し、選択した対象領域を示すように領域ポインタを更新する。これにより、領域ポインタ管理部８６は、複数の領域８２の中からデータを書き込むために適切な対象領域を選択することができる。

さらに、末尾の記憶ブロック４０まで探索した場合、ブロックポインタ管理部７６は、新たな対象領域に含まれる２以上の記憶ブロック４０のうちの先頭の記憶ブロック４０を示すようにブロックポインタを更新して、最初の記憶ブロック４０の検出を繰り返す。これにより、ブロックポインタ管理部７６は、末尾の記憶ブロック４０まで探索した後に、新たな対象領域の先頭の記憶ブロック４０からデータを書き込ませることができる。

図１６は、第２実施形態に係る領域ポインタの更新処理の流れを示すフローチャートである。図１５のＳ４６において、領域ポインタを更新する場合、制御回路５０は、図１６の処理を実行する。

まず、Ｓ５１において、領域ポインタ管理部８６は、余裕率を取得する。余裕率は、不揮発メモリ２４におけるデータを書き込むことが可能な全ての記憶ブロック４０の数に対する不揮発メモリ２４における空ブロック数の比率を表す。

続いて、Ｓ５２において、領域ポインタ管理部８６は、複数の領域８２のうちの、空き率が余裕率より大きい１または複数の領域８２を抽出する。空き率は、その領域８２に含まれる記憶ブロック４０の数に対する、その領域８２の空ブロック数の比率を表す。領域ポインタ管理部８６は、空ブロック数を、空ブロック管理部８４から取得する。

続いて、Ｓ５３において、領域ポインタ管理部８６は、抽出した１または複数の領域８２の中から１つの領域８２を選択する。そして、領域ポインタ管理部８６は、選択した領域８２を新たな対象領域とする。

続いて、Ｓ５４において、領域ポインタ管理部８６は、選択した対象領域を示すように領域ポインタを変更する。Ｓ５４を終えると、領域ポインタ管理部８６は、本フローを終了する。

以上のように、領域ポインタ管理部８６は、複数の領域８２のうちの、余裕率よりも空き率が大きい領域８２を、対象領域として選択する。これにより、領域ポインタ管理部８６は、空き率の小さい領域８２よりも、空き率の大きい領域８２にデータを書き込ませることができる。

また、領域ポインタ管理部８６は、図１６の処理に代えて、複数の領域８２のうちの空ブロック数が予め定められた値以上である領域８２を、対象領域として選択してもよい。また、予め定められた値は、時間経過に従って変更されてもよい。これにより、領域ポインタ管理部８６は、比較的に簡易な処理で、空き率の大きい領域８２にデータを書き込ませることができる。

また、領域ポインタ管理部８６は、図１６の処理に代えて、複数の領域８２のうちの空き率が最も大きい領域８２を、対象領域として選択してもよい。これにより、領域ポインタ管理部８６は、最も空き率の大きい領域８２から順番に、データを書き込ませることができる。

また、以上の処理に加えて、領域ポインタ管理部８６は、複数の領域８２のうちの、カウンタ値が予め設定された閾値より小さい領域８２を、対象領域として選択してもよい。従って、領域ポインタ管理部８６は、空き率が大きい領域８２であっても、カウンタ値が閾値以上である領域８２を選択しない。これにより、領域ポインタ管理部８６は、複数の領域８２に対する疲弊を平準化させることができる。

図１７は、第２実施形態に係る複数の記憶ブロック４０の状態の第１例を示す図である。図１７において、点線で囲まれた領域８２は、対象領域を表す。図１８および図１９においても同様である。

図１７の（Ａ）に示すように、不揮発メモリ２４にデータが書き込まれていない状態において、領域ポインタは、予め定められた基準で選択された対象領域を示す。また、ブロックポインタは、対象領域における先頭の記憶ブロック４０を示す。

図１７の（Ｂ）に示すように、対象領域は、先頭の記憶ブロック４０から順次にデータが書き込まれる。対象領域の空ブロック数は、データが書き込まれる毎に、デクリメントされる。

図１７の（Ｃ）に示すように、対象領域の末尾の記憶ブロック４０までデータが書き込まれた場合、領域ポインタは、選択された新たな対象領域を示すように更新される。また、複数の領域８２のそれぞれの空ブロック数は、その領域８２からデータが読み出される毎に、および、その領域８２に記憶されたデータが無効とされる毎に、インクリメントされる。また、複数の領域８２のそれぞれの空ブロック数は、その領域８２にデータが書き込まれる毎にデクリメントされる。

図１８は、第２実施形態に係る複数の記憶ブロック４０の状態の第２例を示す図である。図１８の（Ａ）に示すように、対象領域は、例えば、空ブロック数が予め定められた値以上の１または複数の領域８２の中から選択される。

図１８の（Ｂ）に示すように、１回以上データが書き込まれた領域８２が対象領域として選択された場合、ブロックポインタは、対象領域における最初の無効な記憶ブロック４０を示すように更新される。最初の無効な記憶ブロック４０は、対象領域における複数の記憶ブロック４０を、直前のブロックポインタの位置から所定の順序で探索した場合に、最初に検出される有効でない記憶ブロック４０である。従って、対象領域における有効な記憶ブロック４０は、探索においてスキップされる。

図１８の（Ｃ）に示すように、空ブロック数が予め定められた値以上の１または複数の領域８２から対象領域が選択されるので、空ブロック数が予め定められた値より小さい領域８２は、対象領域として選択されない。例えば、空ブロック数が１より小さい領域８２は、対象領域として選択されない。

図１９は、第２実施形態に係るデータ群の移動を説明するための図である。データ移動部８８は、複数の領域８２に対するカウンタ値の分散が予め定められた値より大きくなった場合、データ群の移動処理を実行する。例えば、データ移動部８８は、カウンタ値の最大値と最小値との差が、予め定められた値以上となった場合に、カウンタ値の分散が予め定められた値より大きくなったと判断してもよい。

データ移動部８８は、移動処理を実行する場合、複数の領域８２のうちのカウンタ値が予め定められた第１基準値より小さい何れかの領域８２を移動元領域として特定する。また、データ移動部８８は、移動処理を実行する場合、複数の領域８２のうちのカウンタ値が予め定められた第２基準値より大きい何れかの領域８２を移動先領域として特定する。さらに、データ移動部８８は、空ブロック数が予め定められた値以上であり、且つ、カウンタ値が第２基準値より大きい何れかの領域８２を、移動先領域として特定してもよい。

例えば、図１９の（Ａ）に示すように、データ移動部８８は、カウンタ値が１である領域８２を移動元領域として特定する。また、データ移動部８８は、カウンタ値が４０であり、空ブロック数が３である領域８２を、移動先領域として特定する。

そして、図１９の（Ｂ）に示すように、データ移動部８８は、移動元領域に記憶されているデータ群を、移動先領域に移動させる。より具体的には、データ移動部８８は、移動元領域における、移動先領域の空ブロック数以下の数の記憶ブロック４０に記憶されているデータ群を読み出す。続いて、データ移動部８８は、読み出したデータ群を移動先領域における空ブロックに書き込む。これにより、データ移動部８８は、移動元領域の空ブロック数を増加させることができる。

以上のように、第２実施形態に係る記憶装置２０は、複数の領域８２のうちの空き数の多い領域８２に対してデータを書き込むことができる。これにより、第２実施形態に係る記憶装置２０によれば、空き数の多い領域８２に対して効率良くデータを書き込むことができる。

（第３実施形態）
つぎに、第３実施形態に係る情報処理装置１０について説明をする。

図２０は、第３実施形態に係るブロックポインタの更新処理の流れを示すフローチャートである。第３実施形態に係る制御回路５０は、第１実施形態に係る制御回路５０とブロックポインタの更新処理が異なる。

第３実施形態に係る制御回路５０は、図８のＳ１８および図９のＳ２４において、図２０の処理を実行する。

まず、Ｓ６１において、ブロックポインタ管理部７６は、複数の記憶ブロック４０をブロックポインタに示された記憶ブロック４０から予め定められた順序で巡回的に探索することにより、複数の記憶ブロック４０のうちのブロックポインタに示された記憶ブロック４０の１個先の記憶ブロック４０および２個先の記憶ブロック４０を検出する。続いて、Ｓ６２において、ブロックポインタ管理部７６は、ブロックポインタを、１個先の記憶ブロック４０の物理アドレスを示すように変更する。

続いて、Ｓ６３において、ブロックポインタ管理部７６は、２個先の記憶ブロック４０に有効なデータが記憶されているか否かを判断する。２個先の記憶ブロック４０に有効なデータが記憶されている場合（Ｓ６３のＹｅｓ）、ブロックポインタ管理部７６は、処理をＳ６４に進める。

Ｓ６４において、ブロックポインタ管理部７６は、２個先の記憶ブロック４０に記憶されているデータを、１個先の記憶ブロック４０に移動させる。より具体的には、ブロックポインタ管理部７６は、２個先の記憶ブロック４０に記憶されているデータを読み出す。続いて、ブロックポインタ管理部７６は、読み出したデータを１個先の記憶ブロック４０に書き込む。

続いて、Ｓ６５において、アドレス更新部７８は、アドレス変換テーブルに登録されている、２個先の記憶ブロック４０から１個先の記憶ブロック４０へと移動したデータの物理アドレスを更新する。

続いて、Ｓ６６において、ブロックポインタ管理部７６は、ブロックポインタに示された記憶ブロック４０が末尾の記憶ブロック４０であるか否かを判断する。末尾の記憶ブロック４０ではない場合（Ｓ６６のＮｏ）、ブロックポインタ管理部７６は、処理をＳ６１に戻して、Ｓ６１から処理を繰り返す。

末尾の記憶ブロック４０である場合（Ｓ６６のＹｅｓ）、ブロックポインタ管理部７６は、処理をＳ６７に進める。Ｓ６７において、カウンタ管理部８０は、カウンタ値をインクリメントする。カウンタ管理部８０は、Ｓ６７を終えると、処理をＳ６１に戻して、Ｓ６１から処理を繰り返す。

また、２個先の記憶ブロック４０に有効なデータが記憶されていない場合（Ｓ６３のＮｏ）、ブロックポインタ管理部７６は、本フローを終了する。これにより、ブロックポインタ管理部７６は、ブロックポインタを、有効なデータを記憶していない連続した２つの記憶ブロック４０のうちの最初の記憶ブロック４０の物理アドレスを示すように更新することができる。

以上のように、対象データが書き込まれた場合、ブロックポインタ管理部７６は、複数の記憶ブロック４０をブロックポインタに示された記憶ブロック４０から予め定められた順序で巡回的に探索することにより、複数の記憶ブロック４０のうちのブロックポインタに示された記憶ブロック４０の１個先の記憶ブロック４０および２個先の記憶ブロック４０を検出する。さらに、ブロックポインタ管理部７６は、１個先の記憶ブロック４０を示すようにブロックポインタを更新する。さらに、ブロックポインタ管理部７６は、２個先の記憶ブロック４０に有効なデータが記憶されている場合、２個先の記憶ブロック４０に記憶されているデータを、１個先の記憶ブロック４０に移動させる。そして、ブロックポインタ管理部７６は、有効なデータが記憶されていない２個先の記憶ブロック４０が検出されるまで、１個先の記憶ブロック４０および２個先の記憶ブロック４０の検出、ブロックポインタの更新およびデータの移動を繰り返す。これにより、ブロックポインタ管理部７６は、複数の記憶ブロック４０のそれぞれに対する書き込み回数を均一にすることができる。

図２１は、第３実施形態におけるデータの書き込み、読み出しおよび更新を説明するための図である。

例えば、図２１の（Ａ）に示すように、２個先の記憶ブロック４０が空ブロックである場合に、ブロックポインタは、空ブロックである１個先の記憶ブロック４０を示すように更新される。また、例えば、図２１の（Ｂ）に示すように、２個先の記憶ブロック４０が無効ブロックである場合に、ブロックポインタは、無効ブロックである１個先の記憶ブロック４０を示すように更新される。

ここで、図２１の（Ｃ）に示すように、データが書き込まれた記憶ブロック４０の２個先の記憶ブロック４０に、有効なデータが記憶されている場合がある。この場合、図２１の（Ｄ）に示すように、２個先の記憶ブロック４０に記憶されたデータは、１個先の記憶ブロック４０に移動される。この結果、２個先の記憶ブロック４０は、無効ブロックとなり、且つ、ブロックポインタは、２個先の記憶ブロック４０を示すように更新される。

以上のように、第３実施形態に係る記憶装置２０は、複数の記憶ブロック４０を予め定められた順序で巡回的に探索することにより、データが書き込まれた後、１度もデータが読み出されていない記憶ブロック４０を検出した場合、その記憶ブロック４０からデータを読み出して、１つ前の記憶ブロック４０に書き込む。これにより、第３実施形態に係る記憶装置２０によれば、複数の記憶ブロック４０のそれぞれに対する書き込み回数を均一にすることができる。

（第４実施形態）
つぎに、第４実施形態に係る情報処理装置１０について説明をする。

図２２は、第４実施形態に係るメモリアレイ３２を示す図である。第４実施形態において、不揮発メモリ２４は、ホット領域９０と、コールド領域９２とを有する。複数の領域８２のそれぞれは、ホット領域９０またはコールド領域９２の何れかに含まれる。なお、ホット領域９０とコールド領域９２とは、不揮発メモリ２４内において物理的に分割されているのではなく、論理的に分割される。

図２３は、第４実施形態に係るメモリコントローラ２２の構成を示す図である。第４実施形態に係る制御回路５０は、ＲＯＭ等に記憶されたプログラムを実行することにより、読出制御部７２、書込制御部７４、ブロックポインタ管理部７６、アドレス更新部７８、カウンタ管理部８０、コールドポインタ管理部９４、および、領域設定部９６として機能する。これにより、制御回路５０は、読出制御部７２と、書込制御部７４と、ブロックポインタ管理部７６と、アドレス更新部７８と、カウンタ管理部８０と、コールドポインタ管理部９４と、領域設定部９６とを有する回路として動作する。

第４実施形態において、ブロックポインタは、ホット領域９０に含まれる２以上の記憶ブロック４０のうちの、次の書込先となる記憶ブロック４０を示す。コールドポインタ管理部９４は、コールドポインタを管理する。コールドポインタは、コールド領域９２に含まれる２以上の記憶ブロック４０のうちの、次の書込先となる記憶ブロック４０を示す。

領域設定部９６は、複数の記憶ブロック４０のそれぞれが、ホット領域９０またはコールド領域９２の何れに含まれるかを設定する。領域設定部９６は、複数の記憶ブロック４０のそれぞれを、ホット領域９０に含ませるか、または、コールド領域９２に含ませるかを、予め定められたタイミングで変更する。また、第４実施形態において、カウンタ管理部８０は、ホット領域９０のカウンタ値およびコールド領域９２のカウンタ値を管理する。

図２４は、第４実施形態に係るブロックポインタの更新処理の流れを示すフローチャートである。第４実施形態に係る制御回路５０は、図８のＳ１８および図９のＳ２４において、図２４の処理を実行する。

まず、Ｓ７１において、ブロックポインタ管理部７６は、ホット領域９０に含まれる２以上の記憶ブロック４０をブロックポインタに示された記憶ブロック４０から予め定められた順序で巡回的に探索することにより、ブロックポインタに示された記憶ブロック４０の１個先の記憶ブロック４０を検出する。

続いて、Ｓ７２において、ブロックポインタ管理部７６は、ブロックポインタを、ホット領域９０における１個先の記憶ブロック４０の物理アドレスを示すように変更する。

続いて、Ｓ７３において、ブロックポインタ管理部７６は、ホット領域９０における１個先の記憶ブロック４０に有効なデータが記憶されているか否かを判断する。ホット領域９０における１個先の記憶ブロック４０に有効なデータが記憶されている場合（Ｓ７３のＹｅｓ）、ブロックポインタ管理部７６は、処理をＳ７４に進める。

Ｓ７４において、ブロックポインタ管理部７６は、ホット領域９０における１個先の記憶ブロック４０に記憶されているデータを、コールドポインタに示される記憶ブロック４０に移動させる。より具体的には、ブロックポインタ管理部７６は、ホット領域９０における１個先の記憶ブロック４０に記憶されているデータを読み出す。続いて、ブロックポインタ管理部７６は、読み出したデータをコールドポインタに示された記憶ブロック４０に書き込む。

続いて、Ｓ７５において、アドレス更新部７８は、アドレス変換テーブルに登録されている、ホット領域９０における１個先の記憶ブロック４０からコールドポインタに示された記憶ブロック４０へと移動したデータの物理アドレスを更新する。

続いて、Ｓ７６において、ブロックポインタ管理部７６は、ブロックポインタに示された記憶ブロック４０が末尾の記憶ブロック４０であるか否かを判断する。末尾の記憶ブロック４０ではない場合（Ｓ７６のＮｏ）、ブロックポインタ管理部７６は、処理をＳ７１に戻して、Ｓ７１から処理を繰り返す。

末尾の記憶ブロック４０である場合（Ｓ７６のＹｅｓ）、ブロックポインタ管理部７６は、処理をＳ７７に進める。Ｓ７７において、カウンタ管理部８０は、ホット領域９０のカウンタ値をインクリメントする。カウンタ管理部８０は、Ｓ７７を終えると、処理をＳ７１に戻して、Ｓ７１から処理を繰り返す。

また、ホット領域９０における１個先の記憶ブロック４０に有効なデータが記憶されていない場合（Ｓ７３のＮｏ）、ブロックポインタ管理部７６は、本フローを終了する。これにより、ブロックポインタ管理部７６は、データが書き込まれた後、１度もデータが読み出されていないホット領域９０における記憶ブロック４０を検出した場合、その記憶ブロック４０のデータをコールド領域９２に移動させることができる。

以上のように、対象データが書き込まれた場合、ブロックポインタ管理部７６は、ホット領域９０に含まれる２以上の記憶ブロック４０をブロックポインタに示された記憶ブロック４０から予め定められた順序で巡回的に探索することにより、ホット領域９０に含まれる２以上の記憶ブロック４０のうちのブロックポインタに示された記憶ブロック４０の１個先の記憶ブロック４０を検出する。さらに、ブロックポインタ管理部７６は、ホット領域９０における１個先の記憶ブロック４０を示すようにブロックポインタを更新する。さらに、ブロックポインタ管理部７６は、ホット領域９０における１個先の記憶ブロック４０に有効なデータが記憶されている場合、ホット領域９０における１個先の記憶ブロック４０に記憶されたデータを、コールドポインタに示された記憶ブロック４０に移動させる。そして、ブロックポインタ管理部７６は、有効なデータが記憶されていないホット領域９０における１個先の記憶ブロック４０が検出されるまで、１個先の記憶ブロック４０の検出、ブロックポインタの更新およびデータの移動を繰り返す。

これにより、記憶装置２０によれば、ホット領域９０に含まれる２以上の記憶ブロック４０のそれぞれに対する書き込み回数を均一にすることができる。さらに、記憶装置２０によれば、コールド領域９２に含まれる２以上の記憶ブロック４０のそれぞれにアクセス頻度の少ないデータを記憶させることができる。

さらに、コールドポインタ管理部９４は、ホット領域９０に含まれる記憶ブロック４０に記憶されたデータが、コールドポインタに示された記憶ブロック４０に移動された場合、図１０に示す処理を実行する。なお、この場合、コールドポインタ管理部９４は、ブロックポインタに代えて、コールドポインタを用いて処理を実行する。また、カウンタ管理部８０は、コールド領域９２のカウンタ値をインクリメントする。

従って、コールドポインタ管理部９４は、コールドポインタに示された記憶ブロック４０から予め定められた順序で巡回的に探索することにより、コールド領域９２に含まれる２以上の記憶ブロック４０のうちの有効なデータを記憶していない最初の記憶ブロック４０を検出する。そして、コールドポインタ管理部９４は、コールドポインタを、コールド領域９２に含まれる２以上の記憶ブロック４０のうちの有効なデータを記憶していない最初の記憶ブロック４０を示すように変更する。これにより、記憶装置２０によれば、コールド領域９２に含まれる２以上の記憶ブロック４０のうちの特定の記憶ブロック４０に書き込みを集中させずに、均等に書き込みをすることができる。

なお、コールドポインタ管理部９４は、ホット領域９０に含まれる記憶ブロック４０に記憶されたデータが、コールドポインタに示された記憶ブロック４０に移動された場合、図２０に示す処理を実行してもよい。なお、この場合、コールドポインタ管理部９４は、ブロックポインタに代えて、コールドポインタを用いて処理を実行する。また、カウンタ管理部８０は、コールド領域９２のカウンタ値をインクリメントする。これにより、記憶装置２０によれば、コールド領域９２に含まれる２以上の記憶ブロック４０のそれぞれに対する書き込み回数を均一にすることができる。

図２５は、第４実施形態におけるデータの書き込み、読み出しおよび更新を説明するための図である。

例えば、図２５の（Ａ）に示すように、ホット領域９０におけるデータが書き込まれた記憶ブロック４０の１個先の記憶ブロック４０が空ブロックである場合に、ブロックポインタは、空ブロックである１個先の記憶ブロック４０を示すように更新される。また、例えば、図２５の（Ｂ）に示すように、ホット領域９０におけるデータが書き込まれた記憶ブロック４０の１個先の記憶ブロック４０が無効ブロックである場合に、ブロックポインタは、無効ブロックである１個先の記憶ブロック４０を示すように更新される。

ここで、図２５の（Ｃ）に示すように、ホット領域９０における、データが書き込まれた記憶ブロック４０の１個先の記憶ブロック４０に、有効なデータが記憶されている場合がある。この場合、図２５の（Ｄ）に示すように、ホット領域９０における１個先の記憶ブロック４０に記憶されたデータは、コールドポインタに示された記憶ブロック４０に移動される。そして、ブロックポインタは、さらに、１個先に移動する。

図２６は、第４実施形態におけるデータの読み出しを説明するための図である。第４実施形態において、複数の記憶ブロック４０のそれぞれから読み出されたデータは、ブロックポインタに示された記憶ブロック４０に書き込まれる。従って、図２６に示すように、コールド領域９２に含まれる記憶ブロック４０から読み出されたデータは、ホット領域９０に含まれる記憶ブロック４０のうちの、ブロックポインタに示された記憶ブロック４０に書き戻される。

図２７は、領域設定部９６の処理を説明するための図である。領域設定部９６は、複数の記憶ブロック４０のそれぞれを、ホット領域９０に含ませるかまたはコールド領域９２に含ませるかを、予め定められたタイミングで変更する。例えば、領域設定部９６は、複数の記憶ブロック４０のそれぞれを、ホット領域９０に含ませるかまたはコールド領域９２に含ませるかを、一定時間毎に変更してもよいし、一定数のデータの書き込みが発生する毎に変更してもよい。

例えば、不揮発メモリ２４は、第２実施形態に示したような複数の領域８２に分割されていてもよい。この場合、領域設定部９６は、カウンタ値が予め定められた閾値以上の領域８２をコールド領域９２とし、他の領域８２をホット領域９０としてもよい。

また、領域設定部９６は、変更直後において、コールド領域９２の記憶ブロック４０に記憶されているデータを、ホット領域９０に移動させてもよい。これにより、領域設定部９６は、変更直後において、コールド領域９２に含まれる２以上の記憶ブロック４０の全てを、有効なデータを記憶していない状態とすることができる。また、領域設定部９６は、変更直後において、データを記憶している記憶ブロック４０がコールド領域９２に含まれる場合、そのデータが記憶されている記憶ブロック４０を、データが読み出されるまでホット領域９０として取り扱ってもよい。

コールド領域９２に含まれる記憶ブロック４０は、ホット領域９０に含まれる記憶ブロック４０よりも、データの書き込み回数が少なくなる。従って、領域設定部９６は、複数の記憶ブロック４０のそれぞれを、ホット領域９０に含ませるかまたはコールド領域９２に含ませるかを変更することにより、不揮発メモリ２４に含まれる複数の記憶ブロック４０に対するデータの書き込み回数を均一にすることができる。

以上のように、第４実施形態に係る記憶装置２０は、ホット領域９０に含まれる２以上の記憶ブロック４０に対する書き込み回数を均一にすることができる。さらに、第４実施形態に係る記憶装置２０は、コールド領域９２に含まれる２以上の記憶ブロック４０のそれぞれにアクセス頻度の少ないデータを記憶させることができる。

さらに、第４実施形態に係る記憶装置２０は、複数の記憶ブロック４０のそれぞれを、ホット領域９０に含ませるかまたはコールド領域９２に含ませるかを変更することにより、不揮発メモリ２４の全体に対しても均等に書き込みをすることができる。これにより、記憶装置２０によれば、特定の記憶ブロック４０にアクセスを集中させずに、複数の記憶ブロック４０に対する疲弊を平準化させることができる。

（第５実施形態）
つぎに、第５実施形態に係る情報処理装置１０について説明をする。

図２８は、第５実施形態に係るメモリアレイ３２を示す図である。第５実施形態において、不揮発メモリ２４は、ホット領域９０と、ウォーム領域９８と、コールド領域９２とを有する。複数の領域８２のそれぞれは、ホット領域９０、ウォーム領域９８またはコールド領域９２の何れかに含まれる。なお、ホット領域９０とウォーム領域９８とコールド領域９２とは、不揮発メモリ２４内において物理的に分割されているのではなく、論理的に分割される。

図２９は、第５実施形態に係るメモリコントローラ２２の構成を示す図である。第５実施形態に係る制御回路５０は、ＲＯＭ等に記憶されたプログラムを実行することにより、読出制御部７２、書込制御部７４、ブロックポインタ管理部７６、アドレス更新部７８、カウンタ管理部８０、コールドポインタ管理部９４、領域設定部９６、および、ウォームポインタ管理部１００として機能する。これにより、制御回路５０は、読出制御部７２と、書込制御部７４と、ブロックポインタ管理部７６と、アドレス更新部７８と、カウンタ管理部８０と、コールドポインタ管理部９４と、領域設定部９６と、ウォームポインタ管理部１００と、を有する回路として動作する。

第５実施形態において、ブロックポインタは、ホット領域９０に含まれる２以上の記憶ブロック４０のうちの、次の書込先となる記憶ブロック４０を示す。ウォームポインタ管理部１００は、ウォームポインタを管理する。ウォームポインタは、ウォーム領域９８に含まれる２以上の記憶ブロック４０のうちの、次の書込先となる記憶ブロック４０を示す。

領域設定部９６は、複数の記憶ブロック４０のそれぞれが、ホット領域９０、ウォーム領域９８またはコールド領域９２の何れに含まれるかを設定する。領域設定部９６は、複数の記憶ブロック４０のそれぞれを、ホット領域９０に含ませるか、ウォーム領域９８に含ませるか、または、コールド領域９２に含ませるかを、予め定められたタイミングで変更する。また、第５実施形態において、カウンタ管理部８０は、ホット領域９０のカウンタ値、ウォーム領域９８のカウンタ値およびコールド領域９２のカウンタ値を管理する。

ここで、第５実施形態において、ブロックポインタ管理部７６は、ブロックポインタに示された記憶ブロック４０にデータが書き込まれた場合、図２４に示す処理を実行する。ただし、第５実施形態においては、ブロックポインタ管理部７６は、Ｓ７４の処理において、ホット領域９０における１個先の記憶ブロック４０に有効なデータが記憶されている場合、ホット領域９０における１個先の記憶ブロック４０に記憶されたデータを、ウォームポインタに示された記憶ブロック４０に移動させる。

また、第５実施形態において、ウォームポインタ管理部１００は、ホット領域９０に含まれる記憶ブロック４０に記憶されたデータが、ウォームポインタに示された記憶ブロック４０に移動された場合、図２４に示す処理を実行する。なお、この場合、ウォームポインタ管理部１００は、ブロックポインタに代えて、ウォームポインタを用いて処理を実行する。また、カウンタ管理部８０は、ウォーム領域９８のカウンタ値をインクリメントする。

従って、データがウォームポインタに示された記憶ブロック４０に移動された場合、ウォームポインタ管理部１００は、ウォーム領域９８に含まれる２以上の記憶ブロック４０をウォームポインタに示された記憶ブロック４０から予め定められた順序で巡回的に探索することにより、ウォーム領域９８に含まれる２以上の記憶ブロック４０のうちのウォームポインタに示された記憶ブロック４０の１個先の記憶ブロック４０を検出する。さらに、ウォームポインタ管理部１００は、ウォーム領域９８における１個先の記憶ブロック４０を示すようにウォームポインタを更新する。さらに、ウォームポインタ管理部１００は、ウォーム領域９８における１個先の記憶ブロック４０に有効なデータが記憶されている場合、ウォーム領域９８における１個先の記憶ブロック４０に記憶されたデータを、コールドポインタに示された記憶ブロック４０に移動させる。そして、ウォームポインタ管理部１００は、ウォーム領域９８における有効なデータが記憶されていない１個先の記憶ブロック４０が検出されるまで、１個先の記憶ブロック４０の検出、ウォームポインタの更新およびデータの移動を繰り返す。

また、第５実施形態において、コールドポインタ管理部９４は、ウォーム領域９８に含まれる記憶ブロック４０に記憶されたデータが、コールドポインタに示された記憶ブロック４０に移動された場合、図１０に示す処理を実行する。なお、この場合、コールドポインタ管理部９４は、ブロックポインタに代えて、コールドポインタを用いて処理を実行する。また、カウンタ管理部８０は、コールド領域９２のカウンタ値をインクリメントする。

従って、ブロックポインタ管理部７６は、コールドポインタに示された記憶ブロック４０から予め定められた順序で巡回的に探索することにより、コールド領域９２に含まれる２以上の記憶ブロック４０のうちの有効なデータを記憶していない最初の記憶ブロック４０を検出する。そして、ブロックポインタ管理部７６は、コールドポインタを、コールド領域９２に含まれる２以上の記憶ブロック４０のうちの有効なデータを記憶していない最初の記憶ブロック４０を示すように変更する。

図３０は、第５実施形態におけるデータの書き込み、読み出しおよび更新を説明するための図である。

例えば、図３０の（Ａ）に示すように、ホット領域９０における１個先の記憶ブロック４０が無効ブロックである場合に、ブロックポインタは、無効ブロックである１個先の記憶ブロック４０を示すように更新される。

図３０の（Ｂ）に示すように、ホット領域９０に含まれる記憶ブロック４０にデータが書き込まれた場合、ホット領域９０におけるデータが書き込まれた記憶ブロック４０の１個先の記憶ブロック４０に、有効なデータが記憶されている場合がある。この場合、ホット領域９０における１個先の記憶ブロック４０に記憶されたデータは、ウォームポインタに示された記憶ブロック４０に移動される。そして、ブロックポインタは、さらに１個先に移動される。

また、図３０の（Ｃ）に示すように、ウォーム領域９８におけるデータが書き込まれた記憶ブロック４０の１個先の記憶ブロック４０に、有効なデータが記憶されている場合がある。この場合、ウォーム領域９８における１個先の記憶ブロック４０に記憶されたデータは、コールドポインタに示された記憶ブロック４０に移動される。そして、ウォームポインタは、さらに１個先に移動される。

ホット領域９０に含まれる記憶ブロック４０、ウォーム領域９８に含まれる記憶ブロック４０およびコールド領域９２に含まれる記憶ブロック４０は、書き込み頻度の違いにより、書き込み回数の差が大きくなる可能性がある。例えば、図３０の（Ｄ）に示すように、不揮発メモリ２４が長期間使用された結果、ホット領域９０のカウンタ値は、ウォーム領域９８のカウンタ値よりも大きくなる可能性がある。また、ウォーム領域９８のカウンタ値は、コールド領域９２のカウンタ値より大きくなる可能性がある。

以上のように、第５実施形態に係る記憶装置２０は、ホット領域９０に含まれる２以上の記憶ブロック４０を予め定められた順序で巡回的に探索することにより、データを書き込んでから読み出しまたは更新がされていない記憶ブロック４０を検出した場合には、その記憶ブロック４０からデータを読み出して、ウォームポインタに示された記憶ブロック４０に書き込む。これにより、第５実施形態に係る記憶装置２０によれば、ホット領域９０に含まれる２以上の記憶ブロック４０に対する書き込み回数を均一にすることができる。

また、第５実施形態に係る記憶装置２０は、ウォーム領域９８に含まれる２以上の記憶ブロック４０を予め定められた順序で巡回的に探索することにより、データを書き込んでから読み出しまたは更新がされていない記憶ブロック４０を検出した場合には、その記憶ブロック４０からデータを読み出して、コールドポインタに示された記憶ブロック４０に書き込む。これにより、第５実施形態に係る記憶装置２０によれば、ウォーム領域９８に含まれる２以上の記憶ブロック４０に対する書き込み回数を均一にすることができる。

さらに、また、第５実施形態に係る記憶装置２０は、ホット領域９０に最もアクセス頻度の高いデータを記憶させ、ウォーム領域９８に次にアクセス頻度の高いデータを記憶させ、コールド領域９２にアクセス頻度の低いデータを記憶させることができる。

なお、不揮発メモリ２４は、階層構造を有するＮ段（Ｎは、２以上の整数）のウォーム領域９８を有してもよい。この場合、ホット領域９０に含まれる記憶ブロック４０に記憶されているデータは、１段目のウォーム領域９８に移動される。また、ｎ段目（ｎは１以上、（Ｎ−１）以下の整数）のウォーム領域９８に含まれる記憶ブロック４０に記憶されているデータは、ｎ＋１段目のウォーム領域９８に含まれる記憶ブロック４０に移動される。また、Ｎ段目のウォーム領域９８に記憶されているデータは、コールド領域９２に含まれる記憶ブロック４０に移動される。このような記憶装置２０によれば、各段のウォーム領域９８毎の書き込み回数を均一にすることできる。さらに、このような記憶装置２０によれば、１段目のウォーム領域９８をＮ段目のウォーム領域９８よりもアクセス頻度の高いデータを記憶させることができる。

（第６実施形態）
つぎに、第６実施形態に係る情報処理装置１０について説明をする。

図３１は、第６実施形態に係るメモリコントローラ２２の構成を示す図である。第６実施形態に係る制御回路５０は、ＲＯＭ等に記憶されたプログラムを実行することにより、読出制御部７２、書込制御部７４、および、アドレス更新部７８として機能する。これにより、制御回路５０は、読出制御部７２と、書込制御部７４と、アドレス更新部７８とを有する回路として動作する。

第６実施形態において、不揮発メモリ２４が有する複数の記憶ブロック４０のそれぞれは、先入れ、先出し型（ＦＩＦＯ型）のシフトレジスタである。従って、制御回路５０は、複数の記憶ブロック４０のそれぞれに対して、書込処理と読出処理とを同時に行うことができる。

第６実施形態においては、読出制御部７２が、複数の記憶ブロック４０のうちの何れかの記憶ブロック４０から読出対象データを読み出す場合、書込制御部７４は、書込バッファ５８に記憶された書込対象データを、読出対象データが読み出される記憶ブロック４０に対して読出処理と並行して書き込む。

図３２は、第６実施形態におけるデータの書き込み、読み出しおよび更新を説明するための図である。書込バッファ５８は、不揮発メモリ２４に書き込まれる前の書込対象データを一時的に記憶する。また、読出バッファ５６は、不揮発メモリ２４から読み出された読出対象データを一時的に記憶する。読出バッファ５６に一時的に記憶された読出対象データは、ホストコントローラ１２へと送信される。

さらに、読出制御部７２は、不揮発メモリ２４から読み出した読出対象データを読出バッファ５６から書込バッファ５８へと移動させることにより、書込バッファ５８に書込対象データとして記憶させる。そして、書込制御部７４は、書込バッファ５８に一時的に記憶された書込対象データを不揮発メモリ２４の何れかの記憶ブロック４０に書き込む。これにより、制御回路５０は、不揮発メモリ２４から読み出されたデータを、再度、不揮発メモリ２４に書き戻すことができる。

ここで、図３２の（Ａ）に示すように、ホストコントローラ１２から、新規データの書き込みを指示するライトコマンドを受け付けた場合、書込制御部７４は、新規データを、書込対象データとして書込バッファ５８に一時的に記憶させる。

続いて、図３２の（Ｂ）に示すように、ホストコントローラ１２から次のライトコマンドを受け付けた場合、書込制御部７４は、書込バッファ５８に記憶された書込対象データを、複数の記憶ブロック４０のうちの、有効なデータが記憶されていない記憶ブロック４０に書き込む。これとともに、書込制御部７４は、次の新規データを、書込対象データとして書込バッファ５８に一時的に記憶させる。

ここで、図３２の（Ｃ）に示すように、書込バッファ５８が書込対象データを一時的に記憶している状態において、ホストコントローラ１２からリードコマンドを受け付ける場合がある。この場合、読出制御部７２は、複数の記憶ブロック４０のうちのリードコマンドにより指定された読出対象データが記憶された記憶ブロック４０から、データを読み出す。

さらに、この場合、図３２の（Ｄ）に示すように、書込制御部７４は、書込バッファ５８に記憶された書込対象データを、読出対象データが読み出される記憶ブロック４０に対して読出処理と並行して書き込む。この結果、図３２の（Ｅ）に示すように、書込制御部７４は、読出制御部７２による読出処理が完了するタイミングにおいて、書込処理を完了することができる。

以上のように、第６実施形態に係る記憶装置２０は、記憶ブロック４０に対して、読出処理と並行して書込処理をすることができる。これにより、第６実施形態に係る記憶装置２０は、記憶ブロック４０へのアクセス回数を少なくして、記憶ブロック４０の劣化速度を遅くすることができる。例えば磁壁シフトの原理を用いて磁気的に情報を記憶する不揮発メモリ２４を備える場合、記憶装置２０は、記憶ブロック４０に対するシフトパルス電流の供給回数を、読出処理と書込処理とを別に行う場合よりも、少なくすることができる。従って、記憶装置２０は、記憶ブロック４０に対して読出処理と書込処理とを並行して行うことにより、記憶ブロック４０の疲弊を減らすことができ、この結果、記憶ブロック４０の疲弊速度を遅くすることができる。

（第７実施形態）
つぎに、第７実施形態に係る情報処理装置１０について説明をする。

図３３は、第７実施形態に係るメモリコントローラ２２の構成を示す図である。第７実施形態に係る制御回路５０は、ＲＯＭ等に記憶されたプログラムを実行することにより、読出制御部７２、書込制御部７４、アドレス更新部７８、および、疑似リードコマンド発生部１１２として機能する。これにより、制御回路５０は、読出制御部７２と、書込制御部７４と、アドレス更新部７８と、疑似リードコマンド発生部１１２とを有する回路として動作する。

第７実施形態に係る制御回路５０は、第６実施形態に係る制御回路５０と比較して、疑似リードコマンド発生部１１２をさらに有する構成である。疑似リードコマンド発生部１１２は、所定タイミングにおいて、複数の記憶ブロック４０のうちの何れかの記憶ブロック４０からデータを読み出すことを指示する疑似リードコマンドを発生する。

読出制御部７２は、ホストコントローラ１２からリードコマンドを受け付けた場合、読出対象データが記憶された記憶ブロック４０から、読出対象データを読み出す。さらに、読出制御部７２は、疑似リードコマンド発生部１１２が疑似リードコマンドを発生した場合、疑似リードコマンドに示された記憶ブロック４０から、データを読み出す。

図３４は、もし疑似リードコマンドを発生しない場合において、２つのデータが交互に読み出された状態を示す図である。

もし、疑似リードコマンドを発生しない場合において、ホストコントローラ１２により２つのデータが交互に読み出されると、読出制御部７２および書込制御部７４は、書込処理および読出処理を、同一の物理アドレスの記憶ブロック４０に対して繰り返し行ってしまう。この結果、書込処理および読出処理が繰り返し行われた記憶ブロック４０は、疲弊が進んでしまう。

図３５は、疑似リードコマンドを発生した場合において、２つのデータが交互に読み出された状態を示す図である。

疑似リードコマンド発生部１１２は、所定タイミングにおいて、複数の記憶ブロック４０のうちの何れかの記憶ブロック４０からデータを読み出すことを指示する疑似リードコマンドを発生する。従って、ホストコントローラ１２により２つのデータが交互に読み出されたとしても、疑似リードコマンド発生部１１２は、書込処理および読出処理が繰り返し行われる記憶ブロック４０を移動させることができる。従って、疑似リードコマンド発生部１１２は、特定の記憶ブロック４０に疲弊が集中することを回避することができる。

例えば、疑似リードコマンド発生部１１２は、所定期間毎に、疑似リードコマンドを発生する。また、例えば、疑似リードコマンド発生部１１２は、ランダムなタイミング毎に、疑似リードコマンドを発生してもよい。

また、例えば、疑似リードコマンド発生部１１２は、リードコマンドを予め定められた回数の受け付ける毎に、疑似リードコマンドを発生してもよい。また、例えば、疑似リードコマンド発生部１１２は、ランダムに決定された個数のリードコマンドを受け付ける毎に、疑似リードコマンドを発生してもよい。

図３６は、疑似リードコマンドの発生パターンの一例を示す図である。疑似リードコマンド発生部１１２は、第１処理と、第２処理とを交互に繰り返して、疑似リードコマンドを発生してもよい。

第１処理において、疑似リードコマンド発生部１１２は、リードコマンドをＭ個（Ｍは、２以上の整数）受け付けた後、疑似リードコマンドを発生する。また、第２処理において、疑似リードコマンド発生部１１２は、リードコマンドをＮ個（Ｎは、２以上の整数である）受け付けた後、疑似リードコマンドを発生する。

ここで、ＭとＮとは、互いに素である。このような処理を実行することにより、疑似リードコマンド発生部１１２は、例えば、ホストコントローラ１２が、特定の記憶ブロック４０にアクセスを集中させるような悪意のあるプログラムを実行した場合であっても、特定の記憶ブロック４０にアクセスが集中することを回避することができる。

以上のように、第７実施形態に係る記憶装置２０は、記憶ブロック４０に対して、読出処理と並行して書込処理をする場合において、特定の記憶ブロック４０に疲弊が集中することを回避することができる。これにより、第７実施形態に係る記憶装置２０によれば、複数の記憶ブロック４０のうちの特定の記憶ブロック４０に対する疲弊の集中を緩和させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 情報処理装置
１２ ホストコントローラ
２０ 記憶装置
２２ メモリコントローラ
２４ 不揮発メモリ
３２ メモリアレイ
３４ ラインデコーダ
３６ 読出書込回路
４０ 記憶ブロック
４２ 磁性体部
４４ スイッチ素子
４６ 読出素子
ＢＬ ビットライン
ＦＬ フィールドライン
ＳＬ ソースライン
５０ 制御回路
５２ ホストＩＦ回路
５４ メモリＩＦ回路
５６ 読出バッファ
５８ 書込バッファ
６０ エラー訂正回路
６２ テーブルメモリ
７２ 読出制御部
７４ 書込制御部
７６ ブロックポインタ管理部
７８ アドレス更新部
８０ カウンタ管理部
８２ 領域
８４ 空ブロック管理部
８６ 領域ポインタ管理部
８８ データ移動部
９０ ホット領域
９２ コールド領域
９４ コールドポインタ管理部
９６ 領域設定部
９８ ウォーム領域
１００ ウォームポインタ管理部
１１２ 疑似リードコマンド発生部

Claims (22)

1. それぞれがシフトレジスタを含む複数の記憶ブロックを備える不揮発メモリと、
   前記不揮発メモリに対するデータの書き込みおよび読み出しを制御する制御回路と、
   を備え、
   前記制御回路は、
   前記複数の記憶ブロックのうちの第１記憶ブロックから対象データを読み出す読出制御部と、
   前記第１記憶ブロックから読み出した前記対象データを、前記複数の記憶ブロックのうちの前記第１記憶ブロックとは異なる第２記憶ブロックに書き込む書込制御部と、
   を備える記憶装置。
2. 前記第１記憶ブロックから読み出した前記対象データに対してエラー訂正処理をするエラー訂正回路
   をさらに備える請求項１に記載の記憶装置。
3. 前記制御回路は、
   前記複数の記憶ブロックのうちの次の書込先となる記憶ブロックを示すブロックポインタを管理するブロックポインタ管理部と、
   前記複数の記憶ブロックのそれぞれに記憶されるデータ毎に論理アドレスと物理アドレスとの対応関係が登録されるアドレス変換テーブルを更新するアドレス更新部と、
   をさらに備え、
   前記書込制御部は、前記対象データを、前記ブロックポインタに示された記憶ブロックに書き込み、
   前記アドレス更新部は、前記アドレス変換テーブルに登録された前記対象データの物理アドレスを、前記ブロックポインタに示された記憶ブロックの物理アドレスに変更する
   請求項１または２に記載の記憶装置。
4. 前記対象データが書き込まれた場合、前記ブロックポインタ管理部は、
   前記複数の記憶ブロックを前記ブロックポインタに示された前記記憶ブロックから予め定められた順序で巡回的に探索することにより、前記複数の記憶ブロックのうちの有効なデータを記憶していない最初の記憶ブロックを検出し、
   検出した前記最初の記憶ブロックを示すように前記ブロックポインタを更新する
   請求項３に記載の記憶装置。
5. 前記不揮発メモリは、複数の領域に分割され、
   前記複数の記憶ブロックのそれぞれは、前記複数の領域のうちの何れかに含まれ、
   前記制御回路は、前記複数の領域のうちの次の書込先となる対象領域を示す領域ポインタを管理する領域ポインタ管理部をさらに備え、
   前記対象データが書き込まれた場合、前記ブロックポインタ管理部は、
   前記複数の記憶ブロックのうちの前記対象領域に含まれる２以上の記憶ブロックを、前記ブロックポインタに示された前記記憶ブロックから前記対象領域における末尾の記憶ブロックまで予め定められた順序で探索することにより、前記対象領域に含まれる前記２以上の記憶ブロックのうちの有効なデータを記憶していない最初の記憶ブロックを検出し、
   検出した前記最初の記憶ブロックを示すように前記ブロックポインタを更新し、
   前記末尾の記憶ブロックまで探索した場合、前記領域ポインタ管理部は、前記複数の領域のうちの１つを新たな前記対象領域として選択し、選択した新たな前記対象領域を示すように前記領域ポインタを更新し、
   前記末尾の記憶ブロックまで探索した場合、前記ブロックポインタ管理部は、新たな前記対象領域に含まれる２以上の記憶ブロックのうちの先頭の記憶ブロックを示すように前記ブロックポインタを更新して、前記最初の記憶ブロックの検出を繰り返す
   請求項３に記載の記憶装置。
6. 前記制御回路は、前記複数の領域のそれぞれについて、有効なデータを記憶していない記憶ブロックの数を表す空ブロック数を管理する空ブロック管理部をさらに備え、
   前記対象領域における前記末尾の記憶ブロックまで探索した場合、前記領域ポインタ管理部は、前記複数の領域のそれぞれについての前記空ブロック数に基づき、前記複数の領域のうちの１つを新たな前記対象領域として選択する
   請求項５に記載の記憶装置。
7. 前記領域ポインタ管理部は、前記複数の領域のうちの前記空ブロック数が予め定められた値以上である領域を、新たな前記対象領域として選択する
   請求項６に記載の記憶装置。
8. 前記領域ポインタ管理部は、前記複数の領域のうちの、余裕率より空き率が大きい領域を新たな前記対象領域として選択し、
   前記余裕率は、前記不揮発メモリにおけるデータを書き込むことが可能な全ての記憶ブロックの数に対する前記不揮発メモリにおける前記空ブロック数の比率を表し、
   前記空き率は、領域に含まれる記憶ブロックの数に対する前記空ブロック数の比率を表す
   請求項６に記載の記憶装置。
9. 前記領域ポインタ管理部は、前記複数の領域のうちの、含まれる記憶ブロックの数に対する前記空ブロック数を表す空き率が最も大きい領域を、新たな前記対象領域として選択する
   請求項６に記載の記憶装置。
10. 前記制御回路は、前記複数の領域のそれぞれについて書き込み回数を示すカウンタ値を管理するカウンタ管理部
    を更に備え、
    前記領域ポインタ管理部は、前記複数の領域のうちの、前記カウンタ値が予め設定された閾値より小さい領域を、新たな前記対象領域として選択する
    請求項６から９の何れか１項に記載の記憶装置。
11. 前記制御回路は、
    前記複数の領域に対する前記カウンタ値の分散が予め定められた値より大きくなった場合、前記複数の領域のうちの前記カウンタ値が予め定められた第１基準値より小さい何れかの領域に記憶されているデータ群を、前記複数の領域のうちの前記カウンタ値が予め定められた第２基準値より大きい何れかの領域に移動させるデータ移動部
    をさらに備える請求項１０に記載の記憶装置。
12. 前記ブロックポインタ管理部は、
    前記複数の記憶ブロックを前記ブロックポインタに示された前記記憶ブロックから予め定められた順序で巡回的に探索することにより、前記複数の記憶ブロックのうちの前記ブロックポインタに示された前記記憶ブロックの１個先の記憶ブロックおよび２個先の記憶ブロックを検出し、
    前記１個先の記憶ブロックを示すように前記ブロックポインタを更新し、
    前記２個先の記憶ブロックに有効なデータが記憶されている場合、前記２個先の記憶ブロックに記憶されているデータを、前記１個先の記憶ブロックに移動させ、
    有効なデータが記憶されていない前記２個先の記憶ブロックが検出されるまで、前記１個先の記憶ブロックおよび前記２個先の記憶ブロックの検出、前記ブロックポインタの更新および前記データの移動を繰り返す
    請求項３に記載の記憶装置。
13. 前記不揮発メモリは、ホット領域と、コールド領域とを備え、
    前記複数の記憶ブロックのそれぞれは、前記ホット領域または前記コールド領域の何れかに含まれ、
    前記ブロックポインタは、前記ホット領域に含まれる２以上の記憶ブロックのうちの、次の書込先となる記憶ブロックを示し、
    前記制御回路は、前記コールド領域に含まれる２以上の記憶ブロックのうちの、次の書込先となる記憶ブロックを示すコールドポインタを管理するコールドポインタ管理部をさらに備え、
    前記対象データが書き込まれた場合、前記ブロックポインタ管理部は、
    前記ホット領域に含まれる前記２以上の記憶ブロックを前記ブロックポインタに示された前記記憶ブロックから予め定められた順序で巡回的に探索することにより、前記ホット領域に含まれる前記２以上の記憶ブロックのうちの前記ブロックポインタに示された前記記憶ブロックの１個先の記憶ブロックを検出し、
    前記ホット領域に含まれる前記１個先の記憶ブロックを示すように前記ブロックポインタを更新し、
    前記ホット領域に含まれる前記１個先の記憶ブロックに有効なデータが記憶されている場合、前記ホット領域に含まれる前記１個先の記憶ブロックに記憶された前記データを、前記コールドポインタに示された記憶ブロックに移動させ、
    有効なデータが記憶されていない前記ホット領域に含まれる前記１個先の記憶ブロックが検出されるまで、前記ホット領域に含まれる前記１個先の記憶ブロックの検出、前記ブロックポインタの更新および前記データの移動を繰り返す
    請求項３に記載の記憶装置。
14. 前記コールドポインタ管理部は、
    データが前記コールドポインタに示された前記記憶ブロックに移動された場合、前記コールド領域に含まれる前記２以上の記憶ブロックを前記コールドポインタに示された前記記憶ブロックから予め定められた順序で巡回的に探索することにより、前記コールド領域に含まれる前記２以上の記憶ブロックのうちの有効なデータを記憶していない最初の記憶ブロックを検出し、検出した前記最初の記憶ブロックを示すように前記コールドポインタを変更する
    請求項１３に記載の記憶装置。
15. 前記制御回路は、前記複数の記憶ブロックのそれぞれを、前記ホット領域に含ませるか、または、前記コールド領域に含ませるかを、予め定められたタイミングで変更する領域設定部をさらに備え、
    請求項１３または１４に記載の記憶装置。
16. 前記不揮発メモリは、ウォーム領域をさらに備え、
    前記複数の記憶ブロックのそれぞれは、前記ホット領域、前記ウォーム領域または前記コールド領域の何れかに含まれ、
    前記制御回路は、前記ウォーム領域に含まれる２以上の記憶ブロックのうちの、次の書込先となる記憶ブロックを示すウォームポインタを管理するウォームポインタ管理部をさらに備え、
    前記ブロックポインタ管理部は、
    前記ホット領域に含まれる前記１個先の記憶ブロックに有効なデータが記憶されている場合、前記ホット領域に含まれる前記１個先の記憶ブロックに記憶された前記データを、前記ウォームポインタに示された記憶ブロックに移動させ、
    データが前記ウォームポインタに示された前記記憶ブロックに移動された場合、前記ウォームポインタ管理部は、
    前記ウォーム領域に含まれる前記２以上の記憶ブロックを前記ウォームポインタに示された前記記憶ブロックから予め定められた順序で巡回的に探索することにより、前記ウォーム領域に含まれる前記２以上の記憶ブロックのうちの前記ウォームポインタに示された前記記憶ブロックの１個先の記憶ブロックを検出し、
    前記ウォーム領域に含まれる前記１個先の記憶ブロックを示すように前記ウォームポインタを更新し、
    前記ウォーム領域に含まれる前記１個先の記憶ブロックに有効なデータが記憶されている場合、前記ウォーム領域に含まれる前記１個先の記憶ブロックに記憶された前記データを、前記コールドポインタに示された記憶ブロックに移動させ、
    有効なデータが記憶されていない前記ウォーム領域に含まれる前記１個先の記憶ブロックが検出されるまで、前記ウォーム領域に含まれる前記１個先の記憶ブロックの検出、前記ウォームポインタの更新および前記データの移動を繰り返す
    請求項１３または１４に記載の記憶装置。
17. 前記不揮発メモリに書き込む前の書込対象データを一時的に記憶する書込バッファをさらに備え、
    前記複数の記憶ブロックのそれぞれは、先入れ、先出し型のシフトレジスタを含み、
    前記読出制御部が、前記複数の記憶ブロックのうちの何れかの記憶ブロックから読出対象データを読み出す場合、前記書込制御部は、前記書込バッファに記憶された前記書込対象データを、前記読出対象データが読み出される前記記憶ブロックに対して読出処理と並行して書き込む
    請求項１に記載の記憶装置。
18. 前記制御回路は、前記複数の記憶ブロックのうちの何れかの記憶ブロックからデータを読み出すことを指示する疑似リードコマンドを発生する疑似リードコマンド発生部をさらに備え、
    前記読出制御部は、
    ホストコントローラからリードコマンドを受け付けた場合、前記読出対象データが記憶された記憶ブロックから、前記読出対象データを読み出し、
    前記疑似リードコマンドを発生した場合、前記疑似リードコマンドに示された記憶ブロックから、データを読み出す
    請求項１７に記載の記憶装置。
19. 前記疑似リードコマンド発生部は、前記リードコマンドを予め定められた回数受け付ける毎に、前記疑似リードコマンドを発生する
    請求項１８に記載の記憶装置。
20. 前記疑似リードコマンド発生部は、ランダムに決定された個数の前記リードコマンドを受け付ける毎に、前記疑似リードコマンドを発生する
    請求項１８に記載の記憶装置。
21. 前記疑似リードコマンド発生部は、
    前記リードコマンドをＭ個（Ｍは、２以上の整数）受け付けた後、前記疑似リードコマンドを発生する第１処理と、
    前記リードコマンドをＮ個（Ｎは、２以上の整数であり、ＭとＮとは互いに素である）受け付けた後、前記疑似リードコマンドを発生する第２処理と、
    を交互に繰り返す
    請求項１８に記載の記憶装置。
22. それぞれがシフトレジスタを含む複数の記憶ブロックを備える不揮発メモリに対して、データの書き込みおよび読み出しを制御するメモリコントローラであって、
    前記複数の記憶ブロックのうちの第１記憶ブロックから対象データを読み出し、
    前記第１記憶ブロックから読み出した前記対象データを、前記複数の記憶ブロックのうちの前記第１記憶ブロックとは異なる第２記憶ブロックに書き込む
    メモリコントローラ。

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