CN102063940A - 非易失存储器和存储系统 - Google Patents

非易失存储器和存储系统 Download PDF

Info

Publication number
CN102063940A
CN102063940A CN2010105382273A CN201010538227A CN102063940A CN 102063940 A CN102063940 A CN 102063940A CN 2010105382273 A CN2010105382273 A CN 2010105382273A CN 201010538227 A CN201010538227 A CN 201010538227A CN 102063940 A CN102063940 A CN 102063940A
Authority
CN
China
Prior art keywords
data
storage area
address
control module
function
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010105382273A
Other languages
English (en)
Other versions
CN102063940B (zh
Inventor
越山润一
中西健一
筒井敬一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN102063940A publication Critical patent/CN102063940A/zh
Application granted granted Critical
Publication of CN102063940B publication Critical patent/CN102063940B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本发明公开了非易失存储器和存储系统。非易失存储器包括：存储区域，包括被配置为保持数据的数据区域和被配置为保持被称作ECC的纠错码的纠错码区域；以及控制单元，被配置为控制对存储区域的访问。该控制单元包括：错误检测和校正功能，被配置为检测从数据区域读取的数据中的错误并且校正检测到的错误；至少一个保存区域，被配置为使得，如果从存储区域读取在指定地址处的数据及其对应的ECC并且如果检测到错误，那么保存区域保持地址及其对应的校正数据；以及有效性表示模块，被配置为指示保持在保存区域中的地址和校正数据是否有效。

Description

非易失存储器和存储系统
技术领域
本发明涉及具有纠错能力的非易失存储器和存储系统。
背景技术
非易失存储器的特征在于其在电源被切断时仍保持存储的内容的能力。因此，对于存储器中存储的数据来说，保持稳定是很重要的。
许多非易失存储器，数据在被写入之后被检索(retrieve)的越频繁，数据保持在其中的时间越长，将存储的数据正确读出的困难就越大。反复的数据读出和长时间的数据保持可使存储的数据劣化并且导致数据的位错误(bit error)。
到目前为止，通过在存储时和数据一起写入纠错码(ECC)已经避开了上述瓶颈。在读取时，执行错误检测和校正处理以改善检索的数据的可靠性。
作为非易失存储器的错误出现概率的实例，“N.Mielke，T.Marquart，N.Wu，J.Kessenich，H.Beigal，E.Schares，F.Trivedi，E.Goodness，and Leland R.Nevill在“Bit Error Rate in NAND Flash Memories，”IEEE CFPO8RPS-DCR，46th Annual International Reliability Physics Symp.，2008”(下文中，称作非专利文献)中提到了8GB NAND闪存的两个位错误率。该文献还讨论了与数据保持时间和数据检索频率有关的位错误率。
在以上非专利文献中所提到的位错误率之一涉及在其上执行最大可允许重写的存储单元。这些存储单元的位错误率在经过2,000小时后表现约为1.0E-7。
在以上非专利文献中所提到的另一个位错误率涉及在其上也执行最大可允许重写的存储单元。这些存储单元的位出错率在重复10,000次读取操作后也表现约为1.0E-7。
当数据被回写至形成前述数据错误的非易失性存储器的那些单元时，存储器的数据保持周期被复位。这使得非易失存储器被更新，以使数据再次正确地被写入其中或从其中被读取。将校正数据回写至非易失存储器的处理对于延长所讨论的存储器的数据保持时间是有效的方式。
发明内容
然而，从主机装置来看，数据回写处理是在数据读取时不期望发生的处理。同样地，数据回写处理是可以阻止主机装置访问所关注的存储器的因素。
特别地，要求以恒定数据速率从存储器读出数据的应用程序难以进行数据回写处理(write-back process)。
如果从保持错误数据的存储单元中重复读取数据，则可能加剧数据劣化并且更可能出现无法校正的错误。
日本专利第3068009号(下文中，称作专利文献1)公开了构成针对软错误(soft error)的对策的技术。
根据这项技术，如果出现可校正的错误，则将与错误相对应的地址和与其相关的校正数据保持在缓存器中。只有在从相同的地址读取的数据中出现无法校正的错误，才从该缓存器取出该校正数据。
然而，对于在专利文献1中所公开的技术，当已经出现数据错误时，校正数据无法回写至存储单元。
日本专利公开第Sho 63-271555号(下文中，称作专利文献2)也公开了构成针对软错误的对策的技术。
根据这项技术，当将数据从主存储器读入到高速缓存存储器并且如果ECC已经校正了(develope)错误时，设置校正位以指示校正的发生。当从高速缓存存储器撤出该数据时，如果发现设置了校正位，则校正主存储器中的数据。
然而，对于在专利文献2中所公开的技术，仅对要从主存储器读入到CPU的高速缓存存储器的数据进行校正；不校正在主存储器中的任何其他数据。
日本专利公开第Hei 5-6313号(下文中，称作专利文献3)公开了以下技术：如果在从存储器读取的数据中存在错误，则允许将校正数据及其地址保持在缓存器中，以使在处理器完成访问时可以将数据回写至存储器。
然而，对于在专利文献3中所公开的技术，在数据读取时访问保持校正数据的地址的时候，总是从存储单元读出数据；没有检索在缓存器中的校正数据。
当重复对存储单元的访问时，数据劣化可能加剧并且可能最终出现无法校正的错误。在这种情况下，系统不能继续其操作并且因为无法校正的错误而停止。于是，需要系统执行回写处理。
鉴于以上情况作出了本发明并且提供了非易失存储器和存储系统，其中，如果在与保存的数据的地址相同的地址上执行读取操作，该非易失存储器和存储系统可以输出已经保存的校正数据。
在实施本发明中并且根据其一个实施方式，提供了一种非易失存储器，包括：存储区域，包括被配置为保持数据的数据区域和被配置为保持被称为ECC的纠错码的纠错码区域；以及控制单元，被配置为控制对存储区域的访问。该控制单元包括：错误检测和校正功能，被配置为检测从数据区域读取的数据中的错误并且校正检测到的错误；至少一个保存区域，被配置为使得，如果从存储区域读取在指定地址处的数据及与其相对应的ECC并且如果检测到错误，那么保存区域保持地址及与其相对应的校正数据；以及有效性表示模块，被配置为指示保持在保存区域中的地址和校正数据是否有效。如果新地址和校正数据进入保存区域，那么控制单元将有效性表示模块设置为有效；并且如果保持在保存区域中的数据变得不必要，那么控制单元将有效性表示模块设置为无效。
根据本发明的另一实施方式，提供了一种存储系统，包括：存储区域，包括被配置为保持数据的数据区域和被配置为保持被称为ECC的纠错码的纠错码区域；控制单元，被配置为控制对存储区域的访问；以及主机装置，至少包括被配置为指定控制单元以执行读取操作的功能和被配置为指定控制单元以执行写入操作的功能。控制单元包括：错误检测和校正功能，被配置为检测在从数据区域所读取的数据中的错误并且校正检测到的错误；至少一个保存区域，被配置为使得，如果从存储区域读取在来自主机装置的指定地址处的数据及其对应的ECC并且如果检测到错误，那么保存区域保持地址及其对应的校正数据；以及有效性表示模块，被配置为指示保持在保存区域中的地址和校正数据是否有效。如果新地址和校正数据进入保存区域，那么控制单元将有效性表示模块设置为有效；并且如果保持在保存区域中的数据变得不必要，那么控制单元将有效性表示模块设置为无效。
根据如上概括所根据的本发明，如果在与保存的数据的地址相同的地址处出现读取，那么可以输出那儿已保存的校正数据。
附图说明
图1为示出采用根据本发明的非易失存储器的存储系统的典型配置的框图；
图2为列出由构成本发明的实施方式的一部分的主机装置发出的典型命令的表格示图；
图3为示出构成本发明的实施方式的一部分的ECC区域的典型形成的示意图；
图4为说明在接收到读取命令时根据本发明的非易失存储器怎样操作(不改写保存的数据)的流程图；
图5为说明在接收到读取命令时根据本发明的非易失存储器怎样操作(改写保存的数据)的流程图；
图6为说明在接收到写入命令时根据本发明的非易失存储器怎样操作的流程图；
图7为示出在接收到保存处理对象地址设置命令(“Correct_address_set”)时根据本发明的非易失存储器怎样操作的流程图；
图8为示出在接收到校正数据回写(“Correct_data”)命令时根据本发明的非易失存储器怎样操作的流程图；
图9A和图9B为示出(如与通常系统不同)根据本发明的存储系统能怎样使回写处理对系统性能的不利影响最小化而没有减少对数据保持特性的改进效果的示意图；
图10A和图10B为将不能停止回写处理的情况和如同本发明实施例那样的可以停止回写处理的情况对比的示意图；以及
图11A和图11B为将回写全部校正数据的情况与回写仅在指定地址处的校正数据的情况相比较的示意图。
具体实施方式
现在将按照下列标题参照附图描述本发明的一些优选实施方式：
1.存储系统的总体配置
2.在接收到读取命令时的操作
3.在接收到写入命令时的操作
4.在接收到保存处理对象地址设置命令时的操作
5.在接收到校正数据回写命令时的操作
<1.存储系统的总体配置>
图1示出了采用根据本发明的非易失存储器200的存储系统10的典型配置。
根据本发明的存储系统10被构成为包括：主机装置100和非易失存储器200。
主机装置100被连接至非易失存储器200并且在写入操作和读取操作中控制非易失性存储器。
非易失存储器200由存储区域210和控制单元220组成。在控制单元220的控制下，存储区域210记录数据、ECC，并且保存标志SVFLG。
控制单元220从主机装置100接收命令CMD并且根据接收到的命令CMD将数据写入至存储区域210或者从存储区域210读取数据。
图2列出了由构成本发明的实施方式的一部分的主机装置100发出的典型命令。
由主机装置100发出的命令CMD包括：读取命令RD、写入命令WRT、保存处理对象地址设置(“Correct_address_set”)命令CAS、保存处理对象地址复位(“Correct_address_reset”)命令CAR、校正数据回写(“Correct_data”)命令CD以及回写停止(“Stop_correct_data”)命令SCD。
在接收到读取命令RD的时候，控制单元220执行从存储区域210的读取。
在接收到写入命令WRT的时候，控制单元220执行至存储区域210的写入。
当接收到保存处理对象地址设置命令CAS时，控制单元220设置保存处理对象地址。
在得到保存处理对象地址复位命令CAR的时候，控制单元220对保存处理对象地址复位。
当得到校正数据回写命令CD时，控制单元220将校正数据回写至存储区域210。
在接收到回写停止命令SCD的时候，控制单元220停止执行回写命令。
存储区域210由数据区域211和ECC区域212形成。
在存储区域210中，写入数据被写入至数据区域211；在读取时，从数据区域211读取数据。
在ECC区域212中，对应于每条数据项来记录ECC和保存标志SVFLG。
图3示出了构成本发明的实施方式的一部分的ECC区域212的典型形式。
如在图3中所示的，ECC区域212由记录保存标志SVFLG的保存标志字段(save flag field)2121和由记录ECC的ECC字段2122构成。
控制单元220包括：命令解码器221、地址锁存器222、地址解码器223、地址比较器224、保存处理对象地址区域存储模块225、保存区域控制模块226、保存区域227以及存储区域控制模块228。
控制单元220进一步包括：错误检测/校正模块229、读取数据缓存器230、写入数据缓存器231、ECC生成模块232以及数据选择器233。
命令解码器221对来自主机装置100的命令CMD进行解码。在解码以后，命令解码器221将反映被解码的命令的控制信号CTL发送至存储区域控制模块228以及保存区域控制模块226。
地址锁存器222为锁存输入地址的寄存器。地址锁存器222将锁存的地址输出至地址解码器223和地址比较器224。
地址解码器223对由地址锁存器222锁存的地址进行解码。在解码以后，地址解码器223将要访问的存储区域210的地址位置提供给存储区域控制模块228。
地址比较器224将要访问的地址与在保存区域227中记录的并且其中作为有效性表示模块(validity presentation block)的有效性标志VLFLG被设置为均有效的所有地址进行比较。地址比较器224将比较的结果输出至保存区域控制模块226和数据选择器233。
保存处理对象地址区域存储模块225保持一个地址范围，在该地址范围，当执行数据校正时，实施将校正数据保存到保存区域227中的一系列处理。
保存区域控制模块226控制对保存区域227的数据写入操作并且控制从保存区域227的数据读取操作。保存区域控制模块226具有每当将任何校正数据和其地址新添加至保存区域227时通知主机装置100的功能。控制模块226进一步具有通知主机装置100已经可用的任何空闲保存区域的功能。
保存区域227由错误地址缓存器2271、校正数据存储缓存器2272以及有效性标志模块2273组成。至少将一个数据项和其地址记录在保存区域227中。通过以下两个因素来确定可以同时记录在保存区域227中的校正数据项的数量及其地址：直到主机装置100开始回写处理时要访问的数据大小以及可校正错误的出现比率。
通过从有效的位错误率中减去不可校正错误的概率来得到可校正错误的概率。考虑到与可校正错误的概率相比较，发生无法校正的错误的概率可以忽略的事实，则实际上可以认为可校正错误的概率与位错误率相同。
考虑以上提到的经过最大可允许改写的NAND闪存。观察到的BER(位错误率)在经过2,000小时后为1.0E-7。如果假设在回写处理开始以前要访问的数据大小为“X”MB，那么校正数据项连同其保存地址的数量给定为“0.8*X”。
假设通过数字静态相机所拍摄的每张照片具有几MB的大小并且每次从相机的存储器检索一张照片时执行数据回写处理。在这种情况下，即使存储器被使用到可允许重写计数结束，仅需要建立约10条数据项以及它们地址作为用于记录至保存区域227的校正数据计数。
存储区域控制模块228根据由命令解码器221发出的控制信号CTL控制对存储区域210的写入操作和从存储区域210的读取操作。
错误检测/校正模块229根据从存储区域210检索的数据来检测错误并且校正检测到的错误。
读取数据缓存器230导入来自错误检测/校正模块229的校正数据。
读取数据缓存器230将缓存的数据输出至保存区域227和数据选择器233。
写入数据缓存器231缓存从外部I/O装置输入的数据，并且将经缓存的数据输出至数据区域211和ECC发生模块232。
ECC生成模块232根据从写入数据缓存器231输入的数据来生成纠错码(ECC)，并且将生成的ECC输出至ECC区域212。
如果地址比较器224指示地址之间匹配，则数据选择器233输出来自保存区域227的校正数据存储缓存器2272的数据。如果地址比较器224指示地址之间不匹配，则数据选择器233输出来自读取数据缓存器230的数据。
以下为说明在接收读取命令时以及在接收写入命令时非易失存储器200怎样操作。
<2.在接收到读取命令时的操作>
图4为说明在接收到读取命令时根据本发明的非易失存储器200怎样操作(不改写保存的数据)的流程图。
[读取操作(不改写保存的数据)]
在非易失存储器200中，控制单元220接收由主机装置100发出的读取命令RD(在步骤ST1中)。
由命令解码器221对由此接收到的读取命令RD进行解码。进而，命令解码器221将反映被解码的命令的控制信号CTL传输至存储区域控制模块228和保存区域控制模块226。
由地址锁存器222锁存读取地址。将锁存的读取地址提供给地址解码器223和地址比较器224。
地址解码器223对由地址锁存器222锁存的地址进行解码。地址解码器223将要访问的存储区域210的地址位置作为经解码的地址提供给存储区域控制模块228。
地址比较器224将要访问的地址与保存区域227中记录的并且其中有效性标志VLFLG均被设置为有效的所有地址进行比较(在步骤ST2中)。将比较结果输出至保存区域控制模块226和数据选择器233。在步骤ST2中，进行检查以确定读取地址是否为保存处理对象地址。
如果在步骤ST2中确定读取地址不是保存处理对象地址，那么存储区域控制模块228从由地址解码器223指定的数据区域211的地址位置读取数据和ECC(在步骤ST3中)。
读取的数据在被输入读取数据缓存器230以前由错误检测/校正模块229进行校正(在步骤ST4中)。该数据从读取数据缓存器230经由数据选择器233输出至外部I/O装置(在步骤ST5中)。
如果在步骤ST2中确定读取地址为保存处理对象地址，那么地址比较器224将读取地址与保持在存储区域的错误地址缓存器2271中的并且其中有效性标志VLFLG均被设置为有效的所有地址进行比较(在步骤ST6中)。在该步骤中进行检查以确定是否存在设置为有效的任何有效性标志VLFLG。
如果在步骤ST6中，确定存在匹配地址，那么保存区域控制模块226将来自保存区域227的在匹配地址处的校正数据输出至数据选择器233。进而，数据选择器233将来自保存区域227的校正数据输出至外部I/O装置(在步骤ST7中)。
如果在步骤ST6中确定不存在匹配地址，那么存储区域控制模块228使得数据从数据区域211被读取并且使得ECC和保存标志SVFLG从ECC区域212被读取(在步骤ST8中)。
经由错误检测/校正模块229将检索出的数据输入读取数据缓存器230(在步骤ST9中)。如果在步骤ST9中，错误检测/校正模块229确定不存在错误，那么经由数据选择器233将在读取数据缓存器230中的数据输出至外部I/O装置(在步骤ST5中)。
如果在步骤ST9中，在读取数据中检测到错误，那么将在读取数据缓存器230中的校正数据及其地址保存在保存区域227中。这时，执行以下步骤。
保存区域控制模块226进行检查以确定是否存在将有效性标志VLFLG设置为无效的保存区域227(在步骤ST10中)。
如果在步骤ST10中确定存在将有效性标志VLFLG设置为无效的保存区域227，那么在将有效性标志VLFLG设置为无效的情况下，将校正数据及其地址存储在保存区域227中。然后，将有效性标志VLFLG设置为有效(在步骤ST11中)。除了告知主机装置100新保存数据已经进入保存区域227的情况外还告知主机装置有效性标志状态(在步骤ST12中)。
根据保存标志SVFLG的状态，主机装置100能够确定在同一地址处是否更早地出现了新进入的保存数据。
根据这种情况，主机装置100可以确定那个地址的存储单元为不继续用于进一步使用的有故障的单元(defective cell)。
在将校正数据及其地址存储在保存区域以前(在步骤ST11中)或者在校正数据及其地址进入保存区域以后(在步骤ST13中)，可能会确定不存在将有效性标志VLFLG设置为无效的保存区域227。在这种情况下，通知主机装置100不存在空闲保存区域(步骤ST14)。
[读取操作(改写保存的数据)]
图5为说明在接收到读取命令时根据本发明的非易失存储器怎样操作(改写保存的数据)的流程图。
图5中的处理与在图4中的处理不同之处在于，在执行步骤ST12以前在步骤ST10中的判定的否定结果之后是步骤ST15。
在步骤ST15中，以校正数据及其地址来改写有效性标志VLFLG被设置为有效的任何一个保存区域227并且将有效性标志VLFLG设置为有效。然后，到达上述步骤ST12。
<3.接收到写入命令时的操作>
图6为说明在接收到写入命令时根据本发明的非易失存储器怎样操作的流程图。
在非易失存储器200中，控制单元220接收由主机装置100发出的写入命令WRT(在步骤ST21中)。
由命令解码器221对由此接收到的写入命令WRT进行解码。进而，命令解码器221将反映被解码的命令的控制信号CTL发送至存储区域控制模块228和保存区域控制模块226。
由地址锁存器222来锁存写入地址。锁存的写入地址被提供给地址解码器223和地址比较器224。地址解码器223对由地址锁存器222锁存的地址进行解码，并且向存储区域控制模块228提供要访问的存储区域210的地址位置。
外部I/O装置将写入数据输入至写入数据缓存器231。ECC生成模块232生成ECC。
在受命令解码器221指示而执行写入的存储区域控制模块228的控制下，数据被写入由地址解码器223指定的地址位置(在步骤ST22中)。
为了匹配，地址比较器224将写入地址与保持在保存区域227中的并且其中有效性标志VLFLG均被设置为有效的所有地址进行比较(在步骤ST23中)。
如果在步骤ST23中存在匹配，那么保存区域控制模块226将与匹配地址相对应的保存区域的有效性标志VLFLG设置为无效(在步骤ST24中)。
<4.接收到保存处理对象地址设置命令时的操作>
图7为示出在接收到保存处理对象地址设置(“Correct_address_set”)命令时根据本发明的非易失存储器怎样操作的流程图。
在非易失存储器200中，控制单元220接收由主机装置100发出的保存处理对象地址设置(“Correct_address_set”)命令CAS(在步骤ST31中)。
与命令CAS一起传输的数据表示保存处理对象地址。保存处理对象地址被置于保存处理对象地址区域存储模块225之前由地址锁存器222进行锁存(在步骤ST32中)。
<5.接收到校正数据回写命令时的操作>
图8为示出在接收到校正数据回写(“Correct_data”)命令时根据本发明的非易失存储器怎样操作的流程图。
在非易失存储器200中，控制单元220接收由主机装置100发出的校正数据回写(“Correct_data”)命令。
由命令解码器221对由此接收到的命令进行解码。进而，命令解码器221将反映被解码的命令的控制信号CTL发送至存储区域控制模块228和保存区域控制模块226。
保存区域控制模块226检查以判定是否设置了任何有效性标志VLFLG，从而确定是否存在任何有效回写数据(在步骤ST42中)。
如果在步骤ST42中，发现没有设置有效性标志VLFLG，那么处理结束。
如果发现设置了任何有效性标志VLFLG，那么进行检查以确定是否已经执行了与由命令指定的校正数据(具有均被设置为有效的有效性标志VLFLG)一样多的多个校正数据的回写(在步骤ST43中)。
如果指定的校正数据的数量为零，那么有效性标志SVFLG均被设置为有效的所有校正数据被回写。
在已经执行了与由命令指定的数据一样多的多个数据的回写之后，处理终止。
可能发生的是在与指定的数据一样多的多个数据的回写完成之前接收到回写停止(“Stop_correct_data”)命令SCD(在步骤ST44中)。如果这种情况发生，那么校正处理终止。
如果在步骤ST44中，没有接收到回写停止(“Stop_ocrrect_data)命令SCD，那么执行以下步骤。
设置ECC区域212的保存标志SVFLG，并且将校正数据回写至数据区域211(在步骤ST45中)。在回写以后，将有效性标志VLFLG设置为无效(在步骤ST46中)。如果存在有效性标志VLFLG被设置为有效的任何其他保存区域227，那么重复以上步骤。
以上所讨论的本发明的实施方式提供了以下主要优势。
在作为由主机装置100发出的读取请求的结果而出现校正的情况下，保存区域被设置为保持任何存储单元的地址和数据。通过在存储器内如此管理保存的地址及数据，主机装置100不需要配备管理关于已发生校正的存储单元的信息的功能。
如果存在来自主机100的读取请求的地址和保存在保存区域227中的任何一个地址之间匹配，那么从匹配的保存区域读取数据。因此，可能省掉对谈及的数据的存储单元的访问。
以上说明的特征降低了在执行回写处理以前无法校正的错误发生的可能性。这使得其能改善存储的数据的可靠性。
实施回写处理允许再次保持和检索校正数据，同时对存储单元的数据保持周期复位。这进一步提高了数据的可靠性。
图9A和图9B为示出(与通常系统不同)根据本发明的存储系统能怎样使回写处理对系统性能的不利影响最小化而没有减小对数据保持特性的改进效果的示意图。
图9A示出了其中校正数据的回写处理阻止存储控制器执行读取操作的通常系统的情况。
而图9B示出了该发明系统怎样允许数据以恒定速率输出而没有阻止存储控制器实施读取操作。
根据本发明的这个存储系统能够确定主机系统100开始回写处理的时间。
说明性地，当主机系统100没有访问存储器时，存储系统允许数据回写处理发生。
图10A和图10B为将不能停止回写处理的情况和如同本发明实施例那样的可以停止回写处理的情况对比的示意图。
根据实施方式，如图10B所示，如果在处理期间访问存储器突然变得有必要，则可以停止回写处理；在该访问之后可以重新开始回写处理。
在存储器的保存区域内部管理出现校正的存储单元的地址和数据。因此，主机装置不需要配备有管理这种信息的功能。
图11A和图11B为将回写所有校正数据的情况与回写仅在指定地址处的校正数据的情况进行比较的示意图。
当允许对进行回写处理的地址范围进行选择时，可防止主机装置不需要的回写处理发生。
甚至在已经执行回写处理以后可校正错误仍重复出现的存储单元可能是具有差的数据保持特征的存储单元。
检测这些存储单元并且将其报告给主机装置。进而，主机装置可以利用接收的关于存储单元的信息为根据以确定是否继续使用谈及的存储单元。这些特性有助于进一步改善数据的可靠性。
本申请包含涉及于2009年11月16日向日本专利局提交的日本在先专利申请JP 2009-260705中公开的主题，其全部内容结合于此作为参考。
本领域的技术人员应该理解，根据设计要求和其它因素，可以有多种变形、组合、再组合和替代，只要它们在所附的权利要求或其等同替换的范围之内。

Claims (20)

1.一种非易失存储器，包括：
存储区域，包括数据区域和纠错码区域，所述数据区域被配置为保持数据，所述纠错码区域被配置为保持被称为ECC的纠错码；以及
控制单元，被配置为控制对所述存储区域的访问；
所述控制单元包括：
错误检测和校正功能，被配置为检测从所述数据区域读取的数据中的错误并且校正检测到的错误，
至少一个保存区域，被配置为如果从所述存储区域读取在指定地址处的数据及其对应的ECC并且如果检测到错误，那么所述保存区域保持所述地址及与其相对应的校正数据，以及
有效性表示模块，被配置为指示保持在所述保存区域中的地址和校正数据是否有效，
其中，如果新地址和校正数据进入所述保存区域，那么所述控制单元将所述有效性表示模块设置为有效，如果保持在所述保存区域中的数据变得不需要，那么所述控制单元将所述有效性表示模块设置为无效。
2.根据权利要求1所述的非易失存储器，其中，所述控制单元包括：
比较功能，被配置为将为访问所述存储区域而指定的地址与保持在所述保存区域中的并且其中所述有效性表示模块被设置为有效的所有地址进行比较，
如果在数据读取时所述比较功能检测到地址之间匹配，那么所述控制单元从相应的保存区域输出校正数据。
3.根据权利要求2所述的非易失存储器，其中，如果所述比较功能检测到所述地址之间不匹配，那么所述控制单元从所述数据区域读取数据和从所述ECC区域读取ECC，并且使所述错误检测和校正功能检查数据错误并使不需要校正的数据无变化地输出；以及
在检测到数据错误时，所述控制单元将所述地址和校正数据写入至相应的保存区域，将所述有效性表示模块设置为有效，并且输出所述校正数据。
4.根据权利要求3所述的非易失存储器，其中，所述控制单元包括：
被配置为给出所述地址和校正数据被新添加至所述保存区域的通知的功能。
5.根据权利要求4所述的非易失存储器，其中，所述控制单元包括：
被配置为给出不存在空闲保存区域的通知的功能。
6.根据权利要求2所述的非易失存储器，其中，如果所述比较功能检测到地址之间的匹配，那么所述控制单元将保持匹配地址的保存区域的有效性表示模块设置为无效。
7.根据权利要求6所述的非易失存储器，其中，所述控制单元包括：
被配置为将在所述保存区域中所述有效性表示模块被设置为有效的数据回写至所述存储区域的功能。
8.根据权利要求7所述的非易失存储器，其中，所述控制单元包括：
被配置为指定向其回写数据的保存区域的最大数量的功能，所述最大数量被允许以限制执行所述回写处理所需的时间的方式来指定。
9.根据权利要求7所述的非易失存储器，其中，所述控制单元包括：
被配置为在接收到回写命令时开始回写处理，在完成所述处理时将所述有效性表示模块设置为无效，并且给出所述处理完成的通知的功能。
10.根据权利要求9所述的非易失存储器，其中，所述控制单元包括：
被配置为在接收到回写停止命令时停止所述回写处理并且当再次接收所述回写命令时恢复所停止的所述回写处理的功能。
11.根据权利要求10所述的非易失存储器，其中，所述控制单元包括：
被配置为建立作为保存处理的对象的地址区域的功能，所述功能允许在接收到保存处理对象地址区域设置命令时指定作为所述保存处理对象的地址区域。
12.根据权利要求10所述的非易失存储器，包括：
被配置为在所述存储区域的所述ECC区域中存储保存标志的区域，所述保存标志指示以前执行所述保存处理的地址，
其中，当将保持在所述保存区域中的校正数据回写至所述数据区域时，所述控制单元设置所述保存标志。
13.根据权利要求12所述的非易失存储器，其中，所述控制单元包括：
被配置为在数据读取时从所述数据区域读取数据并且从所述ECC区域读取所述ECC和所述保存标志，并且，在检测到读出的数据中的错误时，除了给出所述地址和校正数据被新添加到所述保存区域的事实的通知之外，还给出保存标志状态的通知的功能。
14.一种存储系统，包括：
存储区域，包括数据区域和纠错码区域，所述数据区域被配置为保持数据，所述纠错码区域被配置为保持被称为ECC的纠错码；
控制单元，被配置为控制对所述存储区域的访问；以及
主机装置，至少包括被配置为指定所述控制单元执行读取操作的功能，以及被配置为指定所述控制单元执行写入操作的功能；
所述控制单元，包括：
错误检测和校正功能，被配置为检测从所述数据区域读取的数据中的错误并且校正检测到的错误，
至少一个保存区域，被配置为如果从所述存储区域读取在来自所述主机装置的指定地址处的数据及其对应的ECC并且如果检测到错误，那么所述保存区域保持所述地址及其对应的校正数据，以及
有效性表示模块，被配置为指示保持在所述保存区域中的地址和校正数据是否有效，
其中，如果新地址和校正数据进入所述保存区域，那么所述控制单元将所述有效性表示模块设置为有效，而如果保持在所述保存区域中的数据变得不需要，那么所述控制单元将所述有效性表示模块设置为无效。
15.根据权利要求14所述的存储系统，其中，所述控制单元包括：
比较功能，被配置为将为访问所述存储区域而指定的地址与保持在所述保存区域中的并且其中所述有效性表示模块被设置为有效的所有地址进行比较，
如果在数据读取时所述比较功能检测到地址之间匹配，那么所述控制单元从相应的保存区域输出校正数据。
16.根据权利要求15所述的存储系统，其中，如果所述比较功能检测到所述地址之间不匹配，那么所述控制单元从所述数据区域读取数据和从所述ECC区域读取ECC，并且使所述错误检测和校正功能检查数据错误并使得不需要校正的数据无变化地输出；以及
在检测到数据错误的时候，所述控制单元将所述地址和校正数据写入至相应的保存区域，将所述有效性表示模块设置为有效，并且输出所述校正数据。
17.根据权利要求16所述的存储系统，其中，所述控制单元包括：
被配置为通知所述主机装置所述地址和校正数据被新添加至所述保存区域的功能，
被配置为通知所述主机装置不存在空闲保存区域的功能。
18.根据权利要求17所述的存储系统，其中，所述控制单元包括：
被配置为如果所述比较功能检测到地址之间匹配，那么将保持所述匹配地址的保存区域的有效性表示模块设置为无效的功能；
被配置为将在所述保存区域中所述有效性表示模块被设置为有效的数据回写至所述存储区域的功能，以及
被配置为指定向其回写数据的保存区域的最大数量的功能；
其中，所述主机装置可以以限制执行所述回写处理所需的时间的方式来指定保存区域的所述最大数量。
19.根据权利要求18所述的存储系统，其中，所述控制单元包括：
被配置为在从所述主机装置接收到回写命令时开始回写处理，在完成所述处理时将所述有效性表示模块设置为无效，并且给出所述处理完成的通知的功能；以及
被配置为在从所述主机装置接收到回写停止命令时停止所述回写处理的功能；
当再次从所述主机装置接收到所述回写命令时，所述控制单元恢复停止的所述回写处理。
20.根据权利要求19所述的存储系统，包括：
被配置为在所述存储区域的所述ECC区域中存储保存标志的区域，所述保存标志指示以前执行所述保存处理的地址，
其中，所述控制单元包括：被配置为建立作为保存处理的对象的地址区域的功能，所述功能允许由来自所述主机装置的保存处理目的地址区域设置命令来指定作为所述保存处理对象的地址区域；
当将保持在所述保存区域中的校正数据回写至所述数据区域时，所述控制单元设置所述保存标志；以及
所述控制单元进一步包括：被配置为在数据读取时从所述数据区域读取数据并且从所述ECC区域读取所述ECC和所述保存标志的功能，如果在检索的数据中检测到错误，所述功能进一步除了通知所述地址和校正数据被新添加到所述保存区域的事实的之外，还通知所述主机装置保存标志状态，如果不存在空闲保存区域，那么所述功能进一步通知所述主机装置所述保存区域的不可用性。
CN201010538227.3A 2009-11-16 2010-11-09 非易失存储器和存储系统 Active CN102063940B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009260705A JP2011108306A (ja) 2009-11-16 2009-11-16 不揮発性メモリおよびメモリシステム
JP2009-260705 2009-11-16

Publications (2)

Publication Number Publication Date
CN102063940A true CN102063940A (zh) 2011-05-18
CN102063940B CN102063940B (zh) 2014-08-06

Family

ID=43999175

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010538227.3A Active CN102063940B (zh) 2009-11-16 2010-11-09 非易失存储器和存储系统

Country Status (4)

Country Link
US (1) US8683290B2 (zh)
JP (1) JP2011108306A (zh)
CN (1) CN102063940B (zh)
TW (1) TWI414941B (zh)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102810336A (zh) * 2011-06-03 2012-12-05 索尼公司 非易失性存储器、存储器控制器及其访问方法
CN102981976A (zh) * 2012-12-05 2013-03-20 清华大学 用于数据存储的访问控制方法
CN103578566A (zh) * 2012-07-23 2014-02-12 群联电子股份有限公司 存储器存储装置及其修复方法
CN103593252A (zh) * 2012-08-14 2014-02-19 旺宏电子股份有限公司 具有动态错误侦测及更正的存储器
CN103995756A (zh) * 2013-02-14 2014-08-20 索尼公司 存储控制器、存储设备、信息处理系统和存储控制方法
CN105469822A (zh) * 2014-09-12 2016-04-06 华邦电子股份有限公司 半导体存储器装置、半导体系统以及读取方法
CN108573732A (zh) * 2017-03-09 2018-09-25 东芝存储器株式会社 半导体存储装置以及数据读出方法
CN110347529A (zh) * 2014-11-13 2019-10-18 旺宏电子股份有限公司 用于执行错误侦测协议的存储器装置及方法
CN111666175A (zh) * 2019-03-05 2020-09-15 东芝存储器株式会社 存储装置及数据读取方法
CN112133356A (zh) * 2020-09-11 2020-12-25 深圳市宏旺微电子有限公司 eMMC中RPMB的功能测试方法、装置和计算机设备
CN113495672A (zh) * 2020-04-01 2021-10-12 长鑫存储技术有限公司 读写方法及存储器装置
CN113495675A (zh) * 2020-04-01 2021-10-12 长鑫存储技术有限公司 读写方法及存储器装置
CN113495674A (zh) * 2020-04-01 2021-10-12 长鑫存储技术有限公司 读写方法及存储器装置
CN113496745A (zh) * 2020-04-03 2021-10-12 澜起科技股份有限公司 用于修复存储模块缺陷的装置和方法以及存储器系统
CN113495671A (zh) * 2020-04-01 2021-10-12 长鑫存储技术有限公司 读写方法及存储器装置
US11894088B2 (en) 2020-04-01 2024-02-06 Changxin Memory Technologies, Inc. Method for reading and writing and memory device
US11899971B2 (en) 2020-04-01 2024-02-13 Changxin Memory Technologies, Inc. Method for reading and writing and memory device
US11914479B2 (en) 2020-04-01 2024-02-27 Changxin Memory Technologies, Inc. Method for reading and writing and memory device

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013048493A1 (en) 2011-09-30 2013-04-04 Intel Corporation Memory channel that supports near memory and far memory access
US9317429B2 (en) 2011-09-30 2016-04-19 Intel Corporation Apparatus and method for implementing a multi-level memory hierarchy over common memory channels
CN107608910B (zh) 2011-09-30 2021-07-02 英特尔公司 用于实现具有不同操作模式的多级存储器分级结构的设备和方法
CN103946812B (zh) 2011-09-30 2017-06-09 英特尔公司 用于实现多级别存储器分级体系的设备和方法
KR20130049332A (ko) * 2011-11-04 2013-05-14 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
US8793558B2 (en) * 2012-08-27 2014-07-29 Freescale Semiconductor, Inc. Adaptive error correction for non-volatile memories
JP5843804B2 (ja) 2013-03-25 2016-01-13 株式会社東芝 演算装置およびエラー処理方法
JP2015225603A (ja) * 2014-05-29 2015-12-14 富士通株式会社 ストレージ制御装置、ストレージ制御方法およびストレージ制御プログラム
KR102395158B1 (ko) * 2015-05-08 2022-05-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20170098538A (ko) * 2016-02-22 2017-08-30 에스케이하이닉스 주식회사 반도체 장치 및 그 구동 방법
JP6799262B2 (ja) * 2017-03-03 2020-12-16 富士通株式会社 演算処理装置及び演算処理装置の制御方法
US10146615B2 (en) * 2017-04-24 2018-12-04 Arteris, Inc. Recovery of a system directory after detection of uncorrectable error
JP7202990B2 (ja) * 2019-08-27 2023-01-12 三菱電機株式会社 Ｄｒａｍ診断方法
JP6927610B1 (ja) * 2020-03-13 2021-09-01 Ｎｅｃプラットフォームズ株式会社 キャッシュ制御装置、キャッシュシステムおよびキャッシュ制御方法
WO2021261157A1 (ja) * 2020-06-25 2021-12-30 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置
US11740973B2 (en) 2020-11-23 2023-08-29 Cadence Design Systems, Inc. Instruction error handling
KR20230012274A (ko) 2021-07-15 2023-01-26 삼성전자주식회사 메모리 장치 동작 방법, 메모리 컨트롤러의 동작 방법 및 메모리 시스템
US20240232095A9 (en) * 2022-10-24 2024-07-11 Micron Technology, Inc. Memory device having cache storing cache data and scrub data

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63271555A (ja) * 1987-04-28 1988-11-09 Nec Corp 記憶制御方式
JP3068009B2 (ja) * 1996-08-06 2000-07-24 日本電気株式会社 冗長化メモリのエラー訂正機構
US20090150744A1 (en) * 2007-12-06 2009-06-11 David Flynn Apparatus, system, and method for ensuring data validity in a data storage process

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4084236A (en) * 1977-02-18 1978-04-11 Honeywell Information Systems Inc. Error detection and correction capability for a memory system
US4920539A (en) * 1988-06-20 1990-04-24 Prime Computer, Inc. Memory error correction system
US4995041A (en) * 1989-02-03 1991-02-19 Digital Equipment Corporation Write back buffer with error correcting capabilities
JPH0368009A (ja) 1989-08-08 1991-03-25 Oki Electric Ind Co Ltd 計算機内の信号転送装置
US5233616A (en) * 1990-10-01 1993-08-03 Digital Equipment Corporation Write-back cache with ECC protection
JPH056313A (ja) * 1991-06-27 1993-01-14 Oki Electric Ind Co Ltd メモリアクセス制御装置
JPH06110793A (ja) * 1992-09-30 1994-04-22 Toshiba Corp 不揮発性半導体記憶装置
GB2289779B (en) * 1994-05-24 1999-04-28 Intel Corp Method and apparatus for automatically scrubbing ECC errors in memory via hardware
US6076183A (en) * 1997-12-18 2000-06-13 Bull, S.A. Method of memory error correction by scrubbing
JP3937214B2 (ja) * 1999-09-17 2007-06-27 株式会社ルネサステクノロジ エラー訂正回数を記録する記憶装置
US7051264B2 (en) * 2001-11-14 2006-05-23 Monolithic System Technology, Inc. Error correcting memory and method of operating same
JP2003248631A (ja) * 2002-02-26 2003-09-05 Nec Microsystems Ltd メモリ制御回路及びメモリ制御方法
US7173852B2 (en) * 2003-10-03 2007-02-06 Sandisk Corporation Corrected data storage and handling methods
US7159069B2 (en) * 2004-06-23 2007-01-02 Atmel Corporation Simultaneous external read operation during internal programming in a flash memory device
US7437597B1 (en) * 2005-05-18 2008-10-14 Azul Systems, Inc. Write-back cache with different ECC codings for clean and dirty lines with refetching of uncorrectable clean lines
JP2008225835A (ja) * 2007-03-13 2008-09-25 Fujitsu Ltd メモリアクセス制御方法及び回路、並びに情報処理装置
JP2008310896A (ja) * 2007-06-15 2008-12-25 Spansion Llc 不揮発性記憶装置、不揮発性記憶システムおよび不揮発性記憶装置の制御方法
JP5202130B2 (ja) * 2008-06-24 2013-06-05 株式会社東芝 キャッシュメモリ、コンピュータシステム、及びメモリアクセス方法
TW200926192A (en) * 2009-02-10 2009-06-16 Abounion Tech Method for checking and correcting errors of data

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63271555A (ja) * 1987-04-28 1988-11-09 Nec Corp 記憶制御方式
JP3068009B2 (ja) * 1996-08-06 2000-07-24 日本電気株式会社 冗長化メモリのエラー訂正機構
US20090150744A1 (en) * 2007-12-06 2009-06-11 David Flynn Apparatus, system, and method for ensuring data validity in a data storage process

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102810336B (zh) * 2011-06-03 2017-04-12 索尼公司 非易失性存储器、存储器控制器及其访问方法
CN102810336A (zh) * 2011-06-03 2012-12-05 索尼公司 非易失性存储器、存储器控制器及其访问方法
CN103578566A (zh) * 2012-07-23 2014-02-12 群联电子股份有限公司 存储器存储装置及其修复方法
CN103578566B (zh) * 2012-07-23 2016-08-24 群联电子股份有限公司 存储器存储装置及其修复方法
CN103593252A (zh) * 2012-08-14 2014-02-19 旺宏电子股份有限公司 具有动态错误侦测及更正的存储器
CN103593252B (zh) * 2012-08-14 2017-06-13 旺宏电子股份有限公司 具有动态错误侦测及更正的存储器
CN102981976A (zh) * 2012-12-05 2013-03-20 清华大学 用于数据存储的访问控制方法
CN102981976B (zh) * 2012-12-05 2016-05-25 清华大学 用于数据存储的访问控制方法
CN103995756A (zh) * 2013-02-14 2014-08-20 索尼公司 存储控制器、存储设备、信息处理系统和存储控制方法
CN103995756B (zh) * 2013-02-14 2018-05-11 索尼公司 存储控制器、存储设备、信息处理系统和存储控制方法
CN105469822A (zh) * 2014-09-12 2016-04-06 华邦电子股份有限公司 半导体存储器装置、半导体系统以及读取方法
CN110347529A (zh) * 2014-11-13 2019-10-18 旺宏电子股份有限公司 用于执行错误侦测协议的存储器装置及方法
CN108573732A (zh) * 2017-03-09 2018-09-25 东芝存储器株式会社 半导体存储装置以及数据读出方法
CN108573732B (zh) * 2017-03-09 2022-02-18 铠侠股份有限公司 半导体存储装置以及数据写入方法
CN111666175A (zh) * 2019-03-05 2020-09-15 东芝存储器株式会社 存储装置及数据读取方法
CN111666175B (zh) * 2019-03-05 2023-11-03 铠侠股份有限公司 存储装置及数据读取方法
CN113495675A (zh) * 2020-04-01 2021-10-12 长鑫存储技术有限公司 读写方法及存储器装置
US11899971B2 (en) 2020-04-01 2024-02-13 Changxin Memory Technologies, Inc. Method for reading and writing and memory device
US11922023B2 (en) 2020-04-01 2024-03-05 Changxin Memory Technologies, Inc. Read/write method and memory device
CN113495671A (zh) * 2020-04-01 2021-10-12 长鑫存储技术有限公司 读写方法及存储器装置
CN113495672A (zh) * 2020-04-01 2021-10-12 长鑫存储技术有限公司 读写方法及存储器装置
CN113495672B (zh) * 2020-04-01 2023-08-11 长鑫存储技术有限公司 读写方法及存储器装置
CN113495675B (zh) * 2020-04-01 2023-08-11 长鑫存储技术有限公司 读写方法及存储器装置
CN113495674B (zh) * 2020-04-01 2023-10-10 长鑫存储技术有限公司 读写方法及存储器装置
CN113495671B (zh) * 2020-04-01 2023-10-17 长鑫存储技术有限公司 读写方法及存储器装置
US11914479B2 (en) 2020-04-01 2024-02-27 Changxin Memory Technologies, Inc. Method for reading and writing and memory device
US11869615B2 (en) 2020-04-01 2024-01-09 Changxin Memory Technologies, Inc. Method for reading and writing and memory device
US11881240B2 (en) 2020-04-01 2024-01-23 Changxin Memory Technologies, Inc. Systems and methods for read/write of memory devices and error correction
US11894088B2 (en) 2020-04-01 2024-02-06 Changxin Memory Technologies, Inc. Method for reading and writing and memory device
CN113495674A (zh) * 2020-04-01 2021-10-12 长鑫存储技术有限公司 读写方法及存储器装置
CN113496745A (zh) * 2020-04-03 2021-10-12 澜起科技股份有限公司 用于修复存储模块缺陷的装置和方法以及存储器系统
CN113496745B (zh) * 2020-04-03 2024-03-08 澜起科技股份有限公司 用于修复存储模块缺陷的装置和方法以及存储器系统
CN112133356A (zh) * 2020-09-11 2020-12-25 深圳市宏旺微电子有限公司 eMMC中RPMB的功能测试方法、装置和计算机设备

Also Published As

Publication number Publication date
CN102063940B (zh) 2014-08-06
JP2011108306A (ja) 2011-06-02
US20110119558A1 (en) 2011-05-19
TW201120636A (en) 2011-06-16
US8683290B2 (en) 2014-03-25
TWI414941B (zh) 2013-11-11

Similar Documents

Publication Publication Date Title
CN102063940B (zh) 非易失存储器和存储系统
US8862808B2 (en) Control apparatus and control method
US8812901B2 (en) Methods and apparatus for marking writes on a write-protected failed device to avoid reading stale data in a RAID storage system
JP3078946B2 (ja) 一括消去型不揮発性メモリの管理方法及び半導体ディスク装置
EP2162822B1 (en) Emerging bad block detection
US5406529A (en) Flash non-volatile memory
US8281065B2 (en) Systems and methods for determining the status of memory locations in a non-volatile memory
US7464322B2 (en) System and method for detecting write errors in a storage device
US8479062B2 (en) Program disturb error logging and correction for flash memory
US9256526B2 (en) Flash memory storage system and access method
US10020822B2 (en) Error tolerant memory system
US7080207B2 (en) Data storage apparatus, system and method including a cache descriptor having a field defining data in a cache block
US20130268492A1 (en) Method and System for Efficient Write Journal Entry Management for a Distributed File System
EP2227813A2 (en) Method and apparatus of automatically selecting error correction algorithms
US20120030435A1 (en) Memory device, memory management device, and memory management method
US20160224419A1 (en) Device and method
WO2002086720A2 (en) Method and apparatus for updating an error-correcting code during a partial line store
KR20200087486A (ko) 메모리 시스템에서의 휘발성 메모리 내 오류를 처리하는 방법 및 장치
US8230276B2 (en) Writing to memory using adaptive write techniques
US7577804B2 (en) Detecting data integrity
JP2006099802A (ja) 記憶制御装置およびキャッシュメモリの制御方法
US20200073701A1 (en) Data storage device, operation method thereof and storage system having the same
US11681706B2 (en) System and method for accelerated data search of database storage system
US10922025B2 (en) Nonvolatile memory bad row management
US6710958B2 (en) Optimized sparing table and method

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant