CN110347529A - 用于执行错误侦测协议的存储器装置及方法 - Google Patents

Abstract

本发明公开了一种用于执行错误侦测协议的存储器装置及方法。该存储器装置包含：一存储器阵列；一第一输入端，用以接收对应于一命令周期期间的一控制讯号；一第二输入端，用以在该命令周期期间接收一访问控制讯号，并用以在该命令周期期间接收一错误侦测讯号，其中该错误侦测讯号包含对应于该访问控制讯号的信息；一错误码产生器电路，用以产生对应于一控制器要求的一读取数据信息的该错误侦测讯号；一输出端，用以提供该错误侦测讯号到该控制器；以及一控制逻辑，用以通过比较该访问控制讯号与该错误侦测讯号验证该访问控制讯号的正确性，且当该访问控制讯号的正确性被验证后，在该命令周期期间在该存储器阵列上执行一操作。

Description

用于执行错误侦测协议的存储器装置及方法

本申请是分案申请，母案的申请号：201510688120.X，申请日：2015年10月22日，名称：用于执行错误侦测协议的存储器装置及方法。

技术领域

本发明是有关于的一种用于侦测存储器控制器和存储器装置之间的控制讯号及数据讯号的错误的方法及装置。

背景技术

存储器装置通常一存储器控制器控制，存储器控制器通过传送命令到存储器装置而可控制存储器装置的操作，例如存储器装置的读取或者写入。存储器控制器的命令或者数据可经由一或多个输入/输出线的数据总线或者根据一特定协议的一通讯路径被传送到存储器装置。

示范的「读取」或「写入」协议可使用如图1A及图1B的时序图所示的一串行通讯(串行通讯s)。如图1A所示，一存储器控制器可输出一芯片选择讯号102作为一芯片选择输出CS#，输出一频率讯号104作为一频率输出CLK，及输出一访问控制讯号106作为一或多个数据输入/输出DQ[7:0]。在此例中，在一命令周期一「低电平」的芯片选择讯号102致能串行存取到存储器装置，命令周期延伸频率讯号104的多个频率脉冲的期间。如图1A所示，用于读取命令的访问控制讯号106包含多个命令(CMD)位110，命令位110可例如包含一个2位的命令传送到存储器装置以开始一读取操作。接在命令位110之后，访问控制讯号包含多个地址位120，地址位120可例如包含一个4位的地址以指示存储器装置的读取地址。之后，示范的读取协议可包含一虚拟周期125作为访问控制讯号106的一部份，虚拟周期125可延伸多个频率脉冲，例如图示的4个频率脉冲，以等待存储器装置准备输出的数据。在虚拟周期125之后，访问控制讯号106包含多个读取数据位130。在此例中，存储器控制器可在频率讯号104的上升边缘选通命令位110及地址位120，反之存储器控制器在频率讯号104的下降边缘选通读取数据位130。之后芯片选择讯号102被驱动为「高电平」以结束读取命令周期。

如图1B所示，一示范的用于写入命令的访问控制讯号108包含多个命令(CMD)位140传送到存储器装置以开始一写入操作。接在命令位140之后为指示存储器装置的写入地址的多个地址位150。之后，访问控制讯号108包含欲写入到存储器装置的数据构成的多个数据位160。在根据写入协议输出数据位160之后，存储器控制器驱动芯片选择讯号102为「高电平」以触发在存储器装置嵌入写入命令周期。

在图1A及图1B的例子中，适当的读取/写入操作部分依据存储器装置及存储器控制器之间的访问控制讯号106/108的完整且精确的传输。随着存储器密度增加且处理量的要求需要更高操作频率访问控制讯号中传送的信息被存储器或存储器控制器不正确的传送或接收的可能也增加了。举例来说，传输延迟和噪声效应可能导致经由总线DQ[7:0]传输的数据命令、地址或数据位的失真而造成存储器装置和存储器控制器之间的访问控制讯号不正确的传输。因此，包含错误侦测能力的串行通讯协议对存储器系统是有益的。

发明内容

依据本发明，提供一种存储器装置，以执行错误侦测协议。存储器装置包含存储器阵列及第一输入端。第一输入端接收对应于命令周期期间的控制讯号。存储器装置还包含第二输入端，在命令周期期间接收访问控制讯号，并在命令周期期间接收错误侦测讯号，其中错误侦测讯号包含对应于访问控制讯号的信息。存储器装置更包含控制逻辑以通过比较访问控制讯号与错误侦测讯号验证访问控制讯号的正确性，且当访问控制讯号的正确性被验证后，在命令周期期间在存储器阵列上执行操作。

依据本发明，还提供一种存储器控制器以在存储器装置的存储器阵列上控制读取及写入操作。存储器控制器提供访问控制讯号到存储器装置。访问控制讯号包含命令信息及地址信息。命令信息指示在存储器阵列上欲执行的操作，地址信息指示欲执行的操作的一地址。存储器控制器还产生包含多个命令错误侦测位及多个地址错误侦测位的错误侦测讯号。多个命令错误侦测位对应命令信息，多个地址错误侦测位对应地址信息。存储器控制器更在提供命令信息之后以时间多任务方法提供多个命令错误侦测位到存储器装置，并在提供地址信息之后以时间多任务方法提供多个地址错误侦测位到存储器装置。

并且，还提供一种存储器系统，包含存储器控制器以在存储器装置的存储器阵列上控制读取及写入操作。存储器控制器提供访问控制讯号到存储器装置。访问控制讯号包含命令信息及地址信息。命令信息指示在存储器阵列上欲执行的操作，地址信息指示欲执行的操作的一地址。存储器控制器还产生包含多个命令错误侦测位及多个地址错误侦测位的错误侦测讯号。多个命令错误侦测位对应命令信息，多个地址错误侦测位对应地址信息。存储器控制器提供错误侦测讯号到存储器装置。存储器系统还包含存储器装置。存储器装置包含输入端及控制逻辑。输入端接收访问控制讯号及错误侦测讯号。控制逻辑通过比较访问控制讯号与错误侦测讯号验证访问控制讯号的正确性，且当访问控制讯号的正确性被验证后，在命令周期期间在存储器阵列上执行操作。

还提供一种方法以使存储器装置执行错误侦测协议。此方法包含接收对应于命令周期的芯片选择讯号，及在命令周期期间接收访问控制讯号及错误侦测讯号，其中错误侦测讯号包含对应于访问控制讯号的信息。此方法还包含比较访问控制讯号与错误侦测讯号以验证访问控制讯号的正确性，且当访问控制讯号的正确性被验证后，在命令周期期间在存储器阵列上执行操作。

本发明的特征和优点可以从下列的描述中说明，并且部分地是从描述中显而易见的、或者可通过本发明的实施而得知。这些特征和优点可以由所附的申请专利范围所特别指出的元件和其组合实现。

应当理解的是，前述一般的描述和以下的详细描述都只是示例性和说明性的，并不如要求保护申请专利范围用以限制本发明的。

所附的图式包含在说明书中，并与说明书构成本说明书的一部分，图式示出了本发明的几个实施例，并且可参照说明书用于解释本发明的原理。

附图说明

图1A及图1B绘示传统的串行通讯读取及写入协定的时序图。

图2绘示依据本发明实施例的示范的存储器系统的示意图。

图3绘示依据一示范实施例控制存储器装置的流程图。

图4A及图4B绘示示范的串行通讯写入协定的时序图。

图5A、图5B及图5C绘示依据一实施例的示范存储器装置的方块图。

图6A及图6B绘示依据示范的串行通讯读取协议的时序图。

图7A、图7B及图7C绘示依据另一实施例的示范存储器装置的方块图。

图8A及图8B绘示示范的串行通讯读取和写入协定的时序图。

图9A、图9B及图9C绘示依据另一实施例的示范存储器装置的方块图。

图10A及图10B绘示了描述依据本发明实施例执行示范通讯协议的存储器装置执行的流程的流程图。

【符号说明】

102、CS#、402：芯片选择讯号

104、CLK、404：频率讯号

106、108、420、806、808：访问控制讯号

DQ[7:0]：数据输入/输出总线

110、140、410：命令位

120、150、412：地址位

125、417：虚拟周期

130、418：读取数据位

160、414：数据位

CHK[7:0]：错误侦测总线

200：存储器系统

210：控制器

220、220a、220b、220c：存储器装置

212、222：频率输出/输入脚位

214、224：芯片选择输出/输入脚位

216、226：数据总线脚位

218、228：错误侦测总线输入/输出脚位

219、ERR#：错误输入/输出脚位

300：流程

310：在芯片选择输出脚位驱动一低电平的芯片选择讯号

320：输出访问控制讯号位

330：产生错误侦测码

340：输出错误诊测位

350：在芯片选择输出脚位驱动一高电平的芯片选择讯号

406、408：写入协定

411、413、415、416、419、C CHK、A CHK、D CHK、CHK：错误侦测码

502：存储器阵列

504：X译码器

506：Y译码器

508：电压产生器

510：地址产生器

520、520a、520b：输入缓冲器

522a、522b、522c：控制逻辑

524a、524b、524c：输出多任务器

530：解多任务器

532：错误缓存器

534：命令译码器

536：地址缓存器

538：数据缓存器

540：状态机

550：感测放大器

552：错误码产生器

554：多任务器

556、704、556a、556b：输出缓冲器

602：错误状态讯号

702：错误状态产生器电路

807、809：错误侦测讯号

1010：接收对应于一命令周期的一芯片选择讯号

1020：接收访问控制讯号

1030：接收错误侦测讯号

1040：比较错误侦测讯号与访问控制讯号

1050：验证访问控制讯号是否正确地被接收

1055：输出错误讯号

1060：在存储器阵列上执行操作

1110：产生错误侦测码

1120：输出读取数据

1130：输出错误侦测信息

具体实施方式

符合本发明的实施例包含侦测在一存储器系统中的一数据总线的传输错误的系统、装置和方法。本发明的实施例是有关于一种提供错误侦测讯号的串行通讯，错误侦测讯号用于验证存储器装置及存储器控制器之间传输的一访问控制讯号中提供的信息的正确性。在一些实施例中，一示范的错误侦测讯号使用与用于传输存储器装置及存储器控制器之间的访问控制讯号信息的同一数据总线被传输。在本发明的实施例中，一错误侦测讯号包含对应于访问控制讯号中包含的一或多个命令、地址或数据的信息。

在本文中，参照所附图式仔细地描述本发明的一些实施例。尽可能地，图式中相同的参考符号用来表示相同或相似的元件。

图2绘示依据本发明实施例的一示范的存储器系统200的示意图。存储器系统200包含存储器控制器210及存储器装置220。存储器控制器210及存储器装置220各包含具有多个对应脚位的一接口，这些对应脚位用于接收及传输通讯讯号给彼此。如图所示，第一组脚位(212、222)对应频率输出/输入脚位CLK以传送及接收一系统频率讯号以同步存储器控制器210与存储器装置220之间通讯的讯号。第二组脚位(214、224)对应芯片选择(也称为从属选择，slave select)输出/输入脚位CS#以启动或致能存储器装置220以与存储器控制器210通讯。第三组脚位(216、226)对应数据总线脚位DQ[7:0]以与存储器装置220传输及接收一访问控制讯号。在一些实施例中，偶接在脚位组216和226之间的数据总线用以包含1、2或4脚位/线的总线。数据总线可用以使用共同脚位或线与存储器装置220同时传输及接收控制讯号。或者，数据总线可包含不同脚位或线以分开讯号输入通讯及输出通讯。

本发明的一些实施例也可包含第四组脚位(218、228)对应于错误侦测总线输入/输出脚位CHK[7:0]。在一些实施例中，错误侦测总线偶接在输入/输出脚位218/228之间。错误侦测总线也可以一相似号码的脚位或线作为总线DQ[7:0]。一些实施例更可包含第五组脚位(219、229)对应于错误输入/输出脚位ERR#用以依据本发明的实施例从存储器装置220传送一错误讯号到存储器控制器210。在一些实施例中，错误侦测总线偶接在输入/输出脚位218/228之间。

依据本发明的实施例，存储器控制器210用以控制存储器装置220的操作。举例来说，存储器控制器210可包含任意数目的元件(硬件或软件)及电路和元件及电路的组合以执行本发明的实施例相关于示范读取和写入协议的方法。例如，除了如图5A所揭露的存储器装置220的特定组成，存储器控制器210也可包含一或多个状态机、缓存器、错误码产生器电路及其他逻辑电路以依据本发明的实施例与存储器装置220进行通讯。逻辑电路可以是专用电路或可编程闸极阵列电路，或可被可编程处理器或微处理器相关联的软件指令实现。存储器控制器210可包含任何这些或其他已知元件的组合，并且可被提供作为例如微控制器的单一装置或者可被多个独立的装置实现。本领域技术人员已知的存储器控制器210的任何组成皆可实现并执行本发明的方法。

在一些实施例中，存储器装置220可包含一串联型的NOR型闪存阵列。在其他实施例中，存储器装置220可包含其他类型的存储器装置，例如NAND型闪存、相变化存储器(PCM)、电阻式随机存取存储器(RRAM)或任何其他类型可用于串行通讯的易失或非易失存储器。存储器装置220的其他方面在下文中更详细的讨论。

图3绘示存储器控制器210执行依据本发明实施例的示范的读取或写入协议的流程300的流程图。图4A及图4B绘示依据本发明实施例的示范的读取或写入协议流程300中的操作的时序图。在步骤310，存储器控制器210例如在芯片选择输出脚位214驱动或输出一低电平的芯片选择讯号。如图4A及图4B所示的低电平的芯片选择讯号402可启动存储器装置220或致能与存储器装置220的通讯。在芯片选择输出脚位驱动低电平的芯片选择讯号指示一命令周期的开始。芯片选择讯号402例如在命令周期期间保持低电平，如图4A所示。本发明所使用的「命令周期」通常表示对应于一预定数目的连续频率脉冲404访问控制讯号在存储器控制器210与存储器装置220之间依据一预定协议在通讯的周期。在本发明的例子中，命令周期运行在芯片选择输出讯号402为低电平的周期期间。本发明所使用的「访问控制讯号」通常表示在存储器控制器210与存储器装置220之间通讯的一讯号，访问控制讯号包含对应一命令码及一地址码的多个信息讯位。在一些实施例中，从存储器控制器传送到存储器装置220一访问控制讯号也包含对应欲写入到存储器装置220的存储器阵列的数据的多个信息位。「访问控制讯号」也通常包含存储器控制器210依据例如读取协议从存储器装置220接收到的多个信息位。

在步骤320中，存储器控制器210由数据总线输入/输出脚位216DQ[7:0]输出多个访问控制讯号位到存储器装置220。如图4A及图4B所示，访问控制讯号位包含第一复数字元，例如对应命令码的CMD位410，用以传送讯号到存储器装置220以在存储器装置的存储器阵列上的开始一操作，例如读取或写入操作。访问控制讯号位的第二复数字元对应地址信息412，地址信息412指示存储器装置220的存储器阵列上欲执行的操作的一地址。访问控制讯号位的第三复数字元对应数据信息414，例如在地址信息412指示的地址的欲写入到存储器阵列的数据。

在步骤330，存储器控制器210产生包含对应访问控制讯号位的多个位的一错误侦测码。对于在图4A所示的例子，对访问控制讯号位的第一复数字元、第二复数字元及第三复数字元分别产生错误侦测码。例如，错误侦测位由第一错误侦测码“C CHK”411、第二错误侦测码“A CHK”412、及第三错误侦测码“D CHK”415组成。第一错误侦测码“C CHK”411对应访问控制讯号的第一复数字元的命令信息410产生。第二错误侦测码“ACHK”413对应访问控制讯号的第二复数字元的地址信息412产生。第三错误侦测码“D CHK”415对应访问控制讯号的第三复数字元的数据信息414产生。在另一实施例中，如图4B所示，误侦测位由错误侦测码“CHK”416组成。错误侦测码“CHK”416对应命令信息410、地址信息412、及数据信息414的组合产生。在本发明的实施例中，错误侦测位可包含校对和(checksum)、奇偶性(parity)、循环冗余检查(cyclic redundancy check，CRC)码、或者对应其他错误侦测码使存储器装置220验证接收的访问控制讯号位的正确性的位。

在步骤340，存储器控制器210输出对应于步骤330中产生的错误侦测码的多个错误侦测位。在本发明的实施例中，依据一示范的串行通讯协议执行步骤330和340以在一命令周期期间对在存储器控制器210和存储器装置220之间传输的访问控制讯号信息进行错误侦测。

如图4A及图4B所示，访问控制讯号位依据一特定协议在步骤340中被输出。根据如图4A所示的一第一「写入协议」406，存储器控制器210输出访问控制讯号命令位410之后接着输出第一错误侦测码“C CHK”411。存储器控制器210之后输出地址位412，再接着输出第二错误侦测码“A CHK”413。在输出错误侦测位413之后，存储器控制器210依序输出数据位414及第三错误侦测码“D CHK”415。

根据如图4B所示的一第二「写入协议」408，存储器控制器210依序输出访问控制讯号命令位410、地址位412、数据位414及错误侦测码“CHK”416。如上所述，在此实施例中的错误侦测码“CHK”416对应命令位410、地址位412、及数据位414的组合。在另一实施例中(未绘示)，一附加的或其他错误侦测码可对应命令位410和地址位412的组合产生。关联此附加的或其他错误侦测码的错误侦测位可在地址位412之后被输出。依据本发明的实施例的其他组合也可执行。

在步骤350中，存储器控制器210在芯片选择输出脚位214驱动高电平的芯片选择讯号以指示本发明实施例的命令周期的结束。

如图4A及图4B所示，依据本发明的实施例的一示范「写入协议」使用数据总线DQ[7:0]依序传输访问控制讯号信息410、412及414和错误侦测信息411、413、及415或416到存储器装置220。在图4A的例子中，示范的写入协定406的命令周期有12个频率脉冲周期的一期间，其中这三个错误校正码群组411、413、及415在一单一频率周期被传送。并且，命令位410在单一频率周期被传送，而地址位群组412和数据位群组414分别在四个频率周期中被传送。对图4B所示的示范的写入协议408，命令位410在两个频率周期中被传送，而地址位群组412和数据位群组414分别在四个频率周期中被传送。在此实施例中，错误侦测位416在单一频率周期被传送。然而，本发明的实施例不以此为限。在任何特定的应用钟，用于传送不同位群组的频率周期的数目以及命令位、地址位、及错误侦测位的长度可依据数据总线DQ[7:0]的一或多个而决定(亦即1、2或4线的总线)及其他命令编码机制或者地址编码机制而决定。本发明还包含上述的其他的变型和修改。

图5A绘示用以执行图4A及图4B的串行通讯协议的一示范的存储器装置220a的方块图。存储器装置220a包含多个输入端及输出端以和如图2讨论的存储器控制器210连接。和存储器控制器210连接的输入端如所示的用以接收频率讯号CLK的CLK输入端、用以接收芯片选择讯号的CS#输入端、及一或多个对应数据总线DQ[7:0]的输入/输出端。存储器装置220a可包含多个逻辑元件设置为一或多个缓冲器、状态机、缓存器、多任务器/解多公器、错误码产生器电路及其他逻辑电路以执行本发明实施例的方法。这些逻辑电路可为专用电路或可编程闸极阵列电路。

示范的存储器装置220a可包含存储器阵列502(例如为NOR型存储器阵列)、X译码器电路504、Y译码器电路506、电压产生器电路508及地址产生器电路510。如本领域理解的，这些元件可用以在存储器阵列502上执行操作。详细的功能讨论就因此省略。

存储器装置220a也包含输入缓冲器电路520、控制逻辑电路522a及输出多任务器电路524a，以执行相关于本发明的串行通讯协议的操作。如图所示，存储器装置220a包含多个通讯路径以电性偶接多个元件及电路以执行本发明的串行通讯协议。如图所示，输入缓冲器520连接数据总线DQ[7:0]以接收访问控制讯号位及错误侦测讯号位。输入缓冲器520基于接收的频率讯号及芯片选择讯号提供接收的讯号位到控制逻辑522a。图5B绘示控制逻辑522a的其他形式。根据本发明的实施例，输出多任务器524a也连接到数据总线DQ[7:0]以输出从存储器阵列502存取的读取数据。输出多任务器524a的其他功能参照图5C描述。

如图5B所示，控制逻辑522a包含多个逻辑元件和电路以执行本发明实施例。举例来说，如图4A和图4B描述的，提供解多任务电路530以时间多任务在数据总线DQ[7:0]分开命令位、地址位、数据位及错误侦测位。解多任务电路530连接到错误缓存器532、命令译码电路534、地址缓存器536及数据缓存器538并输出解多任务后的位到对应电路。例如，接收的错误侦测讯号位被传送到错误缓存器532，命令位被传送到命令译码器电路534，地址位被传送到地址缓存器36，而数据位被传送到数据缓存器538。

错误缓存器532用以根据一特定协议比较接收的错误侦测讯号与对应的访问控制讯号。例如，在图4A的例子中，错误缓存器532在接收的命令位上执行错误侦测码产生操作，并比较访问控制讯号与接收的命令错误侦测码“C CHK”411以验证接收的命令位的正确性。执行其他比较，相关于接收的地址位412与地址错误侦测码“A CHK”413的比较，相关于接收的数据位414与数据错误侦测码“D CHK”415的比较。基于一或多个这些比较的结果，错误缓存器532控制命令译码器电路534以输出一讯号到状态机540以指示存储器装置520是否依据接收的命令执行一操作，或者忽略命令。如果上述的任一比较指示访问控制讯号的命令位、地址位或数据位未被存储器装置220a正确接收，则错误缓存器532控制命令译码器电路534以产生状态机540的一操作状态。状态机540基于命令译码器电路534的输入而被控制，以在访问控制讯号信息的所有或部分未被正确接收时有效地忽略接收的命令。如果上述所有的比较结果都指示访问控制讯号信息从存储器控制器210被正确接收，则状态机540控制电压产生器508的操作以执行接收的命令。

控制逻辑522a也可用以执行相似于图4B或其他本发明变形的示范写入协议408。举例来说，在一些实施例中，错误缓存器532用以在命令位410、地址位412、及数据位414上执行一错误侦测码操作并将结果与错误侦测码“CHK”416比较。

虽然未绘示于图4A及图4B的例子，存储器装置220a也可用以依据本发明实施例的一示范「读取协议」传送及接收读取数据。图6A绘示依据本发明实施例的可被存储器装置220a执行的示范的串行通讯读取协议的时序图。依据本发明实施例的图6A的示范的读取协议420的关于命令位410、地址位412、命令错误侦测码“C CHK”411及地址错误侦测码“ACHK”413由存储器控制器210的传输相似于图4A所示的写入协定406。在输出地址错误侦测码“ACHK”413之后，示范的读取协议包含虚拟周期417作为访问控制讯号420的一部份，虚拟周期417可延伸多个频率脉冲以等待存储器装置准备输出的读取数据。在示范的读取协议中，存储器装置220a执行上述的错误侦测比较以验证接收的读取命令位410及地址位412的正确性。如果错误侦测比较结果验证接收的访问控制信息的正确性，则状态机540被控制以基于电压产生器508的操作产生存储器阵列502的一读取操作。

如图5C所示的示范的输出多任务器524a可用以执行示范的读取协议。输出多任务器524a包含感测放大器电路550以连接Y译码器电路506以感测储存在存储器阵列502中的读取地址的读取数据位值。输出多任务器524a还包含错误码产生器电路552用以根据本发明实施例产生错误侦测码。错误码产生器552可包含多个逻辑元件和电路以基于从感测放大器550接收的读取数据产生错误侦测码。错误侦测码包含由图6A所示的错误侦测码“DCHK”419组成的多个错误侦测位，错误侦测码“D CHK”419对应于校对和(checksum)、奇偶性(parity)、循环冗余检查(cyclic redundancy check，CRC)码、或者对应其他错误侦测码使存储器装置220a验证接收的读取数据位的正确性的位。

如图6A所示，输出多任务器524a也包含多任务器电路554以时间多任务错误侦测码“D CHK”419及读取数据位418。输出多任务器524a也包含一输出缓冲器556以输出读取数据位及错误侦测码“D CHK”419到数据总线DQ[7:0]上，数据总线DQ[7:0]如图5A所示为分享输入/输出总线。

在图4A、4B、5A、5B及5C描述的上述实施例中，存储器装置220a可用以在基于比较决定接收的错误侦测码与接收的访问控制讯号决定访问控制讯号信息位未被存储器装置220a正确接收时，忽略从存储器控制器210中的操作命令。

图7A绘示用以执行示范的通讯协议的示范的存储器装置220b的方块图。详细地说，如图7A所示，示范的通讯协议包含示范的存储器装置220b以经由如图2所示的脚位219、229的错误输入/输出脚位ERR#提供一错误状态讯号602到存储器控制器210的功能。根据特定通讯协议，错误状态讯号602被存储器装置220b控制以指示访问控制讯号是否已被存储器装置220b正确接收。

图6A绘示依据本发明实施例的错误状态讯号602的操作的示意图。如图6A所示，示范的存储器装置，例如图7A的存储器装置220b用以基于相似于图5B描述的一或多个错误侦测操作提供错误状态讯号602到存储器控制器210。如图6A所示，如果存储器装置220b验证接收的访问控制讯号信息位的正确性，例如命令位410及地址位412的正确性，存储器装置220b设定错误输入/输出脚位ERR#的输出为高电平或值「1」。存储器控制器210感测错误输入脚位ERR#219的值以决定访问控制讯号信息是否被存储器装置220b正确接收。依据示范的读取协议420，存储器装置220b输出读取数据位418及数据错误侦测码“D CHK”419到存储器控制器210。

图6B绘示一相似示范读取协议流程的时序图，其中存储器装置220b决定接收的访问控制讯号信息位未从存储器控制器210正确接收。如图所示，存储器装置220b设定错误输出脚位ERR#229的输出为低电平或值「0」。存储器控制器210感测错误输入脚位ERR#219的值以决定访问控制讯号信息未被存储器装置220b正确接收。依据示范的读取协议420，如图所示，存储器装置220b忽略读取命令讯号。依据示范的通讯协议420，存储器控制器210可再传输访问控制讯号信息到存储器装置220b以执行欲进行的操作。在图6A和图6B中，ERR#用来指示是根据错误侦测结果来决定输出高电平或值「1」代表正确或低电平或值「0」代表错误，当错误侦测结果表示命令位410及/或地址位412的传输有错误产生，则数据总线DQ[7:0]不会输出讯号。在其他实施例中亦可不使用ERR#，控制逻辑522a根据错误侦测结果判断是否让数据总线DQ[7:0]输出数据，也就是说当错误侦测结果表示命令位410及/或地址位412的传输有错误产生，控制逻辑522a忽略读取命令讯号使数据总线DQ[7:0]不会输出讯号；反之当错误侦测结果表示命令位410及/或地址位412有被正确接收，控制逻辑522a执行读取命令讯号使数据总线DQ[7:0]输出讯号。在某些实施例中，可以不用如图6A及图6B所示，而选择性地产生命令错误侦测码“C CHK”411、地址错误侦测码“A CHK”413”及/或据错误侦测码“D CHK”419；也就是说，随着不同的设计需求，亦可只对命令位410、地址位412、数据位418当中的部分确认其传输是否有错误产生。例如在某一实施例中可以只根据数据位418产生数据错误侦测码“D CHK”419以指示数据是否正确。

图6A及图6B所示的例子也可应用到相似于图4A及图4B描述的示范的写入协定。

请参照图7A，示范的存储器装置220b包含多个与存储器装置220a相同的元件。在此实施例中，存储器装置220b包含改良的控制逻辑电路522b及改良的输出多任务器524b以执行对应于错误状态讯号602的在错误输出脚位ERR#229的输出的附加操作。另外，在控制逻辑522b和输出多任务器524b之间提供通讯路径525以提供相似于控制逻辑522a的控制逻辑522b决定的一错误侦测结果。图7B更说明了关于控制逻辑522b的改良。

如图7B所示，错误缓存器532包含偶接到输出多任务器524b的通讯路径525以提供相似于图5B描述的错误侦测操作结果的一指示。错误侦测操作的结果基于输出多任务器524b的操作被传送到存储器控制器210，在下文中参照图7C描述。

如图7C所示，输出多任务器524b包含多个与输出多任务器524a相同的元件，输出多任务器524b与如图5C描述的输出多任务器524a执行相似的功能。并且，输出多任务器524b包含错误状态产生器电路702及输出缓冲器704以在错误输出脚位ERR#229提供错误状态讯号602的输出。错误状态产生器电路702用以产生一状态讯号，例如高电平或低电平讯号以从输出缓冲器704的错误输出脚位ERR#229输出。举例来说，如图6A及图6B所示FIGs，高电平的错误状态讯号602指示接收的访问控制讯号信息的正确性被验证，而低电平的错误状态讯号602指示接收的访问控制讯号信息未被正确接收。

在上述实施例如图5A及图7A的存储器装置220a及220b中，存储器控制器210及存储器装置220a、220b在一分享数据总线DQ[7:0]上时间多任务错误侦测讯号信息及访问控制讯号信息。这些实施例因为通过分享共同数据总线输入/输出线限制了存储器装置的复杂度及执行结构而具有优点。然而，在其他实施例中，可依据用于传输错误侦测讯号的一示范的通讯协议执行在专用错误侦测总线CHK[7:0]上。如图2所描述的，错误侦测总线CHK[7:0]可包含输入/输出脚位219、229以提供存储器控制器210与存储器装置220之间的通讯。

图8A及图8B分别绘示了依据一些实施例的示范的读取和写入协定的时序图。如图8A所示，相似于本发明的实施例，示范的读取协议包含执行一附加错误侦测讯号807，附加错误侦测讯号807基于访问控制讯号806产生。举例来说，相似于图6A的描述，命令错误侦测码“C CHK”411是根据错误侦测协议基于命令位410而产生，地址错误侦测码“A CHK”413是根据错误侦测协议基于地址位412而产生，而读取数据错误侦测码“D CHK”419是读取位418而产生。如图8B所示，相似于图4A的描述，写入数据错误侦测码“D CHK”415是根据错误侦测协议基于写入数据位414而产生。如图8A及图8B所示，示范的错误侦测讯号807及809依据相似于示范的读取访问控制讯号806及写入访问控制讯号808的时序在存储器控制器210及存储器装置之间被传送。

图9A绘示依据另一实施例执行图8A及图8B中描述的通讯协议的示范的存储器装置220c的方块图。存储器装置220c包含多个与存储器装置220a及220b相同功能的元件。如图所示，存储器装置220c连接一错误侦测总线CHK[7:0]以依据示范实施例接收错误侦测讯号。据此，存储器装置220c的输入缓冲器520被改良以包含连接到错误侦测汇流总线CHK[7:0]的通讯路径。控制逻辑电路522c也被改良以提供从错误侦测总线CHK[7:0]接收的附加错误侦测讯号信息。控制逻辑电路522c的附加细节在下文中参照图9B描述。存储器装置220c的输出多任务器524c也被改良以包含连接到错误侦测汇流总线CHK[7:0]的通讯路径以依据示范实施例输出错误侦测讯号。输出多任务器524c的附加细节在下文中参照图9C描述。

如图9B所示，控制逻辑522c以从数据总线DQ[7:0]接收访问控制讯号信息及从对应于错误数据总线DQ[7:0]的附加输入端接收错误侦测讯号信息。在一些实施例中，从第一输入缓冲器520a接收错误侦测讯号信息，而从第二输入缓冲器520b接收访问控制讯号信息。从数据总线DQ[7:0]接收的访问控制讯号信息被解多任务且被提供到上述实施例的对应元件。然而，在此实施例中，错误缓存器532并为连接到数据总线DQ[7:0]。相对的，错误缓存器532包含关联于错误侦测总线CHK[7:0]的一输入端。此实施例中的错误缓存器532功能相似于上述图5B描述的。举例来说，错误缓存器532用以从错误侦测总线CHK[7:0]接收错误侦测讯号信息以验证从存储器装置220c接收的数据总线DQ[7:0]上的访问控制讯号信息的正确性。相似于上述图5B描述的实施例，错误缓存器532控制命令译码器电路534基于访问控制讯号信息是否正确的被接收依据接收的命令执行一操作或者忽略命令。虽然未绘示于图中，存储器装置520c的控制逻辑522c可包含额外的修改，例如提供错误缓存器532的一输出端以连接相似于上述图7B描述的输出多任务器以提供一错误状态讯号到存储器控制器210。

存储器装置520c的输出多任务器524c包含相似元件以执行相似于图5C描述的输出多任务器524a的功能。输出多任务器524c包含两个输出缓冲器556a及556b用以分别在资料总线DQ[7:0]和错误侦测总线CHK[7:0]上输出访问控制讯号信息及错误侦测讯号信息。如图8A所示，附加的输出缓冲器556b用以从访问控制讯号信息分离出示范的错误侦测讯号并输出到错误侦测总线CHK[7:0]以输出到存储器控制器210。示范的错误侦测讯号包含基于如图8A所示且如图5C所描述的的读取数据位418生的读取数据错误侦测码“D CHK”。相似于上面描述的，在另一实施例中，输出多任务器524c可被改良以包含错误状态产生器及第三输出缓冲器以产生及在错误输出脚位ERR#229输出错误状态讯号。

如上述的第5A、7A及9图的示范实施例的存储器装置通常用以依据本发明实施例的示范读取及写入协议在存储器阵列上执行访问控制操作。图10A及图10B绘示了描述依据本发明实施例的对应示范存储器装置的操作的流程1000的流程图。

在步骤1010，存储器装置220从存储器控制器210接收芯片选择讯号。芯片选择讯号启动存储器装置220以执行操作并使存储器控制器210和存储器装置220进行通讯。在步骤1010中芯片选择讯号的接收代表根据本发明实施例的命令周期的开始。在命令周期期间，执行步骤1020，存储器装置220从存储器控制器210接收访问控制讯号。根据第4A、4B、6A、6B、8A或8B图或者其他本发明的协议描述的任何一协定，示范的访问控制讯号可包含访问控制讯号信息。并且，在步骤1030，根据图4A、图4B、图6A、图6B、图8A或图8B或者其他本发明的协议描述的任何一协定，存储器装置220接收包含错误侦测讯号信息的错误侦测讯号。依据示范的实施例，接收的访问控制讯号信息及错误侦测讯号信息可以时间多任务方法在分享输入/输出数据总线DQ[7:0]上被接收，或者，可在不同的数据总线上同时被接收，例如输入/输出资料总线DQ[7:0]及输入/输出错误侦测总线CHK[7:0]。

依据本发明的实施例，在步骤1040，存储器装置220比较接收的错误侦测讯号信息及接收的访问控制讯号信息，且在步骤1050验证访问控制讯号信息是否正确地被接收。如果访问控制讯号信息是被验证为正确，则在步骤1060中，存储器装置220依据访问控制讯号信息中提供的接收命令信息执行操作。然而，如果访问控制讯号信息并未正确地被接收，或者未被验证精准度，则在步骤1055中，存储器装置220输出错误讯号到存储器控制器210。

如果从存储器控制器210接收的命令信息指示读取操作的工作，则本发明实施例的示范存储器装置220执行示范读取协议。在步骤1060中执行的读取操作期间，读取操作通过感测储存在存储器阵列的读取数据开始。在步骤1110中，存储器装置220基于读取数据产生错误侦测码。错误侦测码包含存储器控制器210可使用的多个错误侦测位以验证从存储器装置210接收的读取数据的正确性。存储器装置220之后在步骤120中输出读取数据到存储器控制器210。并且，在步骤1130中，存储器装置220输出对应产生的错误侦测码的错误侦测信息。依据本发明的实施例，读取资料可以时间多任务方式在分享输入/输出数据总线DQ[7:0]上被输出，或者，可在不同的数据总线上同时被输出，例如输入/输出资料总线DQ[7:0]及输入/输出错误侦测总线CHK[7:0]。

流程图1000特定操作的详细细节如上所述可被理解为在此文中执行示范流程所实现，并且为简洁而省略。

本领域具有通常知识者依据本说明书和本发明揭露的实施方式容易想到其他实例。应当理解的是本说明书和这些例子仅是示范性的而非用以限定本发明。本发明真正的保护范围和精神在随附权利要求范围所表示。

Claims (8)

1.一种存储器装置，用以执行错误侦测协议，该存储器装置包含：

一存储器阵列；

一第一输入端，用以接收对应于一命令周期期间的一控制讯号；

一第二输入端，用以在该命令周期期间接收一访问控制讯号，并用以在该命令周期期间接收一错误侦测讯号，其中该错误侦测讯号包含对应于该访问控制讯号的信息；

一错误码产生器电路，用以产生对应于一控制器要求的一读取数据信息的该错误侦测讯号；

一输出端，用以提供该错误侦测讯号到该控制器；以及

一控制逻辑，用以通过比较该访问控制讯号与该错误侦测讯号验证该访问控制讯号的正确性，且当该访问控制讯号的正确性被验证后，在该命令周期期间在该存储器阵列上执行一操作。

2.根据权利要求1所述的存储器装置，其中该第二输入端用以偶接至一控制器与该存储器装置之间的一分享数据总线。

3.根据权利要求2所述的存储器装置，其中该第二输入端用以接收该访问控制讯号中提供的多个命令信息位及该错误侦测讯号中提供的多个命令错误侦测位，其中该第二输入端更用以在接收该多个命令错误侦测位之后再接收该多个命令信息位。

4.根据权利要求1所述的存储器装置，其中该第二输入端用以偶接至一错误侦测总线，该错误侦测总线用于在一控制器与该存储器装置之间使用该错误侦测讯号进行通讯。

5.根据权利要求1所述的存储器装置，其中用以提供该错误侦测信息到该控制器的该输出端与该第二输入端分享。

6.根据权利要求1所述的存储器装置，其中用以提供该错误侦测信息到该控制器的该输出端以一时间多任务方法输出该错误侦测信息与该读取数据信息。

7.一种用以执行错误侦测协议的方法，由权利要求1至6中任一项所述的存储器装置执行，该方法包含：

接收对应于一命令周期的一芯片选择讯号；

在该命令周期期间以一时间多任务方法接收一访问控制讯号及一错误侦测讯号，其中该错误侦测讯号包含对应于该访问控制讯号的信息；

比较该访问控制讯号与该错误侦测讯号以验证该访问控制讯号的正确性；以及

当该访问控制讯号的正确性被验证后，在该命令周期期间在一存储器阵列上执行一操作。

8.根据权利要求7所述的用以执行错误侦测协议的方法，其中，当在该存储器阵列上执行的该操作为一读取操作时，此方法更包含：

产生从该存储器阵列读取的一读取数据的一错误侦测码；

在该命令周期期间输出该读取数据及一第二错误侦测讯号，其中该第二错误侦测讯号包含对应于该错误侦测码的信息。