TWI581271B - 用於執行錯誤偵測協定的記憶體裝置及方法 - Google Patents

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Description

用於執行錯誤偵測協定的記憶體裝置及方法
本揭露是有關於的一種用於偵測記憶體控制器和記憶體裝置之間的控制訊號及資料訊號的錯誤的方法及裝置。
記憶體裝置通常一記憶體控制器控制，記憶體控制器藉由傳送命令到記憶體裝置而可控制記憶體裝置的操作，例如記憶體裝置的讀取或者寫入。記憶體控制器的命令或者資料可經由一或多個輸入/輸出線的資料匯流排或者根據一特定協定的一通訊路徑被傳送到記憶體裝置。
示範的「讀取」或「寫入」協定可使用如第1A圖及第1B圖的時序圖所示的一串列通訊(串列通訊s)。如第1A圖所示，一記憶體控制器可輸出一晶片選擇訊號102作為一晶片選擇輸出CS#，輸出一時脈訊號104作為一時脈輸出CLK，及輸出一存取控制訊號106作為一或多個資料輸入/輸出DQ[7：0]。在此例中，在一命令周期一「低位準」的晶片選擇訊號102致能串列存取到記憶體裝置，命令周期延伸時脈訊號104的複數個時脈脈衝的期間。如第1A圖所示，用於讀取命令的存取控制訊號106包含複數個命令(CMD)位元110，命令位元110可例如包含一個2位元的命令傳送到記憶體裝置以開始一讀取操作。接在命令位元110之後，存取控制訊號包含複數個位址位元120，位址位元120可例如包含一個4位元 的位址以指示記憶體裝置的讀取位址。之後，示範的讀取協定可包含一虛擬周期125作為存取控制訊號106的一部份，虛擬周期125可延伸複數個時脈脈衝，例如圖示的4個時脈脈衝，以等待記憶體裝置準備輸出的資料。在虛擬周期125之後，存取控制訊號106包含複數個讀取資料位元130。在此例中，記憶體控制器可在時脈訊號104的上升邊緣選通命令位元110及位址位元120，反之記憶體控制器在時脈訊號104的下降邊緣選通讀取資料位元130。之後晶片選擇訊號102被驅動為「高位準」以結束讀取命令周期。
如第1B圖所示，一示範的用於寫入命令的存取控制訊號108包含複數個命令(CMD)位元140傳送到記憶體裝置以開始一寫入操作。接在命令位元140之後為指示記憶體裝置的寫入位址的複數個位址位元150。之後，存取控制訊號108包含欲寫入到記憶體裝置的資料構成的複數個資料位元160。在根據寫入協定輸出資料位元160之後，記憶體控制器驅動晶片選擇訊號102為「高位準」以觸發在記憶體裝置嵌入寫入命令周期。
在第1A圖及第1B圖的例子中，適當的讀取/寫入操作部分依據記憶體裝置及記憶體控制器之間的存取控制訊號106/108的完整且精確的傳輸。隨著記憶體密度增加且處理量的要求需要更高操作頻率存取控制訊號中傳送的資訊被記憶體或記憶體控制器不正確的傳送或接收的可能也增加了。舉例來說，傳輸延遲和雜訊效應可能導致經由匯流排DQ[7：0]傳輸的資料命令、位址或資料位元的失真而造成記憶體裝置和記憶體控制器之間的存取控制訊號不正確的傳輸。因此，包含錯誤偵測能力的串列通 訊協定對記憶體系統是有益的。
依據本揭露，提供一種記憶體裝置，以執行錯誤偵測協定。記憶體裝置包含記憶體陣列及第一輸入端。第一輸入端接收對應於命令周期期間的控制訊號。記憶體裝置還包含第二輸入端，在命令周期期間接收存取控制訊號，並在命令周期期間接收錯誤偵測訊號，其中錯誤偵測訊號包含對應於存取控制訊號的資訊。記憶體裝置更包含控制邏輯以藉由比較存取控制訊號與錯誤偵測訊號驗證存取控制訊號的正確性，且當存取控制訊號的正確性被驗證後，在命令周期期間在記憶體陣列上執行操作。
依據本揭露，還提供一種記憶體控制器以在記憶體裝置的記憶體陣列上控制讀取及寫入操作。記憶體控制器提供存取控制訊號到記憶體裝置。存取控制訊號包含命令資訊及位址資訊。命令資訊指示在記憶體陣列上欲執行的操作，位址資訊指示欲執行的操作的一位址。記憶體控制器還產生包含複數個命令錯誤偵測位元及複數個位址錯誤偵測位元的錯誤偵測訊號。複數個命令錯誤偵測位元對應命令資訊，複數個位址錯誤偵測位元對應位址資訊。記憶體控制器更在提供命令資訊之後以時間多工方法提供複數個命令錯誤偵測位元到記憶體裝置，並在提供位址資訊之後以時間多工方法提供複數個位址錯誤偵測位元到記憶體裝置。
並且，還提供一種記憶體系統，包含記憶體控制器以在記憶體裝置的記憶體陣列上控制讀取及寫入操作。記憶體控制器提供存取控制訊號到記憶體裝置。存取控制訊號包含命令資訊及位址資訊。命令資訊指示在記憶體陣列上欲執行的操作，位址資訊指示欲執行的操作的一位址。 記憶體控制器還產生包含複數個命令錯誤偵測位元及複數個位址錯誤偵測位元的錯誤偵測訊號。複數個命令錯誤偵測位元對應命令資訊，複數個位址錯誤偵測位元對應位址資訊。記憶體控制器提供錯誤偵測訊號到記憶體裝置。記憶體系統還包含記憶體裝置。記憶體裝置包含輸入端及控制邏輯。輸入端接收存取控制訊號及錯誤偵測訊號。控制邏輯藉由比較存取控制訊號與錯誤偵測訊號驗證存取控制訊號的正確性，且當存取控制訊號的正確性被驗證後，在命令周期期間在記憶體陣列上執行操作。
還提供一種方法以使記憶體裝置執行錯誤偵測協定。此方法包含接收對應於命令周期的晶片選擇訊號，及在命令周期期間接收存取控制訊號及錯誤偵測訊號，其中錯誤偵測訊號包含對應於存取控制訊號的資訊。此方法還包含比較存取控制訊號與錯誤偵測訊號以驗證存取控制訊號的正確性，且當存取控制訊號的正確性被驗證後，在命令周期期間在記憶體陣列上執行操作。
本揭露的特徵和優點可以從下列的描述中說明，並且部分地是從描述中顯而易見的、或者可通過本揭露的實施而得知。這些特徵和優點可以由所附的申請專利範圍所特別指出的元件和其組合實現。
應當理解的是，前述一般的描述和以下的詳細描述都只是示例性和說明性的，並不如要求保護申請專利範圍用以限制本發明的。
所附的圖式包含在說明書中，並與說明書構成本說明書的一部分，圖式示出了本發明的幾個實施例，並且可參照說明書用於解釋本發明的原理。
102、CS#、402‧‧‧晶片選擇訊號
104、CLK、404‧‧‧時脈訊號
106、108、420、806、808‧‧‧存取控制訊號
DQ[7：0]‧‧‧資料輸入/輸出匯流排
110、140、410‧‧‧命令位元
120、150、412‧‧‧位址位元
125、417‧‧‧虛擬周期
130、418‧‧‧讀取資料位元
160、414‧‧‧資料位元
CHK[7：0]‧‧‧錯誤偵測匯流排
200‧‧‧記憶體系統
210‧‧‧控制器
220、220a、220b、220c‧‧‧記憶體裝置
212、222‧‧‧時脈輸出/輸入腳位
214、224‧‧‧晶片選擇輸出/輸入腳位
216、226‧‧‧資料匯流排腳位
218、228‧‧‧錯誤偵測匯流排輸入/輸出腳位
219、ERR#‧‧‧錯誤輸入/輸出腳位
300‧‧‧流程
310‧‧‧在晶片選擇輸出腳位驅動一低位準的晶片選擇訊號
320‧‧‧輸出存取控制訊號位元
330‧‧‧產生錯誤偵測碼
340‧‧‧輸出錯誤診測位元
350‧‧‧在晶片選擇輸出腳位驅動一高位準的晶片選擇訊號
406、408‧‧‧寫入協定
411、413、415、416、419、C CHK、A CHK、D CHK、CHK‧‧‧錯誤偵測碼
502‧‧‧記憶體陣列
504‧‧‧X解碼器
506‧‧‧Y解碼器
508‧‧‧電壓產生器
510‧‧‧位址產生器
520、520a、520b‧‧‧輸入緩衝器
522a、522b、522c‧‧‧控制邏輯
524a、524b、524c‧‧‧輸出多工器
530‧‧‧解多工器
532‧‧‧錯誤暫存器
534‧‧‧命令解碼器
536‧‧‧位址暫存器
538‧‧‧資料暫存器
540‧‧‧狀態機
550‧‧‧感測放大器
552‧‧‧錯誤碼產生器
554‧‧‧多工器
556、704、556a、556b‧‧‧輸出緩衝器
602‧‧‧錯誤狀態訊號
702‧‧‧錯誤狀態產生器電路
807、809‧‧‧錯誤偵測訊號
1010‧‧‧接收對應於一命令周期的一晶片選擇訊號
1020‧‧‧接收存取控制訊號
1030‧‧‧接收錯誤偵測訊號
1040‧‧‧比較錯誤偵測訊號與存取控制訊號
1050‧‧‧驗證存取控制訊號是否正確地被接收
1055‧‧‧輸出錯誤訊號
1060‧‧‧在記憶體陣列上執行操作
1110‧‧‧產生錯誤偵測碼
1120‧‧‧輸出讀取資料
1130‧‧‧輸出錯誤偵測資訊
第1A圖及第1B圖繪示傳統的串列通訊讀取及寫入協定的時序圖。
第2圖繪示依據本揭露實施例的示範的記憶體系統的示意圖。
第3圖繪示依據一示範實施例控制記憶體裝置的流程圖。
第4A圖及第4B圖繪示示範的串列通訊寫入協定的時序圖。
第5A、5B及5C圖繪示依據一實施例的示範記憶體裝置的方塊圖。
第6A圖及第6B圖繪示依據示範的串列通訊讀取協定的時序圖。
第7A、7B及7C圖繪示依據另一實施例的示範記憶體裝置的方塊圖。
第8A圖及第8B圖繪示示範的串列通訊讀取和寫入協定的時序圖。
第9A、9B及9C圖繪示依據另一實施例的示範記憶體裝置的方塊圖。
第10A圖及第10B圖繪示了描述依據本揭露實施例執行示範通訊協定的記憶體裝置執行的流程的流程圖。
符合本揭露的實施例包含偵測在一記憶體系統中的一資料匯流排的傳輸錯誤的系統、裝置和方法。本揭露的實施例是有關於一種提供錯誤偵測訊號的串列通訊，錯誤偵測訊號用於驗證記憶體裝置及記憶體控制器之間傳輸的一存取控制訊號中提供的資訊的正確性。在一些實施例中，一示範的錯誤偵測訊號使用與用於傳輸記憶體裝置及記憶體控制器之間的存取控制訊號資訊的同一資料匯流排被傳輸。在本揭露的實施例中，一錯誤偵測訊號包含對應於存取控制訊號中包含的一或多個命令、位址或資料的資訊。
在本文中，參照所附圖式仔細地描述本發明的一些實施 例。盡可能地，圖式中相同的參考符號用來表示相同或相似的元件。
第2圖繪示依據本揭露實施例的一示範的記憶體系統200的示意圖。記憶體系統200包含記憶體控制器210及記憶體裝置220。記憶體控制器210及記憶體裝置220各包含具有複數個對應腳位的一介面，這些對應腳位用於接收及傳輸通訊訊號給彼此。如圖所示，第一組腳位(212、222)對應時脈輸出/輸入腳位CLK以傳送及接收一系統時脈訊號以同步記憶體控制器210與記憶體裝置220之間通訊的訊號。第二組腳位(214、224)對應晶片選擇(也稱為從屬選擇，slave select)輸出/輸入腳位CS#以啟動或致能記憶體裝置220以與記憶體控制器210通訊。第三組腳位(216、226)對應資料匯流排腳位DQ[7：0]以與記憶體裝置220傳輸及接收一存取控制訊號。在一些實施例中，偶接在腳位組216和226之間的資料匯流排用以包含1、2或4腳位/線的匯流排。資料匯流排可用以使用共同腳位或線與記憶體裝置220同時傳輸及接收控制訊號。或者，資料匯流排可包含不同腳位或線以分開訊號輸入通訊及輸出通訊。
本揭露的一些實施例也可包含第四組腳位(218、228)對應於錯誤偵測匯流排輸入/輸出腳位CHK[7：0]。在一些實施例中，錯誤偵測匯流排偶接在輸入/輸出腳位218/228之間。錯誤偵測匯流排也可以一相似號碼的腳位或線作為匯流排DQ[7：0]。一些實施例更可包含第五組腳位(219、229)對應於錯誤輸入/輸出腳位ERR#用以依據本揭露的實施例從記憶體裝置220傳送一錯誤訊號到記憶體控制器210。在一些實施例中，錯誤偵測匯流排偶接在輸入/輸出腳位218/228之間。
依據本揭露的實施例，記憶體控制器210用以控制記憶體 裝置220的操作。舉例來說.，記憶體控制器210可包含任意數目的元件(硬體或軟體)及電路和元件及電路的組合以執行本揭露的實施例相關於示範讀取和寫入協定的方法。例如，除了如第5A圖所揭露的記憶體裝置220的特定組成，記憶體控制器210也可包含一或多個狀態機、暫存器、錯誤碼產生器電路及其他邏輯電路以依據本揭露的實施例與記憶體裝置220進行通訊。邏輯電路可以是專用電路或可編程閘極陣列電路，或可被可編程處理器或微處理器相關聯的軟體指令實現。記憶體控制器210可包含任何這些或其他已知元件的組合，並且可被提供作為例如微控制器的單一裝置或者可被多個獨立的裝置實現。本領域技術人員已知的記憶體控制器210的任何組成皆可實現並執行本揭露的方法。
在一些實施例中，記憶體裝置220可包含一串聯型的NOR型快閃記憶體陣列。在其他實施例中，記憶體裝置220可包含其他類型的記憶體裝置，例如NAND型快閃記憶體、相變化記憶體(PCM)、電阻式隨機存取記憶體(RRAM)或任何其他類型可用於串列通訊的揮發或非揮發記憶體。記憶體裝置220的其他方面在下文中更詳細的討論。
第3圖繪示記憶體控制器210執行依據本揭露實施例的示範的讀取或寫入協定的流程300的流程圖。第4A圖及第4B圖繪示依據本揭露實施例的示範的讀取或寫入協定流程300中的操作的時序圖。在步驟310，記憶體控制器210例如在晶片選擇輸出腳位214驅動或輸出一低位準的晶片選擇訊號。如第4A圖及第4B圖所示的低位準的晶片選擇訊號402可啟動記憶體裝置220或致能與記憶體裝置220的通訊。在晶片選擇輸出腳位驅動低位準的晶片選擇訊號指示一命令周期的開始。晶片選擇訊號 402例如在命令周期期間保持低位準，如第4A圖所示。本揭露所使用的「命令周期」通常表示對應於一預定數目的連續時脈脈衝404存取控制訊號在記憶體控制器210與記憶體裝置220之間依據一預定協定在通訊的周期。在本揭露的例子中，命令周期運行在晶片選擇輸出訊號402為低位準的周期期間。本揭露所使用的「存取控制訊號」通常表示在記憶體控制器210與記憶體裝置220之間通訊的一訊號，存取控制訊號包含對應一命令碼及一位址碼的複數個資訊訊位元。在一些實施例中，從記憶體控制器傳送到記憶體裝置220一存取控制訊號也包含對應欲寫入到記憶體裝置220的記憶體陣列的資料的複數個資訊位元。「存取控制訊號」也通常包含記憶體控制器210依據例如讀取協定從記憶體裝置220接收到的複數個資訊位元。
在步驟320中，記憶體控制器210由資料匯流排輸入/輸出腳位216 DQ[7：0]輸出複數個存取控制訊號位元到記憶體裝置220。如第4A圖及第4B圖所示，存取控制訊號位元包含第一複數位元，例如對應命令碼的CMD位元410，用以傳送訊號到記憶體裝置220以在記憶體裝置的記憶體陣列上的開始一操作，例如讀取或寫入操作。存取控制訊號位元的第二複數位元對應位址資訊412，位址資訊412指示記憶體裝置220的記憶體陣列上欲執行的操作的一位址。存取控制訊號位元的第三複數位元對應資料資訊414，例如在位址資訊412指示的位址的欲寫入到記憶體陣列的資料。
在步驟330，記憶體控制器210產生包含對應存取控制訊號位元的複數個位元的一錯誤偵測碼。對於在第4A圖所示的例子，對存取 控制訊號位元的第一複數位元、第二複數位元及第三複數位元分別產生錯誤偵測碼。例如，錯誤偵測位元由第一錯誤偵測碼“C CHK”411、第二錯誤偵測碼“A CHK”412、及第三錯誤偵測碼“D CHK”415組成。第一錯誤偵測碼“C CHK”411對應存取控制訊號的第一複數位元的命令資訊410產生。第二錯誤偵測碼“A CHK”413對應存取控制訊號的第二複數位元的位址資訊412產生。第三錯誤偵測碼“D CHK”415對應存取控制訊號的第三複數位元的資料資訊414產生。在另一實施例中，如第4B圖所示，誤偵測位元由錯誤偵測碼“CHK”416組成。錯誤偵測碼“CHK”416對應命令資訊410、位址資訊412、及資料資訊414的組合產生。在本揭露的實施例中，錯誤偵測位元可包含校對和(checksum)、奇偶性(parity)、循環冗餘檢查(cyclic redundancy check，CRC)碼、或者對應其他錯誤偵測碼使記憶體裝置220驗證接收的存取控制訊號位元的正確性的位元。
在步驟340，記憶體控制器210輸出對應於步驟330中產生的錯誤偵測碼的複數個錯誤偵測位元。在本揭露的實施例中，依據一示範的串列通訊協定執行步驟330和340以在一命令周期期間對在記憶體控制器210和記憶體裝置220之間傳輸的存取控制訊號資訊進行錯誤偵測。
如第4A圖及第4B圖所示，存取控制訊號位元依據一特定協定在步驟340中被輸出。根據如第4A圖所示的一第一「寫入協定」406，記憶體控制器210輸出存取控制訊號命令位元410之後接著輸出第一錯誤偵測碼“C CHK”411。記憶體控制器210之後輸出位址位元412，再接著輸出第二錯誤偵測碼“A CHK”413。在輸出錯誤偵測位元413之後，記憶體控制器210依序輸出資料位元414及第三錯誤偵測碼“D CHK”415。
根據如第4B圖所示的一第二「寫入協定」408，記憶體控制器210依序輸出存取控制訊號命令位元410、位址位元412、資料位元414及錯誤偵測碼“CHK”416。如上所述，在此實施例中的錯誤偵測碼“CHK”416對應命令位元410、位址位元412、及資料位元414的組合。在另一實施例中(未繪示)，一附加的或其他錯誤偵測碼可對應命令位元410和位址位元412的組合產生。關聯此附加的或其他錯誤偵測碼的錯誤偵測位元可在位址位元412之後被輸出。依據本揭露的實施例的其他組合也可執行。
在步驟350中，記憶體控制器210在晶片選擇輸出腳位214驅動高位準的晶片選擇訊號以指示本揭露實施例的命令周期的結束。
如第4A圖及第4B圖所示，依據本揭露的實施例的一示範「寫入協定」使用資料匯流排DQ[7：0]依序傳輸存取控制訊號資訊410、412及414和錯誤偵測資訊411、413、及415或416到記憶體裝置220。在第4A圖的例子中，示範的寫入協定406的命令周期有12個時脈脈衝周期的一期間，其中這三個錯誤校正碼群組411、413、及415在一單一時脈周期被傳送。並且，命令位元410在單一時脈周期被傳送，而位址位元群組412和資料位元群組414分別在四個時脈周期中被傳送。對第4B圖所示的示範的寫入協定408，命令位元410在兩個時脈周期中被傳送，而位址位元群組412和資料位元群組414分別在四個時脈周期中被傳送。在此實施例中，錯誤偵測位元416在單一時脈周期被傳送。然而，本揭露的實施例不以此為限。在任何特定的應用鐘，用於傳送不同位元群組的時脈周期的數目以及命令位元、位址位元、及錯誤偵測位元的長度可依據資料匯流排DQ[7：0] 的一或多個而決定(亦即1、2或4線的匯流排)及其他命令編碼機制或者位址編碼機制而決定。本揭露還包含上述的其他的變型和修改。
第5A圖繪示用以執行第4A圖及第4B圖的串列通訊協定的一示範的記憶體裝置220a的方塊圖。記憶體裝置220a包含複數個輸入端及輸出端以和如第2圖討論的記憶體控制器210連接。和記憶體控制器210連接的輸入端如所示的用以接收時脈訊號CLK的CLK輸入端、用以接收晶片選擇訊號的CS#輸入端、及一或多個對應資料匯流排DQ[7：0]的輸入/輸出端。記憶體裝置220a可包含複數個邏輯元件設置為一或多個緩衝器、狀態機、暫存器、多工器/解多公器、錯誤碼產生器電路及其他邏輯電路以執行本揭露實施例的方法。這些邏輯電路可為專用電路或可編程閘極陣列電路。
示範的記憶體裝置220a可包含記憶體陣列502(例如為NOR型記憶體陣列)、X解碼器電路504、Y解碼器電路506、電壓產生器電路508及位址產生器電路510。如本領域理解的，這些元件可用以在記憶體陣列502上執行操作。詳細的功能討論就因此省略。
記憶體裝置220a也包含輸入緩衝器電路520、控制邏輯電路522a及輸出多工器電路524a，以執行相關於本揭露的串列通訊協定的操作。如圖所示，記憶體裝置220a包含複數個通訊路徑以電性偶接多個元件及電路以執行本揭露的串列通訊協定。如圖所示，輸入緩衝器520連接資料匯流排DQ[7：0]以接收存取控制訊號位元及錯誤偵測訊號位元。輸入緩衝器520基於接收的時脈訊號及晶片選擇訊號提供接收的訊號位元到控制邏輯522a。第5B圖繪示控制邏輯522a的其他形式。根據本揭露的實施 例，輸出多工器524a也連接到資料匯流排DQ[7：0]以輸出從記憶體陣列502存取的讀取資料。輸出多工器524a的其他功能參照第5C圖描述。
如第5B圖所示，控制邏輯522a包含複數個邏輯元件和電路以執行本揭露實施例。舉例來說，如第4A圖和第4B圖描述的，提供解多工電路530以時間多工在資料匯流排DQ[7：0]分開命令位元、位址位元、資料位元及錯誤偵測位元。解多工電路530連接到錯誤暫存器532、命令解碼電路534、位址暫存器536及資料暫存器538並輸出解多工後的位元到對應電路。例如，接收的錯誤偵測訊號位元被傳送到錯誤暫存器532，命令位元被傳送到命令解碼器電路534，位址位元被傳送到位址暫存器36，而資料位元被傳送到資料暫存器538。
錯誤暫存器532用以根據一特定協定比較接收的錯誤偵測訊號與對應的存取控制訊號。例如，在第4A圖的例子中，錯誤暫存器532在接收的命令位元上執行錯誤偵測碼產生操作，並比較存取控制訊號與接收的命令錯誤偵測碼“C CHK”411以驗證接收的命令位元的正確性。執行其他比較，相關於接收的位址位元412與位址錯誤偵測碼“A CHK”413的比較，相關於接收的資料位元414與資料錯誤偵測碼“D CHK”415的比較。基於一或多個這些比較的結果，錯誤暫存器532控制命令解碼器電路534以輸出一訊號到狀態機540以指示記憶體裝置520是否依據接收的命令執行一操作，或者忽略命令。如果上述的任一比較指示存取控制訊號的命令位元、位址位元或資料位元未被記憶體裝置220a正確接收，則錯誤暫存器532控制命令解碼器電路534以產生狀態機540的一操作狀態。狀態機540基於命令解碼器電路534的輸入而被控制，以在存取控制訊號資訊的所 有或部分未被正確接收時有效地忽略接收的命令。如果上述所有的比較結果都指示存取控制訊號資訊從記憶體控制器210被正確接收，則狀態機540控制電壓產生器508的操作以執行接收的命令。
控制邏輯522a也可用以執行相似於第4B圖或其他本揭露變形的示範寫入協定408。舉例來說，在一些實施例中，錯誤暫存器532用以在命令位元410、位址位元412、及資料位元414上執行一錯誤偵測碼操作並將結果與錯誤偵測碼“CHK”416比較。
雖然未繪示於第4A圖及第4B圖的例子，記憶體裝置220a也可用以依據本揭露實施例的一示範「讀取協定」傳送及接收讀取資料。第6A圖繪示依據本揭露實施例的可被記憶體裝置220a執行的示範的串列通訊讀取協定的時序圖。依據本揭露實施例的第6A圖的示範的讀取協定420的關於命令位元410、位址位元412、命令錯誤偵測碼“C CHK”411及位址錯誤偵測碼“A CHK”413由記憶體控制器210的傳輸相似於第4A圖所示的寫入協定406。在輸出位址錯誤偵測碼“A CHK”413之後，示範的讀取協定包含虛擬周期417作為存取控制訊號420的一部份，虛擬周期417可延伸複數個時脈脈衝以等待記憶體裝置準備輸出的讀取資料。在示範的讀取協定中，記憶體裝置220a執行上述的錯誤偵測比較以驗證接收的讀取命令位元410及位址位元412的正確性。如果錯誤偵測比較結果驗證接收的存取控制資訊的正確性，則狀態機540被控制以基於電壓產生器508的操作產生記憶體陣列502的一讀取操作。
如第5C圖所示的示範的輸出多工器524a可用以執行示範的讀取協定。輸出多工器524a包含感測放大器電路550以連接Y解碼器電 路506以感測儲存在記憶體陣列502中的讀取位址的讀取資料位元值。輸出多工器524a還包含錯誤碼產生器電路552用以根據本揭露實施例產生錯誤偵測碼。錯誤碼產生器552可包含複數個邏輯元件和電路以基於從感測放大器550接收的讀取資料產生錯誤偵測碼。錯誤偵測碼包含由第6A圖所示的錯誤偵測碼“D CHK”419組成的複數個錯誤偵測位元，錯誤偵測碼“D CHK”419對應於校對和(checksum)、奇偶性(parity)、循環冗餘檢查(cyclic redundancy check，CRC)碼、或者對應其他錯誤偵測碼使記憶體裝置220a驗證接收的讀取資料位元的正確性的位元。
如第6A圖所示，輸出多工器524a也包含多工器電路554以時間多工錯誤偵測碼“D CHK”419及讀取資料位元418。輸出多工器524a也包含一輸出緩衝器556以輸出讀取資料位元及錯誤偵測碼“D CHK”419到資料匯流排DQ[7：0]上，資料匯流排DQ[7：0]如第5A圖所示為分享輸入/輸出匯流排。
在第4A、4B、5A、5B及5C圖描述的上述實施例中，記憶體裝置220a可用以在基於比較決定接收的錯誤偵測碼與接收的存取控制訊號決定存取控制訊號資訊位元未被記憶體裝置220a正確接收時，忽略從記憶體控制器210中的操作命令。
第7A圖繪示用以執行示範的通訊協定的示範的記憶體裝置220b的方塊圖。詳細地說，如第7A圖所示，示範的通訊協定包含示範的記憶體裝置220b以經由如第2圖所示的腳位219、229的錯誤輸入/輸出腳位ERR#提供一錯誤狀態訊號602到記憶體控制器210的功能。根據特定通訊協定，錯誤狀態訊號602被記憶體裝置220b控制以指示存取控制訊號是 否已被記憶體裝置220b正確接收。
第6A圖繪示依據本揭露實施例的錯誤狀態訊號602的操作的示意圖。如第6A圖所示，示範的記憶體裝置，例如第7A圖的記憶體裝置220b用以基於相似於第5B圖描述的一或多個錯誤偵測操作提供錯誤狀態訊號602到記憶體控制器210。如第6A圖所示，如果記憶體裝置220b驗證接收的存取控制訊號資訊位元的正確性，例如命令位元410及位址位元412的正確性，記憶體裝置220b設定錯誤輸入/輸出腳位ERR#的輸出為高位準或值「1」。記憶體控制器210感測錯誤輸入腳位ERR# 219的值以決定存取控制訊號資訊是否被記憶體裝置220b正確接收。依據示範的讀取協定420，記憶體裝置220b輸出讀取資料位元418及資料錯誤偵測碼“D CHK”419到記憶體控制器210。
第6B圖繪示一相似示範讀取協定流程的時序圖，其中記憶體裝置220b決定接收的存取控制訊號資訊位元未從記憶體控制器210正確接收。如圖所示，記憶體裝置220b設定錯誤輸出腳位ERR# 229的輸出為低位準或值「0」。記憶體控制器210感測錯誤輸入腳位ERR# 219的值以決定存取控制訊號資訊未被記憶體裝置220b正確接收。依據示範的讀取協定420，如圖所示，記憶體裝置220b忽略讀取命令訊號。依據示範的通訊協定420，記憶體控制器210可再傳輸存取控制訊號資訊到記憶體裝置220b以執行欲進行的操作。
第6A圖及第6B圖所示的例子也可應用到相似於第4A圖及第4B圖描述的示範的寫入協定。
請參照第7A圖，示範的記憶體裝置220b包含多個與記憶 體裝置220a相同的元件。在此實施例中，記憶體裝置220b包含改良的控制邏輯電路522b及改良的輸出多工器524b以執行對應於錯誤狀態訊號602的在錯誤輸出腳位ERR# 229的輸出的附加操作。另外，在控制邏輯522b和輸出多工器524b之間提供通訊路徑525以提供相似於控制邏輯522a的控制邏輯522b決定的一錯誤偵測結果。第7B圖更說明了關於控制邏輯522b的改良。
如第7B圖所示，錯誤暫存器532包含偶接到輸出多工器524b的通訊路徑525以提供相似於第5B圖描述的錯誤偵測操作結果的一指示。錯誤偵測操作的結果基於輸出多工器524b的操作被傳送到記憶體控制器210，在下文中參照第7C圖描述。
如第7C圖所示，輸出多工器524b包含多個與輸出多工器524a相同的元件，輸出多工器524b與如第5C圖描述的輸出多工器524a執行相似的功能。並且，輸出多工器524b包含錯誤狀態產生器電路702及輸出緩衝器704以在錯誤輸出腳位ERR# 229提供錯誤狀態訊號602的輸出。錯誤狀態產生器電路702用以產生一狀態訊號，例如高位準或低位準訊號以從輸出緩衝器704的錯誤輸出腳位ERR# 229輸出。舉例來說，如第6A圖及第6B圖所示FIGs，高位準的錯誤狀態訊號602指示接收的存取控制訊號資訊的正確性被驗證，而低位準的錯誤狀態訊號602指示接收的存取控制訊號資訊未被正確接收。
在上述實施例如第5A圖及第7A圖的記憶體裝置220a及220b中，記憶體控制器210及記憶體裝置220a、220b在一分享資料匯流排DQ[7：0]上時間多工錯誤偵測訊號資訊及存取控制訊號資訊。這些實施例因 為藉由分享共同資料匯流排輸入/輸出線限制了記憶體裝置的複雜度及執行結構而具有優點。然而，在其他實施例中，可依據用於傳輸錯誤偵測訊號的一示範的通訊協定執行在專用錯誤偵測匯流排CHK[7：0]上。如第2圖所描述的，錯誤偵測匯流排CHK[7：0]可包含輸入/輸出腳位219、229以提供記憶體控制器210與記憶體裝置220之間的通訊。
第8A圖及第8B圖分別繪示了依據一些實施例的示範的讀取和寫入協定的時序圖。如第8A圖所示，相似於本揭露的實施例，示範的讀取協定包含執行一附加錯誤偵測訊號807，附加錯誤偵測訊號807基於存取控制訊號806產生。舉例來說，相似於第6A圖的描述，命令錯誤偵測碼“C CHK”411是根據錯誤偵測協定基於命令位元410而產生，位址錯誤偵測碼“A CHK”413是根據錯誤偵測協定基於位址位元412而產生，而讀取資料錯誤偵測碼“D CHK”419是讀取位元418而產生。如第8B圖所示，相似於第4A圖的描述，寫入資料錯誤偵測碼“D CHK”415是根據錯誤偵測協定基於寫入資料位元414而產生。如第8A圖及第8B圖所示，示範的錯誤偵測訊號807及809依據相似於示範的讀取存取控制訊號806及寫入存取控制訊號808的時序在記憶體控制器210及記憶體裝置之間被傳送。
第9A圖繪示依據另一實施例執行第8A圖及第8B圖中描述的通訊協定的示範的記憶體裝置220c的方塊圖。記憶體裝置220c包含多個與記憶體裝置220a及220b相同功能的元件。如圖所示，記憶體裝置220c連接一錯誤偵測匯流排CHK[7：0]以依據示範實施例接收錯誤偵測訊號。據此，記憶體裝置220c的輸入緩衝器520被改良以包含連接到錯誤偵 測匯流匯流排CHK[7：0]的通訊路徑。控制邏輯電路522c也被改良以提供從錯誤偵測匯流排CHK[7：0]接收的附加錯誤偵測訊號資訊。控制邏輯電路522c的附加細節在下文中參照第9B圖描述。記憶體裝置220c的輸出多工器524c也被改良以包含連接到錯誤偵測匯流匯流排CHK[7：0]的通訊路徑以依據示範實施例輸出錯誤偵測訊號。輸出多工器524c的附加細節在下文中參照第9C圖描述。
如第9B圖所示，控制邏輯522c以從資料匯流排DQ[7：0]接收存取控制訊號資訊及從對應於錯誤資料匯流排DQ[7：0]的附加輸入端接收錯誤偵測訊號資訊。在一些實施例中，從第一輸入緩衝器520a接收錯誤偵測訊號資訊，而從第二輸入緩衝器520b接收存取控制訊號資訊。從資料匯流排DQ[7：0]接收的存取控制訊號資訊被解多工且被提供到上述實施例的對應元件。然而，在此實施例中，錯誤暫存器532並為連接到資料匯流排DQ[7：0]。相對的，錯誤暫存器532包含關聯於錯誤偵測匯流排CHK[7：0]的一輸入端。此實施例中的錯誤暫存器532功能相似於上述第5B圖描述的。舉例來說，錯誤暫存器532用以從錯誤偵測匯流排CHK[7：0]接收錯誤偵測訊號資訊以驗證從記憶體裝置220c接收的資料匯流排DQ[7：0]上的存取控制訊號資訊的正確性。相似於上述第5B圖描述的實施例，錯誤暫存器532控制命令解碼器電路534基於存取控制訊號資訊是否正確的被接收依據接收的命令執行一操作或者忽略命令。雖然未繪示於圖中，記憶體裝置520c的控制邏輯522c可包含額外的修改，例如提供錯誤暫存器532的一輸出端以連接相似於上述第7B圖描述的輸出多工器以提供一錯誤狀態訊號到記憶體控制器210。
記憶體裝置520c的輸出多工器524c包含相似元件以執行相似於第5C圖描述的輸出多工器524a的功能。輸出多工器524c包含兩個輸出緩衝器556a及556b用以分別在資料匯流排DQ[7：0]和錯誤偵測匯流排CHK[7：0]上輸出存取控制訊號資訊及錯誤偵測訊號資訊。如第8A圖所示，附加的輸出緩衝器556b用以從存取控制訊號資訊分離出示範的錯誤偵測訊號並輸出到錯誤偵測匯流排CHK[7：0]以輸出到記憶體控制器210。示範的錯誤偵測訊號包含基於如第8A圖所示且如第5C圖所描述的的讀取資料位元418生的讀取資料錯誤偵測碼“D CHK”。相似於上面描述的，在另一實施例中，輸出多工器524c可被改良以包含錯誤狀態產生器及第三輸出緩衝器以產生及在錯誤輸出腳位ERR# 229輸出錯誤狀態訊號。
如上述的第5A、7A及9圖的示範實施例的記憶體裝置通常用以依據本揭露實施例的示範讀取及寫入協定在記憶體陣列上執行存取控制操作。第10A圖及第10B圖繪示了描述依據本揭露實施例的對應示範記憶體裝置的操作的流程1000的流程圖。
在步驟1010，記憶體裝置220從記憶體控制器210接收晶片選擇訊號。晶片選擇訊號啟動記憶體裝置220以執行操作並使記憶體控制器210和記憶體裝置220進行通訊。在步驟1010中晶片選擇訊號的接收代表根據本揭露實施例的命令周期的開始。在命令周期期間，執行步驟1020，記憶體裝置220從記憶體控制器210接收存取控制訊號。根據第4A、4B、6A、6B、8A或8B圖或者其他本揭露的協定描述的任何一協定，示範的存取控制訊號可包含存取控制訊號資訊。並且，在步驟1030，根據第4A、4B、6A、6B、8A或8B圖或者其他本揭露的協定描述的任何一協定， 記憶體裝置220接收包含錯誤偵測訊號資訊的錯誤偵測訊號。依據示範的實施例，接收的存取控制訊號資訊及錯誤偵測訊號資訊可以時間多工方法在分享輸入/輸出資料匯流排DQ[7：0]上被接收，或者，可在不同的資料匯流排上同時被接收，例如輸入/輸出資料匯流排DQ[7：0]及輸入/輸出錯誤偵測匯流排CHK[7：0]。
依據本揭露的實施例，在步驟1040，記憶體裝置220比較接收的錯誤偵測訊號資訊及接收的存取控制訊號資訊，且在步驟1050驗證存取控制訊號資訊是否正確地被接收。如果存取控制訊號資訊是被驗證為正確，則在步驟1060中，記憶體裝置220依據存取控制訊號資訊中提供的接收命令資訊執行操作。然而，如果存取控制訊號資訊並未正確地被接收，或者未被驗證精準度，則在步驟1055中，記憶體裝置220輸出錯誤訊號到記憶體控制器210。
如果從記憶體控制器210接收的命令資訊指示讀取操作的工作，則本揭露實施例的示範記憶體裝置220執行示範讀取協定。在步驟1060中執行的讀取操作期間，讀取操作藉由感測儲存在記憶體陣列的讀取資料開始。在步驟1110中，記憶體裝置220基於讀取資料產生錯誤偵測碼。錯誤偵測碼包含記憶體控制器210可使用的複數個錯誤偵測位元以驗證從記憶體裝置210接收的讀取資料的正確性。記憶體裝置220之後在步驟120中輸出讀取資料到記憶體控制器210。並且，在步驟1130中，記憶體裝置220輸出對應產生的錯誤偵測碼的錯誤偵測資訊。依據本揭露的實施例，讀取資料可以時間多工方式在分享輸入/輸出資料匯流排DQ[7：0]上被輸出，或者，可在不同的資料匯流排上同時被輸出，例如輸入/輸出資料 匯流排DQ[7：0]及輸入/輸出錯誤偵測匯流排CHK[7：0]。
流程圖1000特定操作的詳細細節如上所述可被理解為在此文中執行示範流程所實現，並且為簡潔而省略。
本領域具有通常知識者依據本說明書和本發明揭露的實施方式容易想到其他實例。應當理解的是本說明書和這些例子僅是示範性的而非用以限定本發明。本揭露真正的保護範圍和精神在以下申請專利範圍所表示。
200‧‧‧記憶體系統
210‧‧‧控制器
220‧‧‧記憶體裝置
212、222、CLK‧‧‧時脈輸出/輸入腳位
214、224、CS#‧‧‧晶片選擇輸出/輸入腳位
216、226、DQ[7：0]‧‧‧資料匯流排腳位
218、228、CHK[7：0]‧‧‧錯誤偵測匯流排輸入/輸出腳位
219、ERR#‧‧‧錯誤輸入/輸出腳位

Claims (10)

  1. 一種記憶體裝置，用以執行錯誤偵測協定，該記憶體裝置包含：一非揮發記憶體陣列；一第一輸入端，用以接收一控制訊號以指示一命令周期期間；一第二輸入端，用以在該命令周期期間接收一存取控制訊號，並用以在該命令周期期間接收一錯誤偵測訊號，其中該錯誤偵測訊號包含對應於該存取控制訊號的資訊；以及一控制邏輯，用以藉由比較該存取控制訊號與該錯誤偵測訊號驗證該存取控制訊號的正確性，且當該存取控制訊號的正確性被驗證後，在該命令周期期間在該非揮發記憶體陣列上執行一操作。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該第二輸入端用以偶接至一控制器與該記憶體裝置之間的一分享資料匯流排。
  3. 如申請專利範圍第2項所述之記憶體裝置，其中該第二輸入端用以接收該存取控制訊號中提供的複數個命令資訊位元及該錯誤偵測訊號中提供的複數個命令錯誤偵測位元，其中該第二輸入端更用以在接收該複數個命令錯誤偵測位元之後再接收該複數個命令資訊位元。
  4. 如申請專利範圍第1項所述之記憶體裝置，其中該第二輸入端用以偶接至一錯誤偵測匯流排，該錯誤偵測匯流排用於在一控制器與該記憶體裝置之間使用該錯誤偵測訊號進行通訊。
  5. 如申請專利範圍第1項所述之記憶體裝置，更包含：一錯誤碼產生器電路，用以產生對應於一控制器要求的一讀取資料資訊的一錯誤偵測資訊；以及 一輸出端，用以提供該錯誤偵測資訊到該控制器。
  6. 如申請專利範圍第5項所述之記憶體裝置，其中用以提供該錯誤偵測資訊到該控制器的該輸出端與該第二輸入端分享。
  7. 如申請專利範圍第5項所述之記憶體裝置，其中用以提供該錯誤偵測資訊到該控制器的該輸出端以一時間多工方法輸出該錯誤偵測資訊與該讀取資料資訊。
  8. 一種用以執行錯誤偵測協定之方法，該方法包含：接收一晶片選擇訊號用以指示一命令周期；在該命令周期期間接收一存取控制訊號及一錯誤偵測訊號，其中該錯誤偵測訊號包含對應於該存取控制訊號的資訊；比較該存取控制訊號與該錯誤偵測訊號以驗證該存取控制訊號的正確性；以及當該存取控制訊號的正確性被驗證後，在該命令周期期間在一非揮發記憶體陣列上執行一操作。
  9. 如申請專利範圍第8項所述之方法，更包含：以一時間多工方法接收該存取控制訊號與該錯誤偵測訊號。
  10. 如申請專利範圍第8項所述之方法，其中，當在該非揮發記憶體陣列上執行的該操作為一讀取操作時，此方法更包含：產生從該非揮發記憶體陣列讀取的一讀取資料的一錯誤偵測碼；在該命令周期期間輸出該讀取資料及一第二錯誤偵測訊號，其中該第二錯誤偵測訊號包含對應於該錯誤偵測碼的資訊。
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