CN103136106B - 存储器装置的操作方法、读取数字存储器的方法及其应用 - Google Patents

Abstract

提出一种存储器装置的操作方法、读取数字存储器的方法及其应用。在一种闪存装置中，可在单位或多位串行通讯协议下操作，并且能够通过地址边界可配置的读取指令的地址字段来测定应用的地址边界条件。根据所识别的地址边界条件，闪存装置可利用每一个感应的最佳内部感应时间依照地址边界可配置的读取指令的要求来执行存储器阵列的多种感应。根据地址边界及所需的闪存装置操作频率，使用者可事先指定读取指令的虚拟字节数目。因此，可通过最小化读取指令的虚拟字节数目以及通过最佳化读取操作的内部感应时间来改善闪存装置读取效能。

Description

存储器装置的操作方法、读取数字存储器的方法及其应用

技术领域

本发明是有关于一种闪存，且特别是有关于一种闪存的读取。

背景技术

单位串行及多位串行闪存由于较少的脚位数及简单的接口已经变得普遍。最简单的接口是一位串行外围接口(Serial Peripheral Interface，SPI)。一位串行外围接口通讯协议(protocol)包含使用者送出8位的指令(command)、地址字节(address bytes)、以及选择性的虚拟字节(dummybytes)给串行外围接口闪存装置，并且串行外围接口闪存装置将回传资料给使用者作为响应。单一的8位指令可识别读取、擦除/程序、或另一个适当的操作。对于要求快速读取效能的高效能系统应用，已经发展出例如双串行外围接口(SPI-Dual)、四串行外围接口(SPI-Quad)、以及四元外围接口(Quad Peripheral Interface，QPI)的多位串行接口。在四串行外围接口中，以一次一位的方式串行地提供8位指令，但是所有的后续字段(例如地址、选择性的虚拟字节、以及资料)是在4位(四)串行基础上完成以改善读取量。在四元外围接口中，所有的字段(例如8位指令、地址、选择性的虚拟字节、以及资料)都是以4位串行完成。以此方式，四元外围接口于两个时钟周期提供8位指令，而四串行外围接口则需要八个时钟周期。相较于串行外围接口及四串行外围接口两种接口，四元外围接口通过减少提供读取指令所需的时钟周期数目达成较佳的读取效能。各种多位串行快闪接口通讯协议说明于例如第7558900号美国专利。

为了要最小化延迟，将针对不同的地址边界使用不同的读取指令，并且这些不同的指令根据地址边界使用不同的虚拟字节数目(可包括模式字节)；参阅图1及图2。例如，在四串行外围接口中，根据1位串行接口(例如通过I/O0)来提供8位指令给闪存装置，但是根据4位(四)接口(例如通过I/O0-I/O3(未绘示))来完成后续的接口操作。指令及地址将提供给串行外围接口闪存装置且在时钟的“上升边缘”予以闩锁，并且串行外围接口闪存在时将在时钟的“下降边缘”提供输出资料。

图1绘示一种称为EBh_SPI(或快速读取四输入/输出(Quad I/O))的四串行外围接口指令，因为其假定字节边界所以不强加地址限制。这指令包括6个虚拟时钟。图2绘示一种称为E7h_SPI(或字组读取四输入/输出)的四串行外围接口指令，其将地址限定为字组边界(A0＝0)。因为地址边界限制载明于指令中，所以这只需要包括4个虚拟字节。因此，相较于EBh_SPI指令，在衡量所减少的延迟后可知E7h_SPI指令提供较高的系统读取效能。

各种操作模式，包括支持多位串行输入及输出的串行外围接口、四串行外围接口、以及充分强化的串行外围接口模式说明于第7558900号美国专利。

然而，某些应用需要更高的系统读取效能。

发明内容

本发明提供一种存储器装置的操作方法，其中存储器装置包括闪存单元阵列，此方法用以提供经由读取指令以提供资料的应用，其中应用具有一地址边界。此包括：接收包括起始地址(start address)的读取指令；针对此应用的地址边界来配置存储器装置；经由读取指令对闪存单元阵列执行一序列的感应操作(sense operations)。此序列的感应操作包括：执行闪存单元阵列的第一感应(sensing)以获得输出的第一资料，第一感应具有此序列的第一位置且发生于第一内部感应时间(sense time)；提供第一资料作为存储器装置的输出；执行闪存单元阵列的第二感应以获得输出的第二资料，第二感应具有此序列的第二位置且发生于第二内部感应时间；以及提供第二资料作为存储器装置的输出。为了改善读取效能，可根据此应用的地址边界与第一感应及第二感应的时间预算(time budgets)来改变第一内部感应时间及第二内部感应时间。

本发明提供一种存储器装置的操作方法，其中存储器装置包括闪存单元阵列。此方法用以经由读取指令提供资料的应用。此应用在第一时间具有第一地址边界，且在不同于该第一时间的第二时间具有第二地址边界。此方法包括：接收包括第一起始地址的第一读取指令；针对此应用的第一地址边界来配置存储器装置；经由第一读取指令对闪存单元阵列执行第一序列的感应操作；接收包括第二起始地址的第二读取指令；针对此应用的第二地址边界来配置存储器装置；以及经由第二读取指令对闪存单元阵列执行第二序列的感应操作。第一序列包括：执行闪存单元阵列的第一感应以获得输出的第一资料，第一感应具有第一序列的第一位置且发生于第一内部感应时间；提供第一资料作为存储器装置的输出；执行闪存单元阵列的第二感应以获得输出的第二资料，第二感应具有第一序列的第二位置且发生于第二内部感应时间；以及提供第二资料作为存储器装置的输出，其中第一内部感应时间及第二内部感应时间取决于此应用的第一地址边界与第一感应及第二感应的时间预算。第二序列包括：执行闪存单元阵列的第三感应以获得输出的第三资料，第三感应具有第二序列的第一位置且发生于第三内部感应时间；提供第三资料作为存储器装置的输出；执行闪存单元阵列的第四感应以获得输出的第四资料，第四感应具有第二序列的第二位置且发生于第四内部感应时间；以及提供第四资料作为存储器装置的输出，其中第三内部感应时间及第四内部感应时间取决于此应用的第二地址边界与第三感应及第四感应的时间预算。

本发明提供一种在应用中读取数字存储器的方法，包括：以存储器装置的多个可能操作频率当中的选定的操作频率来操作存储器装置，此存储器装置具有在多个感应操作中予以感应的闪存单元阵列，更具有这些感应操作的多个可能内部感应时间，其取决于不同地址边界条件的多个感应序列；根据选定的操作频率来提供配置指令给具有读取虚拟字节数目参数的闪存装置；提供配置指令给闪存装置，以便设定此应用的地址边界参数；提供具有起始地址的读取指令给存储器装置；以及利用时间预算从存储器装置接收资料，此时间预算是通过读取虚拟字节数目参数以及通过与地址边界参数的地址边界条件的感应序列的一相对应的可能内部感应时间的一个或多个予以确定。

本发明提供一种存储器装置，包括：闪存单元阵列；地址边界测定电路，用以从读取指令的起始地址的多个不同潜在地址边界测定一地址边界；内部感应时间确定电路电路，与地址边界测定电路耦合，用以分别根据不同潜在地址边界来确定与闪存单元阵列的多个不同感应序列(sensesequences)的一相对应的内部感应时间序列；多个感应放大器(senseamplifiers)，与内部感应时间确定电路及闪存单元阵列耦合，用以根据多个内部感应时间对闪存单元阵列执行多个循序感应操作以便从闪存单元阵列获得资料；以及指令及控制逻辑(command and control logic)，与感应放大器耦合，用以通过存储器装置的输出提供所获得的资料。

本发明提供一种存储器装置，包括：闪存单元阵列；指令及控制逻辑，用以测定读取指令的起始地址的地址边界，指令及控制逻辑包括多任务器，此多任务器用以选择在一序列的感应当中感应闪存单元阵列的内部感应时间，对于至少两个感应序列将根据地址边界与感应序列的感应的个别位置来确定内部感应时间；以及多个感应放大器，与多任务器及闪存单元阵列耦合，用以感应闪存单元阵列以便获得资料，以及指令及控制逻辑进一步与感应放大器耦合，以便通过存储器装置的输出提供所获得的资料。

附图说明

以下结合附图和具体实施例对本发明的技术方法进行详细的描述，以使本发明的特征和优点更为明显，其中：

图1是一种指令信号的波形图。

图2是另一种指令信号的波形图。

图3是一种地址边界可配置的读取操作的流程图。

图4是一种闪存装置处理地址边界可配置的读取指令的流程图。

图5是一种具有各种地址边界的指令及其相关的内部感应时序的波形图。

图6是一种用以选择感应时间的多任务器电路的实施说明的方块图。

图7是各种地址边界条件及操作频率的内部感应时序及适当虚拟时钟数目的表格。

图8是闪存装置结构的电路图。

具体实施方式

可在单位或多位串行通讯协议下操作的闪存装置可针对应用的一个或多个地址边界予以配置，以启用相同的地址边界可配置的读取指令，不管此应用的一个或多个地址边界为何。通过例如地址边界可配置的(ABC)读取指令的起始地址的最低有效位(least significant bits，LSB)，或通过可在先前的配置指令中指定的地址边界参数，可针对应用的地址边界自动配置闪存装置。根据地址边界配置，可最佳化闪存装置的内部感应时间，因而对于使用固定的内部感应时间来感应存储器的存储器装置可改善闪存装置的效能。根据应用的地址边界与想要的闪存装置操作频率，使用者可事先指定或配置读取指令的虚拟字节数目。在大部分的应用中，闪存装置以固定的频率来操作且地址边界固定于字节、字组、或双字组，因而使用者只需要一次指定或配置虚拟字节数目。然而，对于那些地址边界改变或闪存装置的操作频率改变的应用，虚拟字节数目也可改变，因此使用者事先指定或配置的地址边界可配置的(ABC)读取指令可能必须再度予以指定或配置。因此，可同时最小化读取指令的虚拟字节数目及最佳化内部感应时间来改善闪存装置读取效能，以便针对应用的地址边界容许较高的闪存装置操作频率。

本专利申请案所使用的术语“闪存装置”意指任何类型的存储器装置，其中包括例如或非门(NOR)、与非门(NAND)、或任何其组合的任何存储器结构中的任何类型的闪存单元，单独亦或组合任何其它类型的存储器结构中的任何其它类型的存储单元。术语“地址边界可配置的(ABC)读取指令”意指未受限于任何特殊地址边界条件因而的读取指令，因而可针对不同的地址边界来配置闪存装置且不必改变读取指令。

术语“内部感应时间”是指闪存装置所要求的用以感应一群快闪位的时间。内部感应时间可表示成多种时钟周期Tcc。在许多种闪存装置中，成群地同时感应一些快闪位(例如32位)以达成较佳的读取效能。闪存装置能够根据地址边界可配置的(ABC)读取指令所提供的地址的地址边界与感应序列的感应的位置来动态调整其内部感应时间。

图3是如何操作具有可配置的内部感应时间的闪存装置以完成地址边界可配置的(ABC)读取操作20的例子，并且图4是此种闪存装置如何处理地址边界可配置的(ABC)读取指令30的例子。在实施特殊应用中，使用者可从闪存装置(方块21)所支持的频率范围选择闪存装置的操作频率，并且也可识别此应用所使用的地址边界的类型(方块22)。根据操作频率及地址边界类型，使用者可确定地址边界可配置的(ABC)读取指令所要求的虚拟字节的最小数目(方块23)。所要说明建立多个虚拟字节数量的技术，是对闪存装置在收到地址边界可配置(ABC)的读取指令之前，发出一个设定指令(configuration command)。当可根据图4所示的程序在闪存装置中予以处理时，接着可发出地址边界可配置的(ABC)读取指令(方块24)。接收地址边界可配置的(ABC)指令所要求的资料(方块25)，并且可依需求继续读取(方块26-是)。若此应用要求不同的地址边界，则可指定新地址边界(方块27-是、方块22)。若使用者想要以不同的频率来操作闪存装置，则可指定频率(方块28-是、方块21)。当读取操作结束时(方块26-否、方块27-否、以及方块28-否)，可继续处理其它的操作(方块29)。

参考图4，当闪存装置接收地址边界可配置的(ABC)读取指令时，闪存装置将检查地址边界可配置的(ABC)读取指令的地址字段以识别地址边界的类型(方块31)，由此可测定最适合地址边界的内部感应时间(方块32)。另一方面，在比地址边界可配置的(ABC)读取指令先发出的配置指令(未绘示)中可指定地址边界给闪存装置，由此可测定最佳的内部感应时间(方块32)。接着感应快闪位方块(方块33)且提供资料(方块34)。虽然图4绘示在一感应之后且在下一个感应之前提供资料，但是亦可在下一个感应期间提供资料。后续的感应操作发生(方块35-否、方块32、方块33、方块34)直到读取结束为止(方块35-是)。虽然地址边界是通过地址边界可配置的(ABC)读取指令的地址予以确定(方块31)且维持整个读取操作期间，但是可根据感应序列的感应的位置来改变内部感应时间。内部感应时间可在整个读取操作期间都相同或在部分的读取操作期间相同，在此情况下将不再执行测定内部感应时间的动作(方块32)。可继续处理其它的操作(方块36)。

图5绘示基于地址边界及感应序列的“内部感应时间”配置的地址边界可配置的(ABC)读取指令EBh_QPI的例子。内部感应时间的配置可通过配置指令或起始地址的地址边界(例如字节、字组、双字组)，其可通过地址边界可配置的(ABC)读取指令的起始地址的最低有效位予以识别。读取指令EBh_QPI可引起不同的内部感应时间以改善读取效能。根据起始地址的最低有效位来测定内部感应时间的一种适当方式是利用适当逻辑电路来计算，其中此计算是根据地址的最低有效位及感应序列。测定内部感应时间的另一种适当方式是具有多个储存值(亦即多个储存感应时间)的查找表(look-up table)，其中根据地址的最低有效位及感应序列从查找表选择适当的数值(亦即适当的感应时间)。而测定内部感应时间的另一种适当方式是通过多任务器从可根据地址的最低有效位及感应序列来选择的预先决定的及内部可用的内部感应时间当中选取。

虽然第一及后续的内部感应时间可相同，在实际考量下后续的感应时间可能必须大于第一感应时间。这是因为实际上，闪存装置在后续的感应操作期间由于输出切换而遭遇更多的噪声。相反地，闪存装置在第一感应期间因不会输出切换而不致于遭遇此种噪声。因为在后续感应期间的这噪声及其它设计考量，最好使后续的感应时间大于第一感应时间；也请参阅图7。

各种时间预算在图5中显而易见。时间预算可考虑到第一感应、第二感应、以及其间的间隔。第一感应及第二感应的末端分别发生于已经发出8个虚拟时钟给地址边界40/50/60之后大约2/4/8时钟周期。这是因为第二感应群闪存单元(32位)的资料分别于已经发出8个虚拟时钟之后2/4/8时钟周期开始输出。由于这考量，“已组合的第一感应时间及第二感应时间”(如图5所示)的预算分别是9.5T_cc/11.5T_cc/15.5T_cc，其中Tcc是时钟周期。这预算也包括第一感应时间与第二感应时间之间的间隔(无感时间)。一般而言，时间预算可视为「虚拟时钟数目」加上「输出第一感应资料所要求的时钟数目」减去半个时钟。以两个虚拟时钟为例，此预算对于字节/字组/双字组边界将分别是3.5T_cc/5.5T_cc/9.5T_cc。以四个虚拟时钟为例，此预算对于字节/字组/双字组边界将分别是5.5T_cc/7.5T_cc/11.5T_cc。以六个虚拟时钟为例，此预算对于字节/字组/双字组边界将分别是7.5T_cc/9.5T_cc/13.5T_cc。以八个虚拟时钟为例，此预算对于字节/字组/双-字组边界将分别是9.5T_cc/11.5T_cc/13.5T_cc(参阅图5)。以上所述阐明不同的地址边界具有不同的预算。一般而言，双字组边界的预算大于字组边界的预算，并且字组边界的预算大于字节边界的预算，因而可对于相同的虚拟字节数目启用闪存装置的较高频率的操作，或可对于相同频率的操作使用较小的虚拟字节数目。

由于各种设计选择的限制，无法在所有的闪存设计中或对于虚拟字节及边界条件的所有组合实现地址边界可配置的(ABC)读取指令改善所提供的读取效能改善潜能。并且，“第一内部感应时间及第二内部感应时间”预算特别分割成第一内部感应时间及第二内部感应时间是基于设计选择及例如噪声的其它考量。如图5及图7所示，9.5T_cc/11.5T_cc/15.5T_cc的预算分别对于第一内部感应时间分割成4.5T_cc/4.5T_cc/6.5T_cc且对于第二内部感应时间分割成4.5T_cc/5.5T_cc/6.5T_cc。第一内部感应时间及第二内部感应时间并未精确地达到上述预算，这是由于分配一些时间(0.5T_cc/1.5T_cc/2.5T_cc)给第一内部感应时间与第二内部感应时间之间的间隔。间隔将分配到任何两个连续的感应之间(例如在第一感应与第二感应之间)以提供时间给内部地址改变、电压充电、以及电压放电等等。因此，此间隔容许在下一个感应操作之前有准备的时间。

图6绘示如何使用多任务器来测定适当内部感应时间的例子。在此举多任务器为例，然而亦可设计成其它的适当逻辑电路且用以根据地址的最低有效位及感应序列来产生或选择内部感应时间。多任务器58在六个不同的感应时间X1、Y1、Z1、X2、Y2、以及Z2之间经由选择逻辑(selectlogic)59作选择。选择逻辑评估地址的最低有效位连同感应序列的感应位置，并且根据评估结果提供输入选择信号给多任务器58以便选择适当的内部感应时间。因此读取效能取决于起始地址及感应序列。

参考图5及图6，图中绘示一组感应时间如下所述。可从字节边界的感应时间X1、字组边界的感应时间Y1、以及双字组边界的感应时间Z1选择第一内部感应时间。选择逻辑59根据地址的最低有效位及感应序列的感应的位置来产生第一选择信号给多任务器58，以便从感应时间X1、Y1、以及Z1选择第一内部感应时间，亦即第一感应操作。选择逻辑59进一步根据地址的最低有效位及感应序列来产生后续的选择信号给多任务器58，以便从感应时间X2、Y2、以及Z2选择所有的后续内部感应时间，亦即接续第一感应操作的所有感应。

如图5所示的信号波形及其相关内部感应时间序列适用于四元外围接口。在四元外围接口中，所有的接口(例如8位的指令、地址、选择性虚拟字节、以及资料)是在4位基础上完成。以此方式，四元外围接口可于两个时钟周期提供8位指令，如图5所示。当接收地址边界可配置的(ABC)读取指令、地址、以及虚拟字节时，闪存装置开始送出输出资料给使用者。如图所示，指令及地址被闩锁在时钟的上升边缘，而闪存装置在时钟的下降边缘送出输出资料。

内部感应时间的信号波形及其相关序列分别绘示为字节边界条件40、字组边界条件50、以及双字组边界条件60。所绘示的信号波形包含八个虚拟时钟。字节边界条件40的感应序列的第一个字节资料42只输出两个时钟，因而减少第一内部感应时间及第二内部感应时间可用的时间预算。所减少的预算对闪存装置的最大时钟频率施加限制。字组边界条件50的感应序列的最初两个字节资料52输出四个时钟，因而减少第一内部感应时间及第二内部感应时间可用的时间预算，但是所减少的预算少于字节边界条件40的感应序列。双字组边界条件60的感应序列的最初四个字节资料62输出八个时钟，其提供大的时间预算给第一内部感应时间及第二内部感应时间。在第一感应操作期间，相同大小群组的快闪位(例如4字节)的感应操作于内部同时完成时，对于字节/字组/双字组地址边界实例闪存装置分别只送出最后一个字节、最后两个字节、以及所有的四个字节作为输出。对于所有的地址边界40、50、以及60，资料将循序感应然后以连续的32位(4字节)群且每一群八个时钟输出。然而，从字节边界到字组边界到双字组边界其内部感应时间通常逐步增加，由此可知双字组边界具有最佳读取效能，接着是字组边界，最后是具有最差读取效能的字节边界。这种基于使用者应用(例如地址边界)的可调式内部感应时间，可提供不同且最佳的读取效能。

通过使用者发出适当的指令可配置虚拟字节数目给闪存装置。虽然虚拟字节可能是“不必理会的”字节(例如输入的资料1或无效的0)，但当在此使用时术语“虚拟字节(Dummy Bytes)”可包括例如模式字节(Modebytes)的辅助字节。当所有其它条件相同时，减少虚拟字节数目可改善系统读取效能。可使用任何适当指令来设定虚拟字节数目，并且此指令可特别用以设定虚拟字节数目，或可包括配置地址边界，以及设定例如包裹式突发读取(burst read with wrap)指令的包裹长度(wrap length)的字节数目的额外读取参数。虚拟字节数目，连同地址的最低有效位的数值及感应序列，也改变第一内部感应时间及后续的内部感应时间的预算。虚拟字节数目可在应用的所有读取操作之前只配置一次，或可在应用期间配置任意次。

图7是绘示各种地址边界、感应序列数目、以及虚拟时钟数目的最大操作频率实例的表格。如图所示，虚拟字节数目在通电时可具有默认值，例如2个虚拟字节，但是可通过发出适当的指令在任何时间予以手动配置(在发出任何读取指令之前配置一次，亦或在应用期间不时配置)成为4、6、8、或其它数目的虚拟字节。图7的表格所示的配置只是例子，并且可使用许多不同的变例来达成相似程度的最佳化。为了解释的缘故，假定所关注的特殊闪存装置的感应的最小时间需求是35纳秒。对于这35纳秒需求，此表格所示的具有多重时钟周期T_cc的感应时间可转换成最大操作频率。为了简化起见，进一步假定最大操作频率是第一感应操作频率与后续感应操作频率(在图7的表格中以双星号表示)之间较低。实际上，由于噪声及其它考量可加入大于10百万赫(MHz)的保护频带(guard band)。如图7的表格所示，不论其地址边界为何，两个虚拟时钟适合于大约30MHz(T_cc＝33(ns))的应用，。四个虚拟时钟适合于大约50MHz(T_cc＝20(ns))的字节地址边界应用，并且适合于80MHz(T_cc＝12(ns))的字组及双字组地址边界应用。六个虚拟时钟适合于80百万赫MHz(T_cc＝12(ns))的字节地址边界应用，并且适合于高达大约104MHz(T_cc＝10(ns))的字组地址及双字组地址边界应用。八个虚拟时钟适合于高达大约104MHz(T_cc＝10(ns))的字节及字组地址边界应用，并且当操作频率可用时适合于高达大约166MHz(T_cc＝6(ns))的双字组地址边界应用。

须知当在此讨论时最大操作频率与各种虚拟时钟实例有关，并且不考虑由于逻辑方块设计的其它限制。虽然目前许多闪存装置的最大操作频率受限于大约104MHz，因而使得目前无法提供166MHz时钟速率，也使得八个虚拟时钟实例目前比较少实际的应用价值，但是最大操作频率可预期将会继续增加使得未来可预期八个虚拟时钟实例将具有实用价值。现在，四个虚拟时钟实例及六个虚拟时钟实例具备最大的实用价值。

一个改善读取效能的例子如下所述。对于未针对地址边界最佳化的设计，速率效能可能是以字节为基础(亦即最慢的)，而不论事实上，应用的地址边界可能是字组或双字组，或使用六个虚拟字节。然而，若是针对双字组边界应用最佳化的设计，则可使用具有可调式的四个虚拟时钟实例来提供优越的读取效能。因此，对于最佳化地址边界的设计，在具有字节地址边界的应用中可使用具有六个虚拟字节的相同读取指令以80百万赫(MHz)的时钟来读取闪存装置，在具有双字组地址边界的另一个应用中可使用具有四个虚拟字节的相同读取指令以80百万赫的时钟来读取闪存装置。这对于只有一种读取指令(亦即地址边界可配置的(ABC)读取指令)提供极大的弹性。例如，当实现八个虚拟时钟实例的应用时，将不需要针对八个虚拟时钟实例使用另一个读取指令。

另一个读取效能改善的例子如下所述。参考八个虚拟时钟实例，针对双字组边界应用的6.5×T_cc的内部感应时间(针对地址边界最佳化的设计)，可能在无地址最佳化的益处使用下，大于使用4.5×T_cc的内部感应时间约40％。在无地址最佳化的设计中，内部感应时间通常是以字节为基础，而不论其地址边界是字组或双字组边界。

另一个读取效能改善的例子如下所述。对于无地址限制的读取指令，闪存装置的最大读取频率是2个虚拟时钟的30MHz、4个虚拟时钟的50MHz、6个虚拟时钟的80MHz、以及8个虚拟时钟的104MHz。然而，对于有双字组边界限制的读取指令，闪存装置的最大读取频率是2个虚拟时钟的30MHz、4个虚拟时钟的80MHz、6个虚拟时钟的104MHz、以及8个虚拟时钟的104MHz。在有双字组地址边界限制的应用中，读取效能的改善对于四个虚拟时钟实例及六个虚拟时钟实例明显可见。

图8是适合执行地址边界可配置的(ABC)读取指令的闪存装置结构的方块图。许多其它类型闪存装置可根据在此所述的内容予以修改，以便执行地址边界可配置的(ABC)读取指令。闪存单元阵列78通过列解码电路77及行解码电路75来编列地址，后者包含用以写入闪存单元阵列78的256字节页缓冲器及用以读取闪存单元阵列78的三十二个感应放大器所属方块。对应于状态缓存器70，写入保护逻辑77用以避免在确定情况下写入闪存单元阵列78。指令及控制逻辑71控制高电压产生器72及页地址闩锁及计数器73，用以控制列解码电路77。指令及控制逻辑71也控制字节地址闩锁及计数器74，其用以控制行解码电路75。指令及控制逻辑71包括四个输入/输出脚位IO0-IO3、串行时钟输入脚位CLK、以及芯片选择输入脚位/CS。

如图所示，多任务器79配置于指令及控制逻辑71，用以提供内部感应时间控制信号给三十二个感应放大器所属方块75。选择的逻辑是由指令及控制逻辑71完成。不论地址边界为何，都可使用所有的三十二个感应放大器。

图8的闪存装置支持串行外围接口(SPI)及四元外围接口操作，包括标准串行外围接口(SPI)指令、双串行外围接口指令、四串行外围接口指令、以及四元外围接口指令。当此装置利用“Enable QPI(38h)”指令从标准/双/四串行外围接口模式切换到四元外围接口(QPI)模式时将支持四元外围接口(QPI)操作。此装置可利用“Disable QPI(FFh)”指令切换回到标准/双/四串行外围接口模式。

虽然图8的闪存装置只有在四元外围接口模式中使用地址边界可配置的读取指令，但是地址边界可配置的读取指令可在不同于四元外围接口的模式中使用，例如各种串行外围接口模式。所绘示的地址边界可配置的读取指令可包括快速读取四输入/输出(EBh_QPI)四元外围接口(QPI)模式指令、快速读取(OBh_QPI)四元外围接口(QPI)模式指令、以及包裹式突发读取(OCh_QPI)指令。虚拟时钟数目可通过“Set Read Parameters(COh)”指令予以配置为2、4、6、或8。类似的地址边界可配置的指令可支持四串行外围接口模式。

在此参考附图说明本发明及其应用和优点，然而此说明并非用以限定本发明，故本发明的保护范围当视申请专利范围所界定的为准。在此所揭露的实施例可能改变及修改，任何所属技术领域中具有通常知识者研读本专利文件之后将明了所述实施例的各种元件的实际替换及等效。并且，在此所给予的特定数值仅用以说明，其可依需求而变化。所参考的某一范围的各种数值将包括此范围内的所有数值。在不脱离本发明的范围内，当可进行在此所揭露的实施例的这些及其它改变及修改，包含所述实施例的各种元件的替换及等效。

Claims (15)

1.一种存储器装置的操作方法，其中该存储器装置包括闪存单元阵列，该存储器装置的操作方法经由一读取指令提供资料的应用，其中该应用具有一地址边界，该存储器装置的操作方法包括：

接收包括起始地址的读取指令；

针对该应用的该地址边界来配置该存储器装置；以及

经由该读取指令对该闪存单元阵列执行一序列的感应操作，该序列包括：

执行该闪存单元阵列的第一感应以获得输出的第一资料，该第一感应具有该序列的第一位置且发生于第一内部感应时间；

提供该第一资料作为该存储器装置的输出；

执行该闪存单元阵列的第二感应以获得输出的第二资料，该第二感应具有该序列的第二位置且发生于第二内部感应时间；以及

提供该第二资料作为该存储器装置的输出，

其中为了改善读取效能，根据该应用的该地址边界与该第一感应及该第二感应的时间预算来改变该第一内部感应时间及该第二内部感应时间。

2.如权利要求1所述的存储器装置的操作方法，其中根据该序列的该第一感应及该第二感应的个别位置来改变该第一内部感应时间及该第二内部感应时间。

3.如权利要求1所述的存储器装置的操作方法，其中该序列还包括：

执行该闪存单元阵列的第三感应以获得输出的第三资料，该第三感应具有该序列的第三位置且发生于第三内部感应时间；以及

提供该第三资料作为该存储器装置的输出。

4.如权利要求3所述的存储器装置的操作方法，其中该第一内部感应时间小于或等于该第二内部感应时间及该第三内部感应时间。

5.如权利要求4所述的存储器装置的操作方法，其中该第二内部感应时间与该第三内部感应时间相等或不相等。

6.如权利要求1所述的存储器装置的操作方法，其中该配置步骤包括根据该起始地址的一个或多个最低有效位针对该应用的该地址边界来配置该存储器装置。

7.如权利要求1所述的存储器装置的操作方法，还包括：

在接收该读取指令的该步骤之前接收配置指令，该配置指令包括地址边界参数；

其中该配置步骤包括根据该地址边界参数针对该应用的该地址边界来配置该存储器装置。

8.如权利要求1所述的存储器装置的操作方法，还包括：

在接收该读取指令的该步骤之前接收配置指令，该配置指令包括虚拟时钟数目参数；以及

根据该虚拟时钟数目参数来配置该存储器装置以便在接收该读取指令时插入虚拟时钟。

9.一种存储器装置的操作方法，其中该存储器装置包括闪存单元阵列，该存储器装置的操作方法经由一读取指令提供资料的应用，其中该应用在第一时间具有第一地址边界，且在不同于该第一时间的第二时间具有第二地址边界，该存储器装置的操作方法包括：

接收包括第一起始地址的第一读取指令；

针对该应用的该第一地址边界来配置该存储器装置；

经由该读取指令对该闪存单元阵列执行第一序列的感应操作，该第一序列包括：

执行该闪存单元阵列的第一感应以获得输出的第一资料，该第一感应具有该第一序列的第一位置且发生于第一内部感应时间；

提供该第一资料作为该存储器装置的输出；

执行该闪存单元阵列的第二感应以获得输出的第二资料，该第二感应具有该第一序列的第二位置且发生于第二内部感应时间；以及

提供该第二资料作为该存储器装置的输出，其中该第一内部感应时间及该第二内部感应时间取决于该应用的该第一地址边界与该第一感应及该第二感应的时间预算；

接收包括第二起始地址的第二读取指令；

针对该应用的该第二地址边界来配置该存储器装置；以及

经由该第二读取指令对该闪存单元阵列执行第二序列的感应操作，其中该第二序列包括：

执行该闪存单元阵列的第三感应以获得输出的第三资料，该第三感应具有该第二序列的第一位置且发生于第三内部感应时间；

提供该第三资料作为该存储器装置的输出；

执行该闪存单元阵列的第四感应以获得输出的第四资料，该第四感应具有该第二序列的第二位置且发生于第四内部感应时间；以及

提供该第四资料作为该存储器装置的输出，其中该第三内部感应时间及该第四内部感应时间取决于该应用的该第二地址边界与该第三感应及该第四感应的时间预算。

10.如权利要求9所述的存储器装置的操作方法，其中：

针对该应用的该第一地址边界来配置该存储器装置的该步骤包括根据该第一起始地址的一个或多个最低有效位针对该应用的该第一地址边界来配置该存储器装置；以及

针对该应用的该第二地址边界来配置该存储器装置的该步骤包括根据该第二起始地址的一个或多个最低有效位针对该应用的该第二地址边界来配置该存储器装置。

11.如权利要求9所述的存储器装置的操作方法，还包括：

在接收该第一读取指令的该步骤之前接收第一配置指令，该第一配置指令包括第一地址边界参数；

其中针对该应用的该第一地址边界来配置该存储器装置的该步骤包括根据该第一地址边界参数针对该应用的该第一地址边界来配置该存储器装置；以及

在接收该第二读取指令的该步骤之前接收第二配置指令，该第二配置指令包括第二地址边界参数；

其中针对该应用的该第二地址边界来配置该存储器装置的该步骤包括根据该第二地址边界参数针对该应用的该第二地址边界来配置该存储器装置。

12.如权利要求9所述的存储器装置的操作方法，还包括：

在接收该第一读取指令的该步骤之前接收第一配置指令，该第一配置指令包括虚拟时钟数目参数；

根据该虚拟时钟数目参数来配置该存储器装置以便将虚拟时钟插入该第一读取指令；

在接收该第一读取指令的该步骤之前接收第二配置指令，该第二配置指令包括虚拟时钟数目参数；以及

根据该虚拟时钟数目参数来配置该存储器装置以便将虚拟时钟插入该第二读取指令。

13.一种读取数字存储器的方法，包括：

以存储器装置的多个可能操作频率当中选取一选定的操作频率来操作该存储器装置，该存储器装置具有在多个感应操作中予以感应的闪存单元阵列，更具有所述感应操作的多个内部感应时间，其取决于不同地址边界条件的多个感应序列；

根据该选定的操作频率来提供配置指令给具有读取虚拟字节数目参数的该闪存装置；

提供该配置指令给该闪存以便设定应用的地址边界参数，其中该虚拟字节数目参数会依照该操作频率与该地址边界参数的类型有不同；

提供具有起始地址的读取指令给该存储器装置；以及

利用时间预算从该存储器装置接收资料，该时间预算是通过该读取虚拟字节数目参数以及通过与该地址边界参数的该地址边界条件的所述感应序列的一相对应的所述内部感应时间的一个或多个予以确定。

14.一种存储器装置，包括：

闪存单元阵列；

地址边界测定电路，用以从读取指令的起始地址的多个不同潜在地址边界测定一地址边界；

内部感应时间确定电路，与该地址边界测定电路耦合，用以分别根据所述不同潜在地址边界来确定与该闪存单元阵列的多个不同感应序列的一相对应的内部感应时间序列；

多个感应放大器，与该内部感应时间确定电路及该闪存单元阵列耦合，用以根据多个所述内部感应时间对该闪存单元阵列执行多个循序感应操作以便从该闪存单元阵列获得资料；以及

指令及控制逻辑，与所述感应放大器耦合，用以通过该存储器装置的输出提供所获得的该资料。

15.一种存储器装置，包括：

闪存单元阵列；

指令及控制逻辑，用以测定读取指令的起始地址的地址边界，该指令及控制逻辑包括多任务器，该多任务器用以选择在一序列的感应当中感应该闪存单元阵列的内部感应时间，对于至少两个感应序列将根据该地址边界与所述感应序列的所述感应的个别位置来确定所述内部感应时间；以及

多个感应放大器，与该多任务器及该闪存单元阵列耦合，用以感应该闪存单元阵列以便获得资料，以及

该指令及控制逻辑进一步与所述感应放大器耦合，以便通过该存储器装置的输出提供所获得的该资料。