KR20090052815A - 반도체 메모리 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 230000015654 memory Effects 0.000 claims abstract description 237
- 238000005259 measurement Methods 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 19
- 238000003491 array Methods 0.000 abstract description 6
- 101150114656 DPOL gene Proteins 0.000 description 57
- 238000010586 diagram Methods 0.000 description 39
- 230000005415 magnetization Effects 0.000 description 33
- 239000010408 film Substances 0.000 description 20
- 230000005291 magnetic effect Effects 0.000 description 13
- 230000000630 rising effect Effects 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 10
- 238000009966 trimming Methods 0.000 description 10
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 8
- 239000000395 magnesium oxide Substances 0.000 description 8
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 8
- 238000012546 transfer Methods 0.000 description 7
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000002425 crystallisation Methods 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 5
- AFCARXCZXQIEQB-UHFFFAOYSA-N N-[3-oxo-3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propyl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(CCNC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 AFCARXCZXQIEQB-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- HMUNWXXNJPVALC-UHFFFAOYSA-N 1-[4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]piperazin-1-yl]-2-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethanone Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)N1CCN(CC1)C(CN1CC2=C(CC1)NN=N2)=O HMUNWXXNJPVALC-UHFFFAOYSA-N 0.000 description 3
- LDXJRKWFNNFDSA-UHFFFAOYSA-N 2-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)-1-[4-[2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidin-5-yl]piperazin-1-yl]ethanone Chemical compound C1CN(CC2=NNN=C21)CC(=O)N3CCN(CC3)C4=CN=C(N=C4)NCC5=CC(=CC=C5)OC(F)(F)F LDXJRKWFNNFDSA-UHFFFAOYSA-N 0.000 description 3
- NIPNSKYNPDTRPC-UHFFFAOYSA-N N-[2-oxo-2-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethyl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(CNC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 NIPNSKYNPDTRPC-UHFFFAOYSA-N 0.000 description 3
- 230000005290 antiferromagnetic effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- VZSRBBMJRBPUNF-UHFFFAOYSA-N 2-(2,3-dihydro-1H-inden-2-ylamino)-N-[3-oxo-3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propyl]pyrimidine-5-carboxamide Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)C(=O)NCCC(N1CC2=C(CC1)NN=N2)=O VZSRBBMJRBPUNF-UHFFFAOYSA-N 0.000 description 2
- YLZOPXRUQYQQID-UHFFFAOYSA-N 3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)-1-[4-[2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidin-5-yl]piperazin-1-yl]propan-1-one Chemical compound N1N=NC=2CN(CCC=21)CCC(=O)N1CCN(CC1)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F YLZOPXRUQYQQID-UHFFFAOYSA-N 0.000 description 2
- 102100038980 Exosome complex component CSL4 Human genes 0.000 description 2
- 101000882169 Homo sapiens Exosome complex component CSL4 Proteins 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000013016 damping Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 229910000314 transition metal oxide Inorganic materials 0.000 description 2
- 229910019236 CoFeB Inorganic materials 0.000 description 1
- -1 Ge-Sb-Te Chemical class 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 150000001786 chalcogen compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000003302 ferromagnetic material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
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Abstract
반도체 메모리 장치(10)는 "0" 데이터/"1" 데이터에 따라 로우-저항 상태/하이-저항 상태로 설정되는 복수의 메모리 셀을 구비한 메모리 셀 어레이(11)를 포함한다. "0" 데이터/"1" 데이터 및 로우-저항 상태/하이-저항 상태의 할당은 전원이 켜질 때 스위칭한다.
로우-저항 상태, 하이-저항 상태, 메모리 셀, 메모리 셀 어레이, 스위칭
Description
본 발명은 반도체 메모리 장치 및 그 테스트 방법에 관한 것으로서, 예를 들어 전류를 양쪽 방향으로 흐르게 함으로써 정보를 기록할 수 있는 자기저항 소자를 사용하는 반도체 메모리 장치에 관한 것이다.
최근, 새로운 원리에 기초하여 정보를 기록하는 다양한 타입의 메모리가 제안되어 있고, 그러한 메모리 중 하나로서 터널링 자기저항(TMR) 효과를 이용하는 MRAM(magnetic random access memory)이 알려져 있다.
MRAM은 자기 터널 접합(MTJ: magnetic tunnel junction) 소자를 통해 "1" 및 "0" 정보를 저장한다. MTJ 소자는 두 자기층(자유층 및 핀층) 사이에 비-자기층(터널 장벽층)을 배치함으로써 형성한 구조를 갖는다. MTJ 소자에 저장되는 정보는 두 자기층의 스핀 방향이 평행인지 또는 역-평행(anti-parallel)인지 여부에 따라 결정된다.
스핀 전달 토크 기록 타입 MRAM에서는 MTJ 소자의 막 표면에 수직인 방향으로 흐르는 전류가 그 전류의 흐름 방향에 따라 자유층에 스핀을 전달함으로써 자화의 반전이 발생한다. MTJ 소자가 수직 자화 타입인 경우, 막 표면에 수직인 방향 으로 단축 이방성을 제공하는 것은 충분하고, 면내(in-plane) 자화 타입의 경우와는 다르게 면 방향으로 자기 형상 이방성을 제공하는 것은 불필요하다. 그러므로 MTJ 소자의 종횡비(aspect ratio)를 대략 1로 설정할 수 있게 되고, MTJ 소자의 크기를 대체로 처리 한계(processing limitation)까지 줄일 수 있게 된다. 또한, 면내 자화 타입과는 다르게 두 축에 대한 방향으로 전류 유도 자기장을 생성하는 전류 유도 자기장 배선을 제공하는 것은 불필요하게 된다. 그 동작은 MTJ 소자의 상부 및 하부 전극에 연결된 두 단자가 존재하면 수행할 수 있으므로, 각 비트를 위한 셀 영역은 감소할 수 있다.
최근, MTJ 소자의 터널 장벽층인 (001) 면으로 배향된 폴리실리콘 산화 마그네슘(MgO)의 막이 (001) 면으로 배향된 폴리실리콘 CoFeB의 막들 사이에 배치되어 MgO가 스핀 필터의 역할을 한다. 자유층의 자화는 핀층으로부터 자유층으로 전자를 주입함으로써 역-평행으로부터 평행으로 반전될 수 있고, 자유층의 자화는 자유층으로부터 핀층으로 전자를 주입함으로써 평행으로부터 역-평행으로 반전될 수 있고, 어떤 산화 마그네슘(MgO)이 높은 TMR의 스핀 전달 토크 기록 타입 MRAM을 실현하는 바람직한 재료로서 사용되는지를 확인하게 된다.
기록 전류를 줄이기 위하여, 자유층의 볼륨, 포화 자화(Ms), 감쇠 정수(damping constant) 등을 줄일 필요가 있다. 그러나 자유층의 볼륨을 줄이는 막 두께의 감소에 대한 물리적 한계가 있고, 면 방향에서의 영역 감소에 대한 처리 한계가 있고, 감쇠 정수가 과도하게 감소하는 경우에는 열 안정성이 낮아진다. 그러므로 전체적인 균형을 얻고, 기록 전류를 줄이기 위하여 파라미터를 조절할 필요가 있지만, 상기 요소를 줄이는 것은 쉽지 않다. 기록 전류를 충분히 줄일 수 없는 경우, 회로의 전원 전압은 정상적으로 결정되므로 MgO 장벽의 막 두께를 줄여 그 저항을 낮춤으로써 원하는 기록 전류를 설정하는 것이 필요하다. 그러므로 MTJ 소자의 구성요소인 MgO 장벽은 충분히 얇아야 하고, 동작 동안에는 고전압 스트레스를 인가해야 한다.
MgO를 사용하는 MTJ 적층막의 경우, 박막으로 형성하더라도 자기저항비(MR비)가 100%를 초과하므로 "1" 상태의 저항은 "0" 상태의 저항과 거의 동일하거나 두 배인 값으로 설정한다. 그러므로 막에 인가되는 전체 스트레스는, MTJ 소자가 "0" 상태로 설정되고 "0"의 기록 전류가 계속해서 흐르는 경우와, MTJ 소자가 "1" 상태로 설정되고 "1"의 기록 전류가 계속해서 흐르는 경우에는 상당히 다르다고 추정된다. 따라서, 인가되는 스트레스가 상당히 다른 경우, MTJ 소자의 서비스 수명은 달라진다.
예를 들어, MRAM을 영상 메모리로서 드라이브 리코더에 사용할 때, 애플리케이션 환경의 조건 또는 영상 정보용 디코더의 구성에 따라 "0" 정보가 집중적으로 이용되어 MTJ 소자에 기록되는 경우 또는 "1" 정보가 "0" 정보보다 더욱 집중적으로 기록되는 경우가 발생한다고 추정된다. 그러므로 MTJ 소자의 서비스 수명은 애플리케이션 환경에 따라 달라지므로, 장치는 그 장치의 사양으로서 최악의 환경을 극복하도록 설계해야 한다. 그러므로 그에 따른 장치 사양을 엄격하게 설정해야하는 문제가 발생한다.
상술한 기법과 관련된 기법으로서, 다음의 특허문헌인 일본특허출원 공개번 호 2002-343078이 제공되어 있다.
본 발명의 한 양상에 따르면, "0" 데이터/"1" 데이터에 따라 로우-저항 상태/하이-저항 상태로 설정되는 복수의 메모리 셀을 구비한 메모리 셀 어레이를 포함하고, 상기 "0" 데이터/"1" 데이터 및 상기 로우-저항 상태/하이-저항 상태의 할당은 전원이 켜질 때 스위칭하는 반도체 메모리 장치를 제공한다.
본 발명의 다른 양상에 따르면, "0" 데이터/"1" 데이터에 따라 로우-저항 상태/하이-저항 상태로 설정되는 복수의 메모리 셀을 구비한 메모리 셀 어레이와, 각 사전설정된 시각에 펄스를 생성하는 타이머 회로를 포함하고, 상기 "0" 데이터/"1" 데이터 및 상기 로우-저항 상태/하이-저항 상태의 할당은 상기 펄스가 생성될 때마다 스위칭하는 반도체 메모리 장치를 제공한다.
본 발명의 또 다른 양상에 따르면, 복수의 메모리 셀 스트링 - 상기 메모리 셀 스트링 각각은 "0" 데이터/"1" 데이터에 따라 로우-저항 상태/하이-저항 상태로 설정되는 복수의 메모리 셀을 포함함 - 을 구비한 메모리 셀 어레이와, 상기 메모리 셀 스트링을 위하여 각각 제공하고, 상기 "0" 데이터/"1" 데이터 및 상기 로우-저항 상태/하이-저항 상태의 할당 정보를 저장하도록 구성한 복수의 플래그 셀을 포함하고, 상기 할당 정보에 기초하여 데이터 기록 및 데이터 판독 동작을 수행하는 반도체 메모리 장치를 제공한다.
본 발명의 또 다른 양상에 따르면, 저장 데이터에 따라 로우-저항 상태 및 하이-저항 상태로 선택적으로 설정되는 복수의 메모리 셀 및 각각 상기 메모리 셀 과 동일한 구성을 갖는 복수의 측정 셀을 구비한 메모리 셀 어레이를 포함하고, 상기 측정 셀 각각은 외부로부터 액세스하고, 측정 셀 각각의 특성을 상기 외부에 출력하는 반도체 메모리 장치를 제공한다.
이제, 첨부한 도면들을 참조하여 본 발명의 실시예를 기술한다. 다음의 설명에서 동일한 기능 및 구성을 갖는 구성요소는 동일한 심벌로 표기하고, 필요한 경우에만 설명한다.
[제1 실시예]
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치(10)의 구성을 도시하는 블록도이다. 반도체 메모리 장치(10)는 메모리 셀 어레이(11), 어드레스 버퍼(12), 입/출력 버퍼(13), 로우 디코더(14), 컬럼 디코더(15), 기록 회로(16 및 17), 판독 회로(18), 컬럼 선택 회로(19 및 20), 설정 회로(21) 및 제어 회로(22)를 포함한다.
메모리 셀 어레이(11)는 매트릭스 형대로 배치된 복수의 메모리 셀(MC)을 포함한다. 본 실시예에서는 예를 들어 자기저항 소자를 메모리 셀(MC)에 포함된 메모리 소자(30)로서 사용하는 경우를 설명한다. 도 2는 메모리 셀 어레이(11)의 구성을 도시하는 회로도이다.
메모리 셀 어레이(11)에는 컬럼 방향으로 연장하는 n 비트선 BL1 내지 BLn이 배치된다. 또한, 메모리 셀 어레이(11)에는 컬럼 방향으로 연장하는 n 비트선 /BL1 내지 /BLn이 배치된다. 게다가, 메모리 셀 어레이(11)에는 로우 방향으로 연 장하는 m 워드선 WL1 내지 WLm이 배치된다. 이 경우, n 및 m은 1과 같거나 1보다 큰 자연수이다.
메모리 셀(MC)은 비트선 쌍 BL, /BL과 워드선 WL 사이의 교차 영역에 배치된다. 각 메모리 셀(MC)은 메모리 소자로서 사용하는 자기저항 소자(30) 및 선택 트랜지스터(31)를 포함한다. 예를 들어 선택 트랜지스터(31)는 N-채널 MOSFET(metal oxide semiconductor field effect transistor)로 구성한다.
도 3은 자기저항 소자(30)의 구조를 도시하는 단면도이다. 도 3에 도시한 화살표는 자화의 방향을 나타낸다. 자기저항 소자(30)는 하부 전극(32), 고정층(또는 핀층)(33), 비-자기층(34), 기록층(또는 자유층)(35) 및 상부 전극(36)을 순차적으로 적층함으로써 얻은 적층 구조를 갖는다. 고정층(33)과 기록층(35)의 적층 순서는 반대로 할 수도 있다.
고정층(33)의 자화(또는 스핀) 방향은 불변(고정)이다. 기록층(35)의 자화 방향은 가변(반전될 수 있음)이다. 고정층(33) 및 기록층(35)의 완만한 자화 방향은 막 표면에 수직으로 설정할 수도 있고(수직 자화 타입), 또는 막 표면에 평행으로 설정할 수도 있다(면내 자화 타입). 자기저항 소자를 수직 자화 타입으로 형성하는 경우, 막 표면에 수직인 방향으로 단축 이방성을 제공할 수도 있고, 면내 자화 타입과는 다르게 자기 형상 이방성(magnetic shape anisotropy)을 면 방향으로 제공할 필요가 없다. 따라서, 자기저항 소자의 종횡비를 1로 설정할 수 있고, 자기저항 소자의 크기를 원칙적으로 처리 한계까지 줄일 수 있으므로, 소형화 및 기록 전류의 감소라는 관점에서는 수직 자화 타입을 이용하는 것이 더욱 바람직하다.
기록층(35) 및 고정층(33)으로서 강자성체 재료를 사용한다. 비-자기층(34)으로서 금속, 절연체 또는 반도체를 사용한다.
고정층(33)의 자화 방향을 고정하기 위한 방법으로서, 예를 들어 보자력 차분 구조(coercive force differential structure)를 이용할 수 있다. 즉, 고정층(33)의 보자력을 기록층(35)의 보자력보다 충분히 세게 설정함으로써, 고정층(33)의 자화 방향은 고정되고, 기록층(35)의 자화 방향은 가변인 자기저항 소자(30)를 구성할 수 있다. 대안으로, 고정층(33)에 인접한 위치에 반강자성체층(antiferromagnetic layer)을 부가할 수 있다. 이 경우, 고정층(33)의 자화 방향은 고정층(33)과 반강자성체층 간의 교환 결합(exchange coupling)으로 인해 한 방향으로 고정된다. 동시에, 높은 자기 이방성 에너지가 고정층(33)에 부여되고, 고정층(33)으로서의 기능은 고정층(33)과 반강자성체층 간의 교환 결합으로 인해 부여된다.
각 자기저항 소자(30)의 일단(상부 전극(36)에 대응함)은 비트선(BL) 중 대응하는 하나에 전기적으로 연결한다. 자기저항 소자(30)의 타단(하부 전극(32)에 대응함)은 대응하는 선택 트랜지스터(31)의 드레인에 전기적으로 연결한다. 선택 트랜지스터(31)의 소스는 비트선(/BL)에 전기적으로 연결한다. 선택 트랜지스터(31)의 게이트는 워드선(WL) 중 대응하는 하나에 전기적으로 연결한다.
어드레스 버퍼(12)는 외부로부터 어드레스 신호(ADD)를 수신한다. 그리고나서, 어드레스 버퍼(12)는 어드레스 신호(ADD) 중 컬럼 어드레스 신호(CA)를 컬럼 디코더(15)에 전송하고, 로우 어드레스 신호(RA)를 로우 디코더(14)에 전송한다.
로우 디코더(14)는 로우 어드레스 신호(RA)를 디코딩하여 로우 어드레스 디코드 신호를 얻는다. 그리고나서, 로우 디코더(14)는 로우 어드레스 디코드 신호에 기초하여 워드선 WL1 내지 WLm 중 하나를 선택한다.
컬럼 디코더(15)는 컬럼 어드레스 신호(CA)를 디코딩하여 컬럼 선택 신호 CSL1 내지 CSLn을 얻는다. 컬럼 선택 신호 CSL1 내지 CSLn은 컬럼 선택 회로(19 및 20)에 공급한다.
비트선 BL1 내지 BLn은 컬럼 선택 회로(19)를 통해 기록 회로(16) 및 판독 회로(18)에 연결한다. 컬럼 선택 회로(19)는 컬럼 선택 신호(CSL)에 기초하여 선택된 비트선(BL)을 기록 회로(16)(또는 판독 회로(18))에 연결한다. 컬럼 선택 회로(19)는 비트선 BL1 내지 BLn에 대응하는 스위치 소자 19-1 내지 19-n을 포함한다. 스위치 소자 19-1 내지 19-n은 예를 들어 N-채널 MOSFET로 형성한다. NMOSFET 19-1 내지 19-n의 게이트에는 컬럼 선택 신호 CSL1 내지 CSLn이 각각 공급된다.
비트선 /BL1 내지 /BLn은 컬럼 선택 회로(20)를 통해 기록 회로(17)에 연결한다. 컬럼 선택 회로(20)는 컬럼 선택 신호(CSL)에 기초하여 선택된 비트선(/BL)을 기록 회로(17)에 연결한다. 컬럼 선택 회로(20)는 비트선 /BL1 내지 /BLn에 대응하는 스위치 소자 20-1 내지 20-n을 포함한다. 스위치 소자 20-1 내지 20-n은 예를 들어 N-채널 MOSFET로 형성한다. NMOSFET 20-1 내지 20-n의 게이트에는 컬럼 선택 신호 CSL1 내지 CSLn이 각각 공급된다.
기록 회로(16 및 17)는 선택된 메모리 셀(MC)에 데이터를 기록한다. 구체적 으로, 기록 회로(16 및 17)는 선택된 비트선 BL과 /BL 간의 데이터에 대응하는 방향의 기록 전류를 공급한다.
판독 회로(18)는 선택된 메모리 셀(MC)로부터 데이터를 판독한다. 구체적으로, 판독 회로(18)는 선택된 비트선 BL 및 /BL에 흐르는 전류 또는 선택된 비트선 BL 및 /BL 간의 전압을 검출함으로써 선택된 메모리 셀(MC)로부터 데이터를 판독한다.
입/출력 버퍼(13)는 외부로부터 입력 데이터(DI)를 수신한다. 입력 데이터(DI)는 기록 회로(16 및 17)에 기록 데이터로서 공급한다. 또한, 입/출력 버퍼(13)는 판독 회로(18)로부터의 판독된 데이터를 수신하고, 판독된 데이터를 외부에 출력 데이터(DO)로서 출력한다.
제어 회로(22)는 외부로부터 다양한 명령(기록 명령, 판독 명령 및 소거 명령을 포함함)을 수신한다. 제어 회로(22)는 그 명령에 따라 반도체 메모리 장치(10)의 각 회로를 제어한다. 예를 들어 제어 회로(22)는 기록 명령에 응답하여 기록 신호를 기록 회로(16 및 17)에 공급한다.
설정 회로(21)는 외부로부터 온/오프 신호를 수신한다. 온/오프 신호는 반도체 메모리 장치(10)가 장착되는 시스템의 전원이 온 또는 오프인지를 나타내는 신호이다. 온/오프 신호는 시스템의 전원이 온인 경우에는 하이(high)가 되고, 그 전원이 오프인 경우에는 로우(low)가 된다. 설정 회로(21)는 온/오프 신호에 기초하여 스위칭 신호(DPOL)를 생성한다.
본 실시예의 반도체 메모리 장치(10)는 시스템이 온 또는 오프인지를 나타내 는 온/오프 신호에 응답하여 동작한다. 즉, 반도체 메모리 장치(10)는 온 및 오프로 반복적으로 설정되는 논-올-나이트(non-all-night) 동작 타입(불연속 동작 타입) 시스템에 사용한다.
도 4는 설정 회로(21)의 동작을 예시하기 위한 타이밍도이다. 설정 회로(21)는 온/오프 신호의 상승 에지를 트리거(즉, 시스템이 켜지는 경우)로서 이용함으로써 스위칭 신호(DPOL)의 하이 및 로우 레벨을 스위칭한다. 도 4에 도시한 바와 같이, 설정 회로(21)는 온/오프 신호의 제1 상승 에지에서 스위칭 신호(DPOL)를 하이로 한다. 그리고나서, 설정 회로(21)는 온/오프 신호의 그 다음 상승 에지에서 스위칭 신호(DPOL)를 로우로 한다. 이어서, 설정 회로(21)는 동일한 동작을 반복적으로 수행한다. 스위칭 신호(DPOL)는 기록 회로(16 및 17) 및 판독 회로(18)에 공급한다.
다음으로, 이와 같이 구성한 반도체 메모리 장치(10)의 동작을 설명한다. 본 실시예의 자기저항 소자(30)는 스핀 전달 토크 기록 타입 자기저항 소자이다. 그러므로 데이터를 자기저항 소자(30)에 기록하는 경우에는 자기저항 소자(30)의 막 표면(또는 적층 표면)에 수직인 방향에서 양방향으로 전류가 흐른다. 자기저항 소자(30)에 데이터를 기록하는 동작은 이하에서 설명한다.
우선, 데이터가 기록되는 메모리 셀(MC)은 비트선 쌍 BL, /BL 및 워드선 WL을 선택함으로써 선택한다. 그리고나서, 기록 회로(16 및 17)가 선택된 비트선 BL 및 /BL 간에 전압을 인가하여, 데이터에 대응하는 기록 전류가 선택된 메모리 셀(MC)에 포함된 자기저항 소자(30)에 흐른다.
즉, 고정층(33)으로부터의 전자(즉, 고정층(33)으로부터 기록층(35)으로 이동하는 전자)가 공급되는 경우, 고정층(33)의 자화 방향과 동일한 방향으로 분극된 스핀을 갖는 전자가 기록층(35)에 주입된다. 이 경우, 기록층(35)의 자화 방향은 고정층(33)의 자화 방향과 동일한 방향으로 설정된다. 그 결과, 고정층(33) 및 기록층(35)의 자화 방향은 평행 배치(parallel arrangement)로 설정된다. 자기저항 소자(30)의 저항은 평행 배치가 설정되는 경우에 최소가 된다(로우-저항 상태가 설정됨).
한편, 기록층(35)으로부터의 전자(즉, 기록층(35)으로부터 고정층(33)으로 이동하는 전자)가 공급되는 경우, 고정층(33)으로부터 반사되고, 고정층(33)의 자화 방향과 반대 방향으로 분극된 스핀을 갖는 전자가 기록층(35)에 주입된다. 이 경우, 기록층(35)의 자화 방향은 고정층(33)의 자화 방향과 반대 방향으로 설정된다. 그 결과, 고정층(33) 및 기록층(35)의 자화 방향은 역-평행 배치(anti-parallel arrangement)로 설정된다. 자기저항 소자(30)의 저항은 역-평행 배치가 설정되는 경우에 최대가 된다(하이-저항 상태가 설정됨).
자기저항 소자(30)로부터 데이터를 판독하는 동작은 다음과 같이 수행한다. 메모리 셀(MC)의 선택 동작은 기록 동작의 경우에서 설명한 동작과 동일하다. 판독 전류는 판독 회로(18)가 자기저항 소자(30)에 공급한다. 판독 전류는 기록층(35)의 자화 방향이 반전되지 않게 하는 값(즉, 기록 전류보다 낮은 값)으로 설정된다. 자기저항 소자(30)에 저장된 데이터는 판독 회로(18)에 포함된 감지 증폭기 등을 통해 이 시점에서 자기저항 소자(30)의 저항 변화를 검출함으로써 판독할 수 있다.
기록 회로(16 및 17)는 자기저항 소자(30)의 로우-저항 상태 및 하이-저항 상태의 할당(allocation) 그리고 스위칭 신호(DPOL)의 상태(하이 또는 로우)에 따른 "0" 및 "1" 데이터 항목을 스위칭하고, 또는 자기저항 소자(30)의 로우-저항 상태 및 하이-저항 상태의 할당을 스위칭 신호(DPOL)의 상태(하이 또는 로우)에 따른 "0" 및 "1" 데이터 항목으로 스위칭한다. 즉, 기록 회로(16 및 17)는 자기저항 소자(30)에 기록 전류를 공급하여 스위칭 신호(DPOL)가 로우인 경우에는 로우-저항 상태를 "0" 데이터로 설정하고 하이-저항 상태를 "1" 데이터로 설정한다. 또한, 기록 회로(16 및 17)는 자기저항 소자(30)에 기록 전류를 공급하여 반전된 할당을 부여하는데, 즉 스위칭 신호(DPOL)가 하이인 경우에는 로우-저항 상태를 "1" 데이터로 설정하고 하이-저항 상태를 "0" 데이터로 설정한다.
마찬가지로, 판독 회로(18)는 자기저항 소자(30)의 로우-저항 상태 및 하이-저항 상태의 할당 그리고 스위칭 신호(DPOL)의 상태(하이 또는 로우)에 따른 "0" 및 "1" 데이터 항목을 스위칭한다. 즉, 판독 회로(18)는 판독된 데이터를 출력하여 스위칭 신호(DPOL)가 로우인 경우에는 로우-저항 상태를 "0" 데이터로 설정하고 하이-저항 상태를 "1" 데이터로 설정한다. 또한, 판독 회로(18)는 판독된 데이터를 출력하여 반전된 할당을 부여하는데, 즉 스위칭 신호(DPOL)가 하이인 경우에는 로우-저항 상태를 "1" 데이터로 설정하고 하이-저항 상태를 "0" 데이터로 설정한다.
설정 회로(21)는 "0" 데이터/"1" 데이터 및 로우-저항 상태/하이-저항 상태 (즉, 스위칭 신호(DPOL)의 상태)의 할당을 저장하는 메모리 회로(21A)를 포함한다. 배터리를 통해 백업할 수 있지만, 메모리 셀과 동일한 비휘발성 메모리 소자를 사용할 수 있는 시스템의 경우, 예를 들어 전원이 완전히 꺼진 시스템의 경우에서 메모리 회로(21A)는 SRAM(static random access memory)에 사용하는 MOSFET로 구성한 래치 회로일 수도 있다. 다른 경우에서는 여분의 제조 프로세스를 부가하지 않으면서 형성할 수 있다.
제1 실시예의 더욱 구체적인 실시예들은 이하에서 설명한다.
[실시예 1-1]
실시예 1-1은 반도체 메모리 장치(10)가 휘발성 RAM 회로로서 사용되는 예를 도시한다.
우선, 시스템의 시작 시(온/오프 신호의 상승 에지에서) 기록 회로(16 및 17)는 메모리 셀 어레이(11)의 모든 비트에 대하여 "1" 데이터 또는 "0" 데이터를 기록함으로써 메모리 셀 어레이(11)를 초기화한다.
구체적으로, 제어 회로(22)는 온/오프 신호를 수신함으로써 시스템의 시작을 검출한다. 다음으로, 제어 회로(22)는 기록 회로(16 및 17)에 기록 신호를 공급한다. 이어서, 제어 회로(22)는 로우 디코더(14)에 로우 어드레스 신호(RAC)를 공급하고 컬럼 선택 회로(19)에 컬럼 선택 신호(CSL)를 공급하여 메모리 셀(MC)을 순차적으로 선택한다. 선택 동작은 (예를 들어 각 컬럼 단위 또는 각 로우 단위에 대하여) 복수의 메모리 셀(MC)을 동시에 선택하도록 수행할 수 있다. 그리고나서, 기록 회로(16 및 17)는 선택된 메모리 셀(MC)에 소거 데이터를 기록한다. 따라서, "1" 데이터 또는 "0" 데이터가 초기화 시 메모리 셀 어레이(11)의 모든 비트에 대하여 기록될 수 있다.
이어서, 기록 회로(16 및 17)는 스위칭 신호(DPOL)에 기초하여 데이터 기록 동작을 수행한다. 마찬가지로, 판독 회로(18)는 스위칭 신호(DPOL)에 기초하여 데이터 판독 동작을 수행한다.
[실시예 1-2]
실시예 1-2는 반도체 메모리 장치(10)가 비휘발성 RAM 회로로서 사용되는 예를 도시한다. 도 5는 실시예 1-2에 따른 반도체 메모리 장치(10)의 구성을 도시하는 블록도이다.
반도체 메모리 장치(10)는 래치 회로(23)를 포함한다. 래치 회로(23)는 판독 회로(18)가 메모리 셀 어레이(11)로부터 판독한 판독된 데이터를 래치하고, 래치된 데이터를 기록 회로(16 및 17)에 전송한다.
이 실시예에서, 메모리 셀 어레이(11)의 모든 비트로부터 데이터 항목을 판독하고, 판독된 데이터 항목을 반전함으로써 얻은 반전된 데이터 항목을 메모리 셀 어레이(11)에 재기록하는(다시 기록하는) 재기록 동작(초기화 동작)은 시스템의 시작 시 수행한다.
우선, 제어 회로(22)는 온/오프 신호를 수신함으로써 시스템의 시작을 검출한다. 다음으로, 제어 회로(22)는 로우 디코더(14)에 로우 어드레스 신호(RAC)를 공급하고 컬럼 선택 회로(19 및 20)에 컬럼 선택 신호(CSL)를 공급하여 메모리 셀(MC)을 순차적으로 선택한다. 선택 동작은 (예를 들어, 각 컬럼 단위 또는 각 로우 단위에 대하여) 복수의 메모리 셀(MC)을 동시에 선택하도록 수행할 수 있다. 그리고나서, 판독 회로(18)는 선택된 메모리 셀(MC)로부터 데이터를 판독한다. 따라서, 판독된 데이터가 래치 회로(23)에 공급되어 래치된다.
이어서, 래치 회로(23)에 래치된 판독된 데이터는 기록 회로(16 및 17)에 공급된다. 그리고나서, 제어 회로(22)는 판독 동작이 이루어지는 메모리 셀과 동일한 메모리 셀(MC) 중 하나를 선택한다. 다음으로, 기록 회로(16 및 17)는 판독된 데이터를 반전함으로써 얻은 반전된 데이터를 선택된 메모리 셀(MC)에 기록한다. 위의 동작은 모든 비트의 데이터 항목이 반전될 때까지 반복적으로 수행한다.
메모리 셀 어레이(11)의 모든 데이터 항목이 반전된 후, 기록 회로(16 및 17)는 스위칭 신호(DPOL)에 기초하여 데이터 기록 동작을 수행한다. 마찬가지로, 판독 회로(18)는 스위칭 신호(DPOL)에 기초하여 데이터 판독 동작을 수행한다.
[실시예 1-3]
실시예 1-3은 실시예 1-2에서 설명한 초기화 동작(재기록 동작)을 시스템의 시작 시 수행하지 않는다. 반전된 데이터 항목은 데이터 기록 또는 판독 동작이 이루어지는 메모리 셀(MC)이 연결되어 있는 비트선이 첫 번째로 액세스될 때 상기 비트선에 연결된 복수의 메모리 셀 컬럼에 재기록된다. 따라서, 실시예 1-2에서 설명한 초기화 동작은 생략할 수 있고, 그에 따라 반도체 메모리 장치(10)의 시작 주기는 줄일 수 있다.
도 6은 실시예 1-3에 따른 메모리 셀 어레이(11)의 구성을 도시하는 회로도이다. 반도체 메모리 장치(10)의 블록도는 도 5의 블록도와 동일하다.
메모리 셀 어레이(11)는 플래그 셀 스트링(37)을 포함하고, 플래그 셀 스트링은(37)은 n 플래그 셀(FC)을 로우 방향으로 배치하여 구성한다. 각 플래그 셀(FC)은 메모리 셀(MC)과 동일한 구성이고, 자기저항 소자(30) 및 선택 트랜지스터(31)로 구성한다. n 플래그 셀(FC)은 비트선 쌍 BL1 내지 BLn 및 /BL1 내지 /BLn에 각각 연결한다. 또한, n 플래그 셀(FC)은 공통 워드선(FWL)에 연결한다. 워드선(FWL)은 로우 디코더(14)에 연결한다.
이와 같이 구성한 반도체 메모리 장치(10)의 동작을 설명한다. 예를 들어 "0" 데이터가 모든 플래그 셀(FC)에 기록된다고 가정한다. 우선, 시스템이 시작될 때, 온/오프 신호는 하이이다. 설정 회로(21)는 온/오프 신호를 수신하고 하이 스위칭 신호(DPOL)를 생성한다. 따라서, 판독 회로(18)는 판독된 데이터를 출력하여 로우-저항 상태를 "1" 데이터로 설정하고 하이-저항 상태를 "0" 데이터로 설정한다. 이 단계에서 초기화 동작(재기록 동작)은 수행하지 않는다.
다음으로, 기록 또는 판독 동작이 이루어지는 메모리 셀(MC)에 연결된 비트선 쌍 BL, /BL은 컬럼 디코더(15)가 선택한다. 그리고나서, 제어 회로(22)는 로우 어드레스 신호(RAC)를 이용함으로써 워드선(FWL)을 선택한다. 따라서, 선택된 비트선에 연결된 플래그 셀(FC)의 데이터는 판독 회로(18)가 판독한다. 이 시점에서, 스위칭 신호(DPOL)가 하이이므로 플래그 셀(FC)의 데이터는 "1" 데이터로서 판독된다.
제어 회로(22)는 플래그 셀(FC)로부터 판독한 데이터를 확인한다. 데이터가 "1" 데이터인 경우에는 반전된 데이터의 재기록 동작을 수행하고, 데이터가 "0" 데 이터인 경우에는 반전된 데이터의 재기록 동작을 수행하지 않는다. 이 실시예에서는 모든 플래그 셀(FC)의 데이터 항목이 "1" 데이터로서 판독되므로, 재기록 동작은 플래그 셀(FC)이 첫 번째로 액세스될 때 플래그 셀(FC)에 대응하는 컬럼(비트선)에 대하여 수행한다.
즉, 제어 회로(22)는 로우 디코더(14)에 로우 어드레스 신호(RAC)를 공급함으로써 선택된 컬럼에 있는 메모리 셀(MC)을 순차적으로 선택한다. 그리고나서, 판독 회로(18)는 선택된 메모리 셀(MC)로부터 데이터를 판독한다. 판독된 데이터는 래치 회로(23)에 전송되어 래치된다.
이어서, 래치 회로(23)에 래치된 판독된 데이터는 기록 회로(16 및 17)에 공급된다. 다음으로, 제어 회로(22)는 선택된 컬럼에 있는 메모리 셀(MC)을 순차적으로 선택한다. 그리고나서, 기록 회로(16 및 17)는 판독된 데이터 항목을 반전함으로써 얻은 반전된 데이터 항목을 선택된 메모리 셀(MC)에 순차적으로 기록한다.
재기록 동작에서는 플래그 셀(FC)의 데이터도 반전된다("0" 데이터로 교체됨). 따라서, 온/오프 신호가 다시 하이가 되고, 스위칭 신호(DPOL)가 로우가 될 때, 플래그 셀(FC)의 데이터는 "1" 데이터로서 판독된다. 그러므로 각 플래그 셀(FC)이 첫 번째로 액세스될 때, 재기록 동작은 플래그 셀(FC)에 대응하는 컬럼(비트선)에 대하여 수행한다.
메모리 셀 어레이(11)의 한 컬럼의 데이터 항목이 반전된 후, 기록 회로(16 및 17)는 스위칭 신호(DPOL)에 기초하여 컬럼에 대하여 데이터 기록 동작을 수행한다. 마찬가지로, 판독 회로(18)는 스위칭 신호(DPOL)에 기초하여 데이터 판독 동 작을 수행한다.
실시예 1-3은 플래그 비트가 각 비트선에 대하여 배치되어 있는 시스템을 설명하지만, 몇몇 경우에서 플래그 비트는 워드선 단위 또는 블록 단위로 배치될 수도 있다. 이 경우, 동작 원리는 플래그 비트가 각 비트선에 대하여 배치되어 있는 경우의 동작 원리와 동일하다.
상술한 바와 같이, 제1 실시예에 따르면, 자기저항 소자(30)의 로우-저항 상태 및 하이-저항 상태는 각각 사전설정된 주기에 대하여 스위칭하므로, 동일한 데이터를 긴 시간 동안 저장하는 자기저항 소자(30)에 바이어스된 스트레스가 인가되는 것을 방지할 수 있다. 즉, 자기저항 소자(30)가 동일한 데이터를 긴 시간 동안 정상적으로 저장하는 경우에도, 반전된 데이터는 이 실시예를 적용함으로써 사전설정된 주기가 만료된 후 저장할 수 있다. 그 결과, 메모리 셀(MC)의 서비스 수명은 불균일한 애플리케이션 환경의 영향을 억제함으로써 연장할 수 있다.
또한, 이 실시예는 휘발성 RAM 및 비휘발성 RAM에 적용할 수 있으므로, 다양한 애플리케이션을 위한 메모리에 이용할 수 있다.
[제2 실시예]
제2 실시예에 따른 반도체 메모리 장치(10)는 온 및 오프를 반복적으로 설정하는 논-올-나이트 동작 타입(불연속 동작 타입) 시스템에 사용한다. 또한, 제2 실시예는 클록을 생성하는 타이머 회로를 포함하고, 설정 회로(21)로부터 출력된 제1 스위칭 신호(DPOLX)의 레벨은 클록의 각 주기에 대하여 변한다. 게다가, 온/오프 신호의 상승 에지에 대한 제1 스위칭 신호(DPOLX)의 상태는 제2 스위칭 신 호(DPOL)로서 이용하고, 데이터 기록 동작 및 판독 동작은 제2 스위칭 신호(DPOL)에 기초하여 수행한다.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 장치(10)의 구성을 도시하는 블록도이다. 반도체 메모리 장치(10)는 타이머 회로(24) 및 레지스터(25)를 포함한다.
타이머 회로(24)는 각 사전설정된 주기를 위한 펄스를 생성한다. 타이머 회로(24)는 복수의 펄스 스트링을 갖는 클록(CLK)을 설정 회로(21)에 공급한다. 설정 회로(21)는 클록(CLK)의 상승 에지를 트리거로서 이용함으로써 제1 스위칭 신호(DPOLX)의 하이 및 로우 레벨을 스위칭한다.
도 8은 타이머 회로(24) 및 설정 회로(21)의 동작을 예시하기 위한 타이밍도이다. 설정 회로(21)는 클록(CLK)의 제1 상승 에지 시 제1 스위칭 신호(DPOLX)를 하이로 한다. 그리고나서, 설정 회로(21)는 클록(CLK)의 그 다음 상승 에지 시 제1 스위칭 신호(DPOLX)를 로우로 한다. 이어서, 설정 회로(21)는 상술한 동작을 반복적으로 수행한다. 제1 스위칭 신호(DPOLX)는 레지스터(25)에 공급한다.
반도체 메모리 장치에 사용한 절연막의 서비스 수명은 실제 애플리케이션 환경에서 10년이라고 가정하는 것이 일반적이다. 그러므로 클록(CLK)의 주기를 상기 주기보다 충분히 짧게 설정하는 것이 중요하다. 그러나 이 실시예에서는 반도체 메모리 장치는 논-올-나이트 동작 타입 시스템에 사용한다고 가정하므로, 반도체 메모리 장치는 평균적으로 매일 트리거되고, 클록의 주기는 상기 주기와 실질적으로 동일하거나 약간 길게 설정된다고 가정한다. 예를 들어 클록(CLK)의 주기는 대 략 하루, 일주일 또는 한 달로 설정한다.
설정 회로(21)는 "0" 데이터/"1" 데이터 및 로우-저장 상태/하이-저장 상태(즉, 스위칭 신호(DPOLX)의 상태)의 할당을 저장하거나 "0" 데이터/"1" 데이터의 할당을 로우-저장 상태/하이-저장 상태로 저장하는 메모리 회로(21A)를 포함한다. 배터리로 백업할 수 있지만, 메모리 셀 소자와 동일한 비휘발성 메모리 소자를 사용할 수 있는 시스템의 경우, 예를 들어 전원이 완전히 꺼진 시스템의 경우에서 메모리 회로(21A)는 MOSFET를 포함한 SRAM과 같은 래치 회로일 수도 있다. 다른 경우에서는 여분의 제조 프로세스를 부가하지 않으면서 형성할 수 있다.
레지스터(25)는 제1 스위칭 신호(DPOLX)를 유지한다. 또한, 레지스터(25)는 시스템의 온 상태 또는 오프 상태를 나타내는 온/오프 신호를 외부로부터 수신한다. 레지스터(25)는 온/오프 신호의 상승 에지를 트리거로서 이용함으로써 이 시점에서 제1 스위칭 신호(DPOLX)의 상태를 제2 스위칭 신호(DPOL)로서 출력한다. 제2 스위칭 신호(DPOL)는 기록 회로(16 및 17) 및 판독 회로(18)에 공급한다.
제2 스위칭 신호(DPOL) 및 온/오프 신호를 이용한 데이터 기록 동작 및 판독 동작은 제1 실시예에서의 동작과 동일하다.
제2 실시예의 더욱 구체적인 실시예들은 이하에서 설명한다.
[실시예 2-1]
실시예 2-1은 반도체 메모리 장치(10)가 휘발성 RAM 회로로서 사용되는 예를 도시한다. 즉, 실시예 2-1은 제2 실시예를 실시예 1-1에 적용함으로써 얻는다.
우선, 시스템의 시작 시(온/오프 신호의 상승 에지에서) 기록 회로(16 및 17)는 메모리 셀 어레이(11)의 모든 비트에 대하여 "1" 데이터 또는 "0" 데이터를 기록함으로써 메모리 셀 어레이(11)를 초기화한다.
구체적으로, 제어 회로(22)는 온/오프 신호를 수신함으로써 시스템의 시작을 검출한다. 다음으로, 제어 회로(22)는 기록 회로(16 및 17)에 기록 신호를 공급한다. 이어서, 제어 회로(22)는 로우 디코더(14)에 로우 어드레스 신호(RAC)를 공급하고 컬럼 선택 신호(19)에 컬럼 선택 신호(CSL)를 공급하여 메모리 셀(MC)을 순차적으로 선택한다. 선택 동작은 (예를 들어 각 컬럼 단위에 대하여 또는 각 로우 단위에 대하여) 복수의 메모리 셀(MC)을 동시에 선택하도록 수행할 수 있다. 그리고나서, 기록 회로(16 및 17)는 선택된 메모리 셀(MC)에 소거 데이터를 기록한다. 따라서, "1" 데이터 또는 "0" 데이터가 초기화 시 메모리 셀 어레이(11)의 모든 비트에 대하여 기록될 수 있다.
또한, 레지스터(25)는 제1 스위칭 신호(DPOLX) 및 온/오프 신호를 이용함으로써 스위칭 신호(DPOL)를 출력한다. 이어서, 기록 회로(16 및 17)는 스위칭 신호(DPOL)에 기초하여 데이터 기록 동작을 수행한다. 마찬가지로, 판독 회로(18)는 스위칭 신호(DPOL)에 기초하여 데이터 판독 동작을 수행한다.
[실시예 2-2]
실시예 2-2는 반도체 메모리 장치(10)가 비휘발성 RAM 회로로서 사용되는 예를 도시한다. 즉, 실시예 2-2는 제2 실시예를 실시예 1-2에 적용함으로써 얻는다. 도 9는 실시예 2-2에 따른 반도체 메모리 장치(10)의 구성을 도시하는 블록도이다.
반도체 메모리 장치(10)는 래치 회로(23)를 포함한다. 래치 회로(23)는 판 독 회로(18)가 메모리 셀 어레이(11)로부터 판독한 판독된 데이터를 래치하고, 래치된 데이터를 기록 회로(16 및 17)에 전송한다.
이 실시예에서, 메모리 셀 어레이(11)의 모든 비트로부터 데이터 항목을 판독하고, 판독된 데이터 항목을 반전함으로써 얻은 반전된 데이터 항목을 메모리 셀 어레이(11)에 재기록하는 동작은 시스템의 시작 시 수행한다. 재기록 동작(초기화 동작)은 실시예 1-2에서의 동작과 동일하다.
레지스터(25)는 제1 스위칭 신호(DPOLX) 및 온/오프 신호를 이용함으로써 제2 스위칭 신호(DPOL)를 출력한다. 메모리 셀 어레이(11)의 모든 데이터 항목이 반전된 후, 기록 회로(16 및 17)는 스위칭 신호(DPOL)에 기초하여 데이터 기록 동작을 수행한다. 마찬가지로, 판독 회로(18)는 스위칭 신호(DPOL)에 기초하여 데이터 판독 동작을 수행한다.
[실시예 2-3]
실시예 2-3은 제2 실시예를 실시예 1-3에 적용함으로써 얻는다. 즉, 실시예 2-3은 실시예 2-2에서 설명한 초기화 동작(재기록 동작)을 시스템의 시작 시 수행하지 않는다. 반전된 데이터 항목은 데이터 기록 동작 또는 판독 동작이 이루어지는 메모리 셀(MC)이 연결되어 있는 비트선이 첫 번째로 액세스될 때 상기 비트선에 연결된 복수의 메모리 셀 컬럼에 재기록된다. 메모리 셀 어레이(11)의 구성은 도 6의 구성과 동일하고, 메모리 셀 어레이(11)는 비트선 쌍 BL1 내지 BLn 및 /BL1 내지 /BLn에 대응하는 n 플래그 셀(FC)을 포함한다.
래치 회로(23)를 사용함으로써 반전된 데이터를 재기록하는 동작은 실시예 1-3에서의 동작과 동일하다. 또한, 기록 회로(16 및 17)는 레지스터(25)로부터의 스위칭 신호(DPOL)에 기초하여 데이터 기록 동작을 수행한다. 마찬가지로, 판독 회로(18)는 레지스터(25)로부터의 스위칭 신호(DPOL)에 기초하여 데이터 판독 동작을 수행한다.
상술한 바와 같이, 제2 실시예에서는 제1 실시예와 마찬가지로 메모리 셀(MC)의 서비스 수명은 불균일한 애플리케이션 환경의 영향을 억제함으로써 연장할 수 있다.
[제3 실시예]
제3 실시예의 반도체 메모리 장치(10)는 긴 시간용 대규모 시스템 제어를 위한 엔지니어링 워크스테이션(EWS) 또는 범용 컴퓨터와 같은 올-나이트 동작 타입(연속 동작 타입) 시스템에 사용한다. 그러므로 제3 실시예의 반도체 메모리 장치(10)에서 스위칭 신호(DPOL)는 시스템의 온 상태 또는 오프 상태를 나타내는 온/오프 신호를 이용하지 않고 타이머 회로로부터 생성한 클록(CLK)을 이용함으로써 생성한다.
도 10은 본 발명의 제3 실시예에 따른 반도체 메모리 장치(10)의 구성을 도시하는 블록도이다. 반도체 메모리 장치(10)는 타이머 회로(24)를 포함한다.
타이머 회로(24)는 각 사전설정된 주기에 대하여 펄스를 생성한다. 타이머 회로(24)는 복수의 펄스 스트링을 포함하는 클록(CLK)을 설정 회로(21)에 공급한다. 설정 회로(21)는 클록(CLK)의 상승 에지를 트리거로서 이용함으로써 스위칭 신호(DPOL)의 하이 및 로우 레벨을 스위칭한다.
반도체 메모리 장치(10)에 사용한 절연막의 서비스 수명은 실제 애플리케이션 환경에서 10년이라고 가정하는 것이 일반적이다. 그러므로 클록(CLK)의 주기는 상기 주기보다 충분히 짧게 설정하는 것이 중요하다. 그러나 본 실시예는 올-나이트 동작 타입 시스템에 이용한다고 가정하므로, 주기가 과도하게 짧게 설정되는 경우에는 시스템의 시간 손실이 발생한다. 그러므로 예를 들어 클록(CLK)의 주기는 대략 하루, 일주일 또는 한 달로 설정한다.
도 11은 타이머 회로(24) 및 설정 회로(21)의 동작을 예시하기 위한 타이밍도이다. 설정 회로(21)는 클록(CLK)의 제1 상승 에지 시 스위칭 신호(DPOL)를 하이로 한다. 그리고나서, 설정 회로(21)는 클록(CLK)의 그 다음 상승 에지 시 스위칭 신호(DPOL)를 로우로 한다. 이어서, 설정 회로(21)는 상술한 동작을 반복적으로 수행한다. 스위칭 신호(DPOL)는 기록 회로(16 및 17) 및 판독 회로(18)에 공급한다.
기록 회로(16 및 17)는 자기저항 소자(30)의 로우-저항 상태 및 하이-저항 상태의 할당 그리고 스위칭 신호(DPOL)의 상태(하이 또는 로우)에 따른 "0" 및 "1" 데이터 항목을 스위칭한다. 즉, 기록 회로(16 및 17)는 자기저항 소자(30)에 기록 전류를 공급하여 스위칭 신호(DPOL)가 로우인 경우에는 로우-저항 상태를 "0" 데이터로 설정하고 하이-저항 상태를 "1" 데이터로 설정한다. 또한, 기록 회로(16 및 17)는 자기저항 소자(30)에 기록 전류를 공급하여 반전된 할당을 부여하는데, 즉 스위칭 신호(DPOL)가 하이인 경우에는 로우-저항 상태를 "1" 데이터로 설정하고 하이-저항 상태를 "0" 데이터로 설정한다.
마찬가지로, 판독 회로(18)는 자기저항 소자(30)의 로우-저항 상태 및 하이-저항 상태의 할당 그리고 스위칭 신호(DPOL)의 상태(하이 또는 로우)에 따른 "0" 및 "1" 데이터 항목의 할당을 스위칭한다. 즉, 판독 회로(18)는 판독된 데이터를 출력하여 스위칭 신호(DPOL)가 로우인 경우에는 로우-저장 상태를 "0" 데이터로 설정하고 하이-저장 상태를 "1" 데이터로 설정한다. 또한, 판독 회로(18)는 판독된 데이터를 출력하여 반전된 할당을 부여하는데, 즉 스위칭 신호(DPOL)가 하이인 경우에는 로우-저항 상태를 "1" 데이터로 설정하고 하이-저항 상태를 "0" 데이터로 설정한다.
제3 실시예의 더욱 구체적인 실시예들은 이하에서 설명한다.
[실시예 3-1]
실시예 3-1은 반도체 메모리 장치(10)가 비휘발성 RAM 회로로서 사용되는 예를 도시한다. 즉, 실시예 3-1은 제3 실시예를 실시예 1-2에 적용함으로써 얻는다. 실시예 3-1에 따른 반도체 메모리 장치(10)의 구성은 도 10의 구성과 동일하다.
도 10에 도시한 바와 같이, 반도체 메모리 장치(10)는 래치 회로(23)를 포함한다. 래치 회로(23)는 판독 회로(18)가 메모리 셀 어레이(11)로부터 판독한 판독된 데이터를 래치하고, 래치된 데이터를 기록 회로(16 및 17)에 전송한다.
이 실시예에서, 메모리 셀 어레이(11)의 모든 비트로부터 데이터 항목을 판독하고, 판독된 데이터 항목을 반전함으로써 얻은 반전된 데이터 항목을 메모리 셀 어레이(11)에 재기록하는 재기록 동작(초기화 동작)은 스위칭 신호(DPOL)가 반전될 때의 제1 주기 동안 수행한다.
스위칭 신호(DPOL)가 반전되는 경우, 제어 회로(22)는 로우 디코더(14)에 로우 어드레스 신호(RAC)를 공급하고 컬럼 선택 회로(19 및 20)에 컬럼 선택 신호(CSL)를 공급하여 메모리 셀(MC)을 순차적으로 선택한다. 선택 동작은 (예를 들어 각 컬럼 단위에 대하여 또는 각 로우 단위에 대하여) 복수의 메모리 셀(MC)을 동시에 선택하도록 수행할 수 있다. 그리고나서, 판독 회로(18)는 선택된 메모리 셀(MC)로부터 데이터를 판독한다. 따라서, 판독된 데이터는 래치 회로(23)에 공급되어 래치된다.
이어서, 래치 회로(23)에 래치된 판독된 데이터는 기록 회로(16 및 17)에 공급된다. 그리고나서, 제어 회로(22)는 판독 동작이 이루어지는 메모리 셀과 동일한 메모리 셀(MC)을 선택한다. 이어서, 기록 회로(16 및 17)는 판독된 데이터를 반전함으로서 얻은 반전된 데이터를 선택된 메모리 셀(MC)에 기록한다. 상술한 동작은 모든 비트의 데이터 항목이 반전될 때까지 반복해서 수행한다.
메모리 셀 어레이(11)의 모든 데이터 항목이 반전된 후, 기록 회로(16 및 17)는 스위칭 신호(DPOL)에 기초하여 데이터 기록 동작을 수행한다. 마찬가지로, 판독 회로(18)는 스위칭 신호(DPOL)에 기초하여 데이터 판독 동작을 수행한다.
[실시예 3-2]
실시예 3-2는 제3 실시예를 실시예 1-3에 적용함으로써 얻는다. 즉, 실시예 3-2에서는 반전된 데이터 항목은 데이터 기록 동작 또는 데이터 판독 동작이 이루어지는 메모리 셀(MC)이 연결되어 있는 비트선이 첫 번째로 액세스될 때 상기 비트선에 연결된 복수의 메모리 셀 컬럼에 기록되는데, 스위칭 신호(DPOL)가 반전될 때 의 실시예 3-1에서 설명한 재기록 동작(초기화 동작)은 수행하지 않는다. 메모리 셀 어레이(11)의 구성은 도 6의 구성과 동일하고, 메모리 셀 어레이(11)는 비트선 쌍 BL1 내지 BLn 및 /BL1 내지 /BLn에 대응하는 n 플래그 셀(FC)을 포함한다.
이와 같이 구성한 반도체 메모리 장치(10)의 동작을 설명한다. 예를 들어 "0" 데이터가 모든 플래그 셀(MC)에 기록된다고 가정한다. 우선, 클록(CLK)이 타이머 회로(24)로부터 생성되는 경우, 설정 회로(21)는 클록(CLK)에 응답하여 스위칭 신호(DPOL)를 반전한다. 이 실시예에서는 예를 들어 스위칭 신호(DPOL)는 하이로 가정한다. 따라서, 판독 회로(18)는 판독된 데이터를 출력하여 로우-저항 상태를 "1" 데이터로 설정하고 하이-저항 상태를 "0" 데이터로 설정한다. 이 단계에서 초기화 동작은 수행하지 않는다.
다음으로, 기록 동작 또는 판독 동작이 이루어지는 메모리 셀(MC)에 연결된 비트선 쌍 BL, /BL은 컬럼 디코더(15)가 선택한다. 그리고나서, 제어 회로(22)는 로우 어드레스 신호(RAC)를 이용함으로써 워드선(FWL)을 선택한다. 따라서, 선택된 비트선에 연결된 플래그 셀(FC)의 데이터는 판독 회로(18)가 판독한다. 이 시점에서, 스위칭 신호(DPOL)가 하이이므로 플래그 셀(FC)의 데이터는 "1" 데이터로서 판독된다.
제어 회로(22)는 플래그 셀(FC)로부터 판독된 데이터를 확인한다. 반전된 데이터의 재기록 동작은 데이터가 "1" 데이터인 경우에는 수행하고, 반전된 데이터의 재기록 동작은 데이터가 "0" 데이터인 경우에는 수행하지 않는다. 이 실시예에서 모든 플래그 셀(FC)의 데이터 항목은 "1" 데이터로서 판독되므로, 재기록 동작 은 각 플래그 셀(FC)이 첫 번째로 액세스될 때 플래그 셀(FC)에 대응하는 컬럼(비트선)에 대하여 수행한다.
즉, 제어 회로(22)는 로우 디코더(14)에 로우 어드레스 신호(RAC)를 공급함으로써 선택된 컬럼에 있는 메모리 셀(MC)을 순차적으로 선택한다. 그리고나서, 판독 회로(18)는 선택된 메모리 셀(MC)로부터 데이터를 판독한다. 판독된 데이터는 래치 회로(23)에 전송되어 래치된다.
이어서, 래치 회로(23)에 래치된 판독된 데이터는 기록 회로(16 및 17)에 공급된다. 다음으로, 제어 회로(22)는 선택된 컬럼에 있는 메모리 셀(MC)을 순차적으로 선택한다. 그리고나서, 기록 회로(16 및 17)는 판독된 데이터 항목을 반전함으로써 얻은 반전된 데이터 항목을 선택된 메모리 셀(MC)에 기록한다.
재기록 동작에서 플래그 셀(FC)의 데이터는 반전된다("0" 데이터로 교체됨). 따라서, 스위칭 신호(DPOL)가 로우일 때, 플래그 셀(FC)의 데이터는 "1" 데이터로서 판독된다. 그러므로 각 플래그 셀(FC)이 첫 번째로 액세스될 때 재기록 동작은 플래그 셀(FC)에 대응하는 컬럼(비트선)에 대하여 수행한다.
메모리 셀 어레이(11)의 한 컬럼의 데이터 항목이 반전된 후, 기록 회로(16 및 17)는 스위칭 신호(DPOL)에 기초하여 상기 컬럼에 대하여 데이터 기록 동작을 수행한다. 마찬가지로, 판독 회로(18)는 스위칭 신호(DPOL)에 기초하여 데이터 판독 동작을 수행한다.
상술한 바와 같이, 제3 실시예에 따르면, 제1 실시예와 마찬가지로 메모리 셀(MC)의 서비스 수명은 이 실시예를 올-나이트 동작 타입(연속 동작 타입) 시스템 에 적용할 때 불균일한 애플리케이션 환경의 영향을 억제함으로써 연장할 수 있다.
[제4 실시예]
자기저항 소자(30)에서 기록층(35)의 자화 방향은 양방향 기록 전류(Iw)를 공급함으로써 반전된다. 데이터는 고정층(33) 및 기록층(35)의 자화 배치(magnetization arrangement)에 기초하여 변하는 자기저항 소자(30)의 저항 변화에 따라 식별한다. 도 12는 자기저항 소자(30)의 이상적인 I-R 곡선을 도시하는 다이어그램이다. 가로 좌표는 기록 전류(Iw)를 나타내고, 세로 좌표는 자기저항 소자(30)의 저항을 나타낸다. Rap는 고정층(33) 및 기록층(35)의 자화가 역-평행 상태(하이-저항 상태)로 설정되는 자기저항 소자(30)의 저항을 나타내고, Rp는 고정층(33) 및 기록층(35)의 자화가 평행 상태(로우-저항 상태)로 설정되는 자기저항 소자(30)의 저항을 나타낸다. 또한, Inega는 네거티브 기록 전류(Iw)의 최대값을 나타내고, Iposi는 포지티브 기록 전류(Iw)의 최대값을 나타낸다. 최대값 Iposi의 절대값은 최대값 Inega의 절대값보다 크다.
자기저항 소자(30)의 I-R 곡선은 도 12에 도시한 Y축에 관하여 대칭인 반전된 전류 임계값을 갖는 I-R 히스테리시스 루프(hysteresis loop)가 되는 것이 이상적이다. 그러나 실제로는 도 13에 도시한 바와 같이 막 두께 분포 및 자기저항 소자(30)의 결함으로 인해 자기 특성이 시프트하고, 반전된 전류는 동일한 경우의 포지티브 및 네거티브 측에 대하여 실질적으로 비대칭이 된다. 또한, 직렬로 연결되는 자기저항 소자(30) 및 선택 트랜지스터(31)로 형성한 메모리 셀(MC)을 고려하는 경우, 비선형 소자의 식별할 수 있는 컨덕턴스는 MOSFET로 형성한 선택 트랜지스 터(31)가 비선형 소자이므로 소스 측의 전위가 전기적으로 플로팅 상태로 설정되는지 여부에 따라 변한다. 그 결과, 기록 전류(Iw)의 최대값은 메모리 셀(MC)에 인가되는 전압의 극성에 따라 변한다.
히스테리시스 루프가 도 13에 도시한 바와 같이 Y축에 관하여 시프트하는 경우, 메모리 셀(MC)을 통과하는 전류의 방향은 비트선, 워드선, 사전설정된 수의 메모리 셀(MC) 또는 메모리 셀 어레이(11)의 단위로 반전된다. 도 14는 도 13에 도시한 I-R 곡선을 갖는 자기저항 소자(30)에 흐르는 기록 전류가 반전되는 경우(즉, 트리밍 동작 후)에 얻은 I-R 곡선을 도시하는 다이어그램이다.
도 14에 도시한 바와 같이, 기록 전류(Iw)의 방향을 변경함으로써 자기저항 소자(30)는 큰 동작 마진을 가질 수 있다. 기록 전류(Iw)가 흐르는 방향을 결정하는 결정 기준으로서, 예를 들어 기록 시 전류가 흐르는 방향을 나타내는 데이터는 플래그 셀(FC)에 저장하고, 전류의 방향은 플래그 셀(FC)의 데이터에 기초하여 결정한다.
도 15는 본 발명의 제4 실시예에 따른 반도체 메모리 장치(10)의 구성을 도시하는 블록도이다. 반도체 메모리 장치(10)는 메모리 셀 어레이(11), 어드레스 버퍼(12), 입/출력 버퍼(13), 로우 디코더(14), 컬럼 디코더(15), 기록 회로(16 및 17), 판독 회로(18), 컬럼 선택 회로(19 및 20) 및 제어 회로(22)를 포함한다.
메모리 셀 어레이(11)의 구성은 도 6의 구성과 동일하다. 메모리 셀 어레이(11)는 매트릭스 형태로 배치된 m×n 메모리 셀(MC) 외에 플래그 셀 컬럼(37)을 포함한다. 플래그 셀 컬럼(37)은 로우 방향으로 배치된 n 플래그 셀(FC)로 구성한 다. 즉, 본 실시예에서는 "0" 및 "1" 데이터 항목의 할당을 비트선 단위(컬럼 단위)로 스위칭하는 경우를 설명한다. 그러나 본 발명은 이 경우에 한정하지 않고, "0" 및 "1" 데이터 항목의 할당을 워드선 단위(로우 단위), 사전설정된 수의 메모리 셀(MC)로 형성한 블록 단위 또는 메모리 셀 어레이(11)의 전체 부분을 단위로 스위칭할 수도 있다.
각 플래그 셀(FC)에는 기록 전류(Iw)의 극성에 따라 "0" 데이터 또는 "1" 데이터가 저장된다. 예를 들어 플래그 셀(FC)의 데이터가 "0"인 경우, 기록 회로(16 및 17)는 자기저항 소자(30)에 기록 전류(Iw)를 공급하여 로우-저항 상태를 "0" 데이터로 설정하고 하이-저장 상태를 "1" 데이터로 설정한다. 한편, 플래그 셀(FC)의 데이터가 "1"인 경우, 기록 회로(16 및 17)는 자기저항 소자(30)에 기록 전류(Iw)를 공급하여 반전된 할당을 부여하는데, 즉 로우-저항 상태를 "1" 데이터로 설정하고 하이-저항 상태를 "0" 데이터로 설정한다.
판독 회로(18)는 자기저항 소자(30)의 로우-저항 상태 및 하이-저항 상태의 할당 그리고 플래그 셀(FC)의 데이터에 따른 "0" 및 "1" 데이터 항목을 스위칭한다. 즉, 판독 회로(18)는 판독된 데이터를 출력하여 플래그 셀(FC)의 데이터가 "0"인 경우에는 로우-저항 상태를 "0" 데이터로 설정하고 하이-저항 상태를 "1" 데이터로 설정한다. 또한, 판독 회로(18)는 판독된 데이터를 출력하여 반전된 할당을 부여하는데, 즉 플래그 셀(FC)의 데이터가 "1"인 경우에는 로우-저항 상태를 "1" 데이터로 설정하고 하이-저항 상태를 "0" 데이터로 설정한다.
이와 같이 구성한 반도체 메모리 장치(10)의 동작을 설명한다. 메모리 셀의 특성은 제품 선적 시각 전에 이미 측정하고, 측정 결과에 기초하여 자기저항 소자(30)의 동작 마진을 크게 하기 위하여 "1" 데이터 또는 "0" 데이터는 플래그 셀(FC)에 기록하여 할당을 부여한다.
우선, 데이터 기록 동작을 설명한다. 제어 회로(22)가 기록 명령을 수신하고, 어드레스 버퍼(12)가 어드레스 신호(ADD)를 수신하는 경우, 반도체 메모리 장치(10)는 데이터 기록 동작을 시작한다. 시작 시, 컬럼 디코더(15)는 기록 동작이 이루어지는 메모리 셀(MC)에 연결된 비트선 쌍 BL, /BL을 선택한다. 그리고나서, 제어 회로(22)는 로우 어드레스 신호(RAC)를 이용함으로써 워드선(FWL)을 선택한다. 그 결과, 선택된 비트선에 연결된 플래그 셀(FC)의 데이터는 판독 회로(18)가 판독한다. 플래그 셀(FC)의 데이터는 기록 회로(16 및 17)에 공급한다.
이어서, 기록 동작이 이루어지는 메모리 셀(MC)에 연결된 워드선(WL)은 로우 디코더(14)가 선택한다. 그리고나서, 기록 회로(16 및 17)는 플래그 셀(FC)의 데이터에 기초하여 할당을 결정하고, 기록 데이터에 대응하는 기록 전류(Iw)를 할당에 기초하여 선택된 비트선 쌍 BL, /BL에 공급한다. 따라서, 원하는 데이터가 기록 동작이 이루어지는 메모리 셀(MC)에 기록된다.
다음으로, 데이터 판독 동작을 설명한다. 제어 회로(22)가 판독 명령을 수신하고, 어드레스 버퍼(12)가 어드레스 신호(ADD)를 수신하는 경우, 반도체 메모리 장치(10)는 데이터 판독 동작을 시작한다. 우선, 컬럼 디코더(15)는 판독 동작이 이루어지는 메모리 셀(MC)에 연결된 비트선 쌍 BL, /BL을 선택한다. 그리고나서, 제어 회로(22)는 로우 어드레스 신호(RAC)를 이용함으로써 워드선(FWL)을 선택한 다. 그 결과, 선택된 비트선에 연결된 플래그 셀(FC)의 데이터는 판독 회로(18)가 판독한다.
이어서, 판독 동작이 이루어지는 메모리 셀(MC)에 연결된 워드선(WL)은 로우 디코더(14)가 선택한다. 그리고나서, 판독 회로(18)는 플래그 셀(FC)의 데이터에 기초하여 할당을 결정하고, 할당에 기초하여 판독된 데이터를 출력한다. 따라서, 원하는 데이터가 판독 동작이 이루어지는 메모리 셀(MC)로부터 판독된다.
상술한 바와 같이, 제4 실시예에 따르면, 자기저항 소자(30)의 로우-저항 상태 및 하이-저항 상태의 할당 그리고 "0" 및 "1" 데이터 항목은 메모리 셀(MC)의 특성을 고려함으로써 스위칭할 수 있다. 따라서, 메모리 셀(MC)은 큰 동작 마진을 가질 수 있게 된다. 그 결과, 트리밍 동작을 수행함으로써 경감할 수 있는 칩의 수가 증가하고, 칩의 제조 수율을 개선할 수 있고, 따라서 제조 비용을 줄일 수 있다.
[제5 실시예]
제5 실시예에서 반도체 메모리 장치(10)는 복수의 메모리 셀 어레이(11)를 포함하고, 메모리 셀(MC)과 동일한 구성을 갖는 측정 메모리 셀(측정 대상의 메모리 셀)을 구비한 측정 회로(40)는 각 메모리 셀 어레이(11) 근처에 배치한다. 그리고나서, 측정 메모리 셀의 특성을 측정하고, 측정 결과를 트리밍 동작에 반영하여 최적의 트리밍 동작을 수행한다.
도 16은 본 발명의 제5 실시예에 따른 반도체 메모리 장치(10)의 구성을 도시하는 개략도이다. 반도체 메모리 장치(10)는 복수의 메모리 셀 어레이(11)(본 실시예에서는 열두 개 메모리 셀 어레이 11-1 내지 11-12가 한 예로서 도시되어 있음)를 포함한다. 각 메모리 셀 어레이(11)의 구성은 도 6의 구성과 동일하다. 또한, 메모리 셀 어레이(11)의 주변 회로는 도 15의 주변 회로와 동일하다.
반도체 메모리 장치(10)는 트리밍 데이터를 얻는 데 사용하는 복수의 측정 회로(40)를 포함한다. 본 실시예에서는 열한 개 측정 회로(40)가 한 예로서 도시되어 있다. 복수의 측정 회로(40)는 복수의 메모리 셀 어레이(11) 사이와 주변에 균일하게 배치한다.
각 측정 회로(40)는, 대상을 측정하고, 메모리 셀 어레이(11)의 메모리 셀(MC)과 동일한 구성을 갖는 복수의 측정 메모리 셀(MC)을 포함한다. 예를 들어 1-Gbit 칩(반도체 메모리 장치(10))의 경우, 한 메모리 셀 어레이(11)는 대략 수십 Mbit 내지 수백 Mbit를 포함하고, 한 측정 회로(40)는 수십 비트 내지 수 kbit를 갖는 소규모의 회로로서 형성한다. 측정 회로(40)는 소규모의 메모리 셀 어레이 외에 컬럼 디코더, 로우 디코더 및 전극 패드를 포함하는 간단한 회로이다.
정상적인 메모리 셀 어레이(11)의 사용으로 평가할 수 없는 비트의 특성은 측정 회로(40)가 얻을 수 있고, 칩의 전체 부분은 제4 실시예에서 설명한 최적의 트리밍 동작이 이루어질 수 있다. 측정 회로(40)는 각 칩상에 적어도 하나 장착할 수 있고, 메모리 셀(MC)의 더욱 구체적인 특성을 얻고 싶은 경우에는 복수의 측정 회로를 도 16에 도시한 바와 같이 칩에 배치할 수 있다.
도 17은 도 16에 도시한 측정 회로(40)의 구성을 도시하는 등가 회로도이다. 측정 회로(40)는 메모리 셀 어레이(41)를 포함한다. 메모리 셀 어레이(41)는 예를 들어 16(4×4) 측정 메모리 셀(MC)을 포함한다. 도 17에 도시한 각 메모리 셀(MC)의 구성은 메모리 셀 어레이(11)의 메모리 셀(MC)의 구성과 동일하다.
컬럼 방향으로 연장하는 네 개 비트선 BL1 내지 BL4는 메모리 셀 어레이(41)에 배치한다. 또한, 컬럼 방향으로 연장하는 네 개 비트선 /BL1 내지 /BL4는 메모리 셀 어레이(41)에 배치한다. 게다가, 로우 방향으로 연장하는 네 개 워드선 WL1 내지 WL4는 메모리 셀 어레이(41)에 배치한다. 비트선 쌍(BL,/BL)과 워드선(WL) 및 메모리 셀(MC) 간의 연결 관계는 도 6의 연결 관계와 동일하다.
16비트 메모리 셀(MC)의 특성은 메모리 셀 어레이(41)가 얻는다. 이 목적을 위하여, 예를 들어 단자(도시하지 않음)는 비트선 쌍(BL,/BL) 및 워드선(WL)에 연결한다. 메모리 셀 어레이(41)의 특성은 측정 프로브를 단자와 접촉하고 기록 전류를 각 메모리 셀(MC)에 공급함으로써 측정한다. 그리고나서, 반도체 메모리 장치(10)는 측정 결과에 기초하여 플래그 셀(FC)의 데이터를 설정함으로써 제4 실시예와 동일한 트리밍 동작을 수행한다.
도 18은 측정 회로(40)의 또 다른 구성 예를 도시하는 블록도이다. 측정 회로(40)는 메모리 셀 어레이(41) 외에 로우 디코더(42), 컬럼 디코더(43), 기록 회로(44 및 45), 판독 회로(46) 및 컬럼 선택 회로(47 및 48)를 포함한다. 즉, 도 1 등의 경우와 마찬가지로 측정 회로(40)는 데이터 기록 및 판독 동작을 수행하는 주변 회로를 포함한다.
측정 프로브는 로우 디코더(42) 및 컬럼 디코더(43)에 각각 연결된 단자 중 하나에 선택적으로 접촉하여 디코더들에 어드레스 신호(ADD)를 직접 공급한다. 로 우 디코더(42)는 어드레스 신호(ADD)에 따라 워드선 WL1 내지 WL4 중 하나를 선택한다. 컬럼 디코더(43)는 어드레스 신호(ADD)를 디코딩하여 컬럼 선택 신호 CSL1 내지 CSL4를 얻는다. 컬럼 선택 신호 CSL1 내지 CSL4는 컬럼 선택 회로(47 및 48)에 공급한다.
비트선 BL1 내지 BL4는 컬럼 선택 회로(47)를 통해 기록 회로(44) 및 판독 회로(46)에 연결한다. 컬럼 선택 회로(47)는 컬럼 선택 신호(CSL)에 따라 기록 회로(44)(또는 기록 회로(46))에 선택된 비트선(BL)을 연결한다.
비트선 /BL1 내지 /BL4는 컬럼 선택 회로(48)를 통해 기록 회로(45)에 연결한다. 컬럼 선택 회로(48)는 컬럼 선택 신호(CSL)에 따라 기록 회로(45)에 선택된 비트선(/BL)을 연결한다.
기록 회로(44 및 45)는 선택된 메모리 셀(MC)에 데이터를 기록한다. 구체적으로, 기록 회로(44 및 45)는 데이터에 대응하는 방향의 기록 전류를 선택된 비트선 쌍(BL,/BL)에 공급한다.
판독 회로(46)는 선택된 메모리 셀(MC)로부터 데이터를 판독한다. 구체적으로, 판독 회로(46)는 선택된 비트선 쌍(BL)의 전류(또는 전압)를 검출함으로써 선택된 메모리 셀(MC)로부터 데이터를 판독한다. 판독된 데이터는 판독 회로(46)에 연결된 단자(도시하지 않음)로부터 외부로 출력한다.
도 18의 구성을 이용하여, 메모리 셀 어레이(11)의 특성은 어드레스 신호(ADD)를 입력함으로써 측정할 수 있다.
상술한 바와 같이, 제5 실시예에 따르면, 메모리 셀 어레이(11)의 특성은 메 모리 셀(MC)의 사양이 메모리 셀 어레이(11)가 배치되는 위치에 따라 상이한 경우에서 메모리 셀 어레이(11) 근처에 배치한 측정 회로(40)를 사용함으로써 측정할 수 있다. 그 결과, 측정 결과를 이용함으로써 최적의 트리밍 동작을 설정할 수 있다.
또한, 트리밍 동작을 수행함으로써 경감할 수 있는 칩의 수가 증가하고, 칩의 제조 수율을 개선할 수 있고, 따라서 제조 비용을 줄일 수 있다.
[제6 실시예]
제1 내지 제5 실시예에서는 자기저항 소자를 메모리 셀(MC)에 포함된 메모리 소자(30)의 한 예로서 사용하는 경우를 설명한다. 그러나 본 발명은 상기 경우에 한정하지 않고 다양한 타입의 비휘발성 메모리에 이용할 수 있다. 메모리 소자(30)의 다른 예들을 설명한다.
[1. 저항-변화 타입 비휘발성 메모리(ReRAM: resistance RAM)]
ReRAM은 반도체 메모리 장치(10)로서 사용할 수 있다. 이 경우, 메모리 소자(30)로서 저항-변화 소자를 사용한다. 도 19는 저항-변화 소자(30)의 구조를 도시하는 단면도이다.
저항-변화 소자(30)는 하부 전극(32), 상부 전극(36) 및 그 사이에 배치한 기록층(저항-변화층)(50)을 포함한다. 기록층(50)으로서 페로브스카이트 산화막(perovskite oxide film) 또는 이진-계열 전이 금속 산화막(binary-series transition metal oxide film)을 사용한다. 페로브스카이트 산화막으로서, Pr0.7Ca0.3MnO3, SrZrO3/SrTiO3 또는 Pb(Zr,Ti)O3/Zn0 .4Cd0 .6S를 제공할 수도 있다. 이진 전이 금속 산화막으로서, NiO, TiN, TiO2, HfO2 또는 ZrO2를 제공할 수도 있다.
기록층(50)의 저항은 전압 펄스의 인가로 인해 변한다. 기록층(50)은 하이-저항 상태(리셋 상태) 및 로우-저항 상태(설정 상태)를 갖고, 전압 펄스의 인가로 인해 상기 상태 중 하나로 선택적으로 이동한다.
즉, 기록층(50)을 하이-저항 상태(리셋 상태)로부터 로우-저항 상태(설정 상태)로 이동하게 하는 전압은 설정 전압(Vset)으로서 설정하고, 기록층(50)을 로우-저항 상태(설정 상태)로부터 하이-저항 상태(리셋 상태)로 이동하게 하는 전압은 리셋 전압(Vreset)으로서 설정한다고 가정한다. 그리고나서, 설정 전압(Vset)은 플러스 전압을 하부 전극(32)에 관한 상부 전극(36)에 인가하게 하는 포지티브 바이어스로 설정하고, 리셋 전압(Vreset)은 마이너스 전압을 하부 전극(32)에 관한 상부 전극(36)에 인가하게 하는 네거티브 바이어스로 설정한다. 그 결과, 저항-변화 소자(30)는 "0" 및 "1" 데이터 항목에 대응하여 로우-저항 상태 및 하이-저항 상태를 각각 설정함으로써 1비트 데이터를 저장할 수 있다.
데이터 판독 동작에서는 리셋 전압(Vreset)의 대략 1/1000 내지 1/4배로 설정한 충분히 낮은 전압을 저항-변화 소자(30)에 공급한다. 그리고나서, 데이터는 이 시점에서의 전류 변화를 검출함으로써 판독할 수 있다.
[2. 상-변화 타입 비휘발성 메모리(PRAM: Phase-change RAM)]
PRAM은 반도체 메모리 장치(10)로서 사용할 수 있다. 이 경우, 메모리 소 자(30)로서 상-변화 소자를 사용한다. 상-변화 소자(30)의 단면은 도 19의 단면과 동일하다.
상-변화 소자(30)는 하부 전극(32), 상부 전극(36) 및 그 사이에 배치한 기록층(상-변화층)(50)을 포함한다. 기록층(50)은 상부 전극(36)으로부터 하부 전극(32)으로 전류를 통과시킴으로써 발생한 열로 인해 결정 상태로부터 비결정 상태로 또는 비결정 상태로부터 결정 상태로 상-변한다. 기록층(50)의 저항은 결정 상태에서 로우가 되고(로우-저항 상태) 비결정 상태에서 하이가 된다(하이-저항 상태).
기록층(50)의 재료로서, Ge-Sb-Te, In-Sb-Te, Ag-In-Sb-Te 또는 Ge-Sn-Te와 같은 칼코겐(chalcogen) 화합물이 주어질 수 있다. 상기 재료는 고속 스위칭 동작, 반복되는 기록 안정성 및 높은 신뢰성을 얻는 데 바람직하게 사용할 수 있다.
도 20은 상-변화 소자를 사용한 메모리 셀(MC)의 구성을 도시하는 회로도이다. 상-변화 소자(30)의 일단은 비트선(BL)에 연결한다. 상-변화 소자(30)의 타단은 선택 트랜지스터(31)의 드레인에 연결한다. 선택 트랜지스터(31)의 소스는 비트선(/BL)에 연결한다. 선택 트랜지스터(31)의 게이트는 워드선(WL)에 연결한다.
다음으로, 상-변화 소자(30) 및 선택 트랜지스터(31)로 구성한 메모리 셀(MC)에 데이터를 기록하는 동작을 설명한다. 우선, 펄스-형태의 전류가 기록층(50)에 인가된다. 기록층(50)은 전류 펄스의 인가로 인해 가열된다. 전류 펄스의 전류 값은 기록층(50)의 온도를 결정화 온도 임계값(TH)과 동일하거나 높게 설 정하도록 설정한다. 결정화 온도 임계값(TH)은 기록층이 결정 상태로부터 비결정 상태로 변하는 온도이다. 전류 펄스의 인가로 인해 가열된 기록층(50)의 온도는 전류 펄스의 인가 후 빠르게 낮아진다. 이 시점에서 기록층(50)은 비결정 상태(하이-저항 상태)로 설정된다.
펄스-형태의 전류 다음에 전류 값이 감소하는 작은 전류가 기록층(50)에 인가된다. 이 경우, 전류 펄스의 인가로 인해 가열된 기록층(50)의 온도는 낮아지지만, 작은 전류의 인가로 인해 온도는 천천히 낮아진다. 이 시점에서 기록층(50)은 결정 상태(로우-저항 상태)로 설정된다.
즉, 전류의 인가로 인해 가열된 기록층(50)은 결정화 온도 임계값(TH)과 동일하거나 높은 온도까지 가열된다. 따라서, 기록층(50)은 결정화 온도 임계값(TH) 근처의 온도 낙차가 작은 경우에는 결정 상태(로우-저항 상태)로 설정되고, 결정화 온도 임계값(TH) 근처의 온도 낙차가 인가된 전류 펄스의 하강 조건에 따라 큰 경우에는 비결정 상태(하이-저항 상태)로 설정된다.
그리고나서, 기록층(50)이 비결정 상태(하이-저항 상태)로 설정되는 경우를 "1" 데이터로서 정의하고, 기록층(50)이 결정 상태(로우-저항 상태)로 설정되는 경우를 "0" 데이터로서 정의함으로써 1비트 정보를 메모리 셀(MC)에 기록할 수 있다. 데이터 판독 동작은 자기저항 소자의 경우와 동일하다.
[3. 강유전성 메모리(FeRAM: Ferroelectric RAM)]
반도체 메모리 장치(10)로서 FeRAM을 사용할 수 있다. 이 경우, 메모리 셀(MC)은 강유전성 커패시터(30) 및 선택 트랜지스터(31)로 구성한다. 즉, 강유전 성 커패시터(30)는 메모리 소자에 대응한다. 강유전성 커패시터(30)의 단면은 도 19의 단면과 동일하다.
강유전성 커패시터(30)는 하부 전극(32), 상부 전극(36) 및 그 사이에 배치한 강유전성막(50)을 포함한다. 강유전성막(50)으로서 PZT[Pb(ZrXT1 -X)O3], SBT(SrBi2Ta2O9) 등을 사용한다.
강유전성 물질은, 전압을 인가함으로써 자발 분극(spontaneous polarization)의 방향을 변경할 수 있고, 전압 인가가 중단된 후에도 분극의 방향을 유지할 수 있는 유전체 물질이다. 강유전성 커패시터(30)는 "0" 및 "1" 데이터 항목에 대응하여 강유전성 커패시터(30)의 두 분극된 상태를 설정함으로써 메모리 소자로서 사용할 수 있다.
도 21은 강유전성 커패시터를 사용하는 메모리 셀(MC)의 구성을 도시하는 회로도이다. 선택 트랜지스터(31)의 드레인은 비트선(BL)에 연결한다. 선택 트랜지스터(31)의 게이트는 워드선(WL)에 연결한다. 선택 트랜지스터(31)의 소스는 강유전성 커패시터(30)의 한 전극에 연결한다. 강유전성 커패시터(30)의 다른 전극은 비트선(/BL)에 연결한다.
상술한 메모리 소자(30)를 사용하는 경우에는 제1 내지 제5 실시예의 효과와 동일한 효과를 얻을 수 있다.
다른 장점 및 변형은 본 기술분야의 숙련자에게 쉽게 발생한다. 그러므로 넓은 양상에서의 본 발명은 본 명세서에 도시하고 기술한 상세한 설명 및 대표적인 실시예들에 한정하지 않는다. 따라서, 첨부한 특허청구범위 및 그 균등물로 정의하는 총괄적인 발명 개념의 사상 또는 범위를 벗어나지 않는 다양한 변형이 이루어질 수도 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치(10)의 구성을 도시하는 블록도.
도 2는 메모리 셀 어레이(11)의 구성을 도시하는 회로도.
도 3은 자기저항 소자(30)의 구조를 도시하는 단면도.
도 4는 설정 회로(21)의 동작을 예시하기 위한 타이밍도.
도 5는 실시예 1-2에 따른 반도체 메모리 장치(10)의 구성을 도시하는 블록도.
도 6은 실시예 1-3에 따른 메모리 셀 어레이(11)의 구성을 도시하는 회로도.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 장치(10)의 구성을 도시하는 블록도.
도 8은 타이머 회로(24) 및 설정 회로(21)의 동작을 예시하기 위한 타이밍도.
도 9는 실시예 2-2에 따른 반도체 메모리 장치(10)의 구성을 도시하는 블록도.
도 10은 본 발명의 제3 실시예에 따른 반도체 메모리 장치(10)의 구성을 도시하는 블록도.
도 11은 타이머 회로(24) 및 설정 회로(21)의 동작을 예시하기 위한 타이밍도.
도 12는 자기저항 소자(30)의 이상적인 I-R 곡선을 도시하는 다이어그램.
도 13은 포지티브 및 네거티브 반전 전류가 비대칭인 자기저항 소자(30)의 I-R 곡선을 도시하는 다이어그램.
도 14는 도 13에 도시한 I-R 곡선을 갖는 자기저항 소자(30)에서의 트리밍 후 얻은 I-R 곡선을 도시하는 다이어그램.
도 15는 본 발명의 제4 실시예에 따른 반도체 메모리 장치(10)의 구성을 도시하는 블록도.
도 16은 본 발명의 제5 실시예에 따른 반도체 메모리 장치(10)의 구성을 도시하는 개략도.
도 17은 도 16에 도시한 측정 회로(40)의 구성을 도시하는 등가 회로도.
도 18은 측정 회로(40)의 또 다른 구성 예를 도시하는 블록도.
도 19는 저항-변화 소자(30)의 구조를 도시하는 단면도.
도 20은 상-변화 소자를 사용하는 메모리 셀(MC)의 구성을 도시하는 회로도.
도 21은 강유전성 커패시터를 사용하는 메모리 셀(MC)의 구성을 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 메모리 장치
11: 메모리 셀 어레이
12: 어드레스 버퍼
13: 입/출력 버퍼
14: 로우 디코더
15: 컬럼 디코더
16, 17: 기록 회로
18: 판독 회로
19, 20: 컬럼 선택 회로
21: 설정 회로
22: 제어 회로
Claims (20)
- 반도체 메모리 장치로서,"0" 데이터/"1" 데이터에 따라 로우-저항 상태/하이-저항 상태로 설정되는 복수의 메모리 셀을 구비한 메모리 셀 어레이를 포함하고,상기 "0" 데이터/"1" 데이터 및 상기 로우-저항 상태/하이-저항 상태의 할당은 전원이 켜질 때 스위칭하는 반도체 메모리 장치.
- 제1항에 있어서,상기 할당에 따라 상기 메모리 셀 어레이에 데이터를 기록하는 기록 회로와,상기 할당에 따라 상기 메모리 셀 어레이로부터 데이터를 판독하는 판독 회로를 더 포함하는 반도체 메모리 장치.
- 제1항에 있어서,상기 전원의 온/오프 상태를 나타내는 제1 신호를 수신하고, 상기 제1 신호에 기초하여 상기 할당을 스위칭하는 데 이용하는 제2 신호를 생성하는 설정 회로를 더 포함하는 반도체 메모리 장치.
- 제1항에 있어서,상기 메모리 셀 어레이의 데이터를 상기 할당이 스위칭될 때마다 상기 메모리 셀 어레이의 데이터를 반전함으로써 얻은 반전된 데이터로 재기록하는 기록 회로를 더 포함하는 반도체 메모리 장치.
- 제4항에 있어서,상기 재기록 시 상기 메모리 셀 어레이의 데이터를 일시적으로 유지하는 래치 회로를 더 포함하는 반도체 메모리 장치.
- 제1항에 있어서,복수의 메모리 셀 스트링 - 상기 메모리 셀 스트링 각각은 상기 복수의 메모리 셀 중 사전설정된 수의 메모리 셀로 구성함 - 을 위하여 제공하고, 상기 "0" 데이터/"1" 데이터 및 상기 로우-저항 상태/하이-저항 상태의 할당 정보를 저장하도록 구성한 복수의 플래그 셀과,상기 할당이 스위칭된 후 상기 메모리 셀 스트링이 첫 번째로 액세스될 때 상기 메모리 셀 스트링의 데이터를 상기 할당 정보에 기초하여 상기 메모리 셀 스트링의 데이터를 반전함으로써 얻은 반전된 데이터로 재기록하는 기록 회로를 더 포함하는 반도체 메모리 장치.
- 제1항에 있어서,상기 할당을 저장하는 메모리 회로를 더 포함하는 반도체 메모리 장치.
- 제7항에 있어서,상기 메모리 회로는 상기 메모리 셀과 동일한 메모리 소자를 포함하는 반도체 메모리 장치.
- 제1항에 있어서,상기 메모리 셀은 MRAM, ReRAM, PRAM 및 FeRAM 셀 중 하나로 구성하는 반도체 메모리 장치.
- 반도체 메모리 장치로서,"0" 데이터/"1" 데이터에 따라 로우-저항 상태/하이-저항 상태로 설정되는 복수의 메모리 셀을 구비한 메모리 셀 어레이와,각 사전설정된 시각에 펄스를 생성하는 타이머 회로를 포함하고,상기 "0" 데이터/"1" 데이터 및 상기 로우-저항 상태/하이-저항 상태의 할당은 상기 펄스가 생성될 때마다 스위칭하는 반도체 메모리 장치.
- 제10항에 있어서,상기 할당에 따라 상기 메모리 셀 어레이에 데이터를 기록하는 기록 회로와,상기 할당에 따라 상기 메모리 셀 어레이로부터 데이터를 판독하는 판독 회로를 더 포함하는 반도체 메모리 장치.
- 제10항에 있어서,상기 펄스에 기초하여 상기 할당을 스위칭하는 데 이용하는 신호를 생성하는 설정 회로를 더 포함하는 반도체 메모리 장치.
- 제10항에 있어서,상기 메모리 셀 어레이의 데이터를 상기 할당이 스위칭될 때마다 상기 메모리 셀 어레이의 데이터를 반전함으로써 얻은 반전된 데이터로 재기록하는 기록 회로를 더 포함하는 반도체 메모리 장치.
- 제10항에 있어서,복수의 메모리 셀 스트링 - 상기 메모리 셀 스트링 각각은 상기 복수의 메모리 셀 중 사전설정된 수의 메모리 셀로 구성함 - 을 위하여 제공하고, 상기 "0" 데이터/"1" 데이터 및 상기 로우-저항 상태/하이-저항 상태의 할당 정보를 저장하도록 구성한 복수의 플래그 셀과,상기 할당이 스위칭된 후 상기 메모리 셀 스트링이 첫 번째로 액세스될 때 상기 메모리 셀 스트링의 데이터를 상기 할당 정보에 기초하여 상기 메모리 셀 스 트링의 데이터를 반전함으로써 얻은 반전된 데이터로 재기록하는 기록 회로를 더 포함하는 반도체 메모리 장치.
- 반도체 메모리 장치로서,복수의 메모리 셀 스트링 - 상기 메모리 셀 스트링 각각은 "0" 데이터/"1" 데이터에 따라 로우-저항 상태/하이-저항 상태로 설정되는 복수의 메모리 셀을 포함함 - 을 구비한 메모리 셀 어레이와,상기 메모리 셀 스트링을 위하여 각각 제공하고, 상기 "0" 데이터/"1" 데이터 및 상기 로우-저항 상태/하이-저항 상태의 할당 정보를 저장하도록 구성한 복수의 플래그 셀을 포함하고,상기 할당 정보에 기초하여 데이터 기록 및 데이터 판독 동작을 수행하는 반도체 메모리 장치.
- 제15항에 있어서,플래그 셀의 할당 정보를 확인하고, 상기 할당 정보에 따라 상기 플래그 셀에 대응하는 메모리 셀 스트링에 데이터를 기록하는 기록 회로와,상기 플래그 셀의 할당 정보를 확인하고, 상기 할당 정보에 따라 상기 플래그 셀에 대응하는 메모리 셀 스트링으로부터 데이터를 판독하는 판독 회로를 더 포함하는 반도체 메모리 장치.
- 제15항에 있어서,상기 할당 정보는 상기 메모리 셀의 특성에 따라 설정하는 반도체 메모리 장치.
- 반도체 메모리 장치로서,저장 데이터에 따라 로우-저항 상태 및 하이-저항 상태로 선택적으로 설정되는 복수의 메모리 셀 및 각각 상기 메모리 셀과 동일한 구성을 갖는 복수의 측정 셀을 구비한 메모리 셀 어레이를 포함하고,상기 측정 셀 각각은 외부로부터 액세스하고, 측정 셀 각각의 특성을 상기 외부에 출력하는 반도체 메모리 장치.
- 제18항에 있어서,상기 측정 셀 각각은 상기 복수의 메모리 셀 중 사전설정된 수의 메모리 셀 각각을 위하여 제공하는 반도체 메모리 장치.
- 제18항에 있어서,상기 메모리 셀 및 상기 측정 셀 각각은 MRAM, ReRAM, PRAM 및 FeRAM 셀 중 하나로 구성하는 반도체 메모리 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2007-302134 | 2007-11-21 | ||
| JP2007302134A JP5019223B2 (ja) | 2007-11-21 | 2007-11-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090052815A true KR20090052815A (ko) | 2009-05-26 |
| KR101067538B1 KR101067538B1 (ko) | 2011-09-27 |
Family
ID=40641778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080115575A KR101067538B1 (ko) | 2007-11-21 | 2008-11-20 | 반도체 메모리 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8111538B2 (ko) |
| JP (1) | JP5019223B2 (ko) |
| KR (1) | KR101067538B1 (ko) |
| TW (1) | TW200939221A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8809926B2 (en) | 2011-09-07 | 2014-08-19 | Samsung Electronics Co., Ltd. | Semiconductor memory devices including vertical transistor structures |
| US9207949B2 (en) | 2012-07-26 | 2015-12-08 | Samsung Electronics Co., Ltd. | Storage device comprising variable resistance memory and related method of operation |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8194451B2 (en) * | 2007-11-29 | 2012-06-05 | Zeno Semiconductor, Inc. | Memory cells, memory cell arrays, methods of using and methods of making |
| US10403361B2 (en) | 2007-11-29 | 2019-09-03 | Zeno Semiconductor, Inc. | Memory cells, memory cell arrays, methods of using and methods of making |
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| KR101097435B1 (ko) | 2009-06-15 | 2011-12-23 | 주식회사 하이닉스반도체 | 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법 |
| US9385308B2 (en) | 2010-03-26 | 2016-07-05 | Qualcomm Incorporated | Perpendicular magnetic tunnel junction structure |
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| KR101861548B1 (ko) | 2012-02-09 | 2018-05-29 | 삼성전자주식회사 | 플래그 셀을 이용한 메모리 장치 및 이를 포함하는 시스템 |
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| TW201417102A (zh) | 2012-10-23 | 2014-05-01 | Ind Tech Res Inst | 電阻式記憶體裝置 |
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| KR102324627B1 (ko) | 2014-10-31 | 2021-11-10 | 삼성전자주식회사 | 자기 저항 소자를 포함하는 반도체 소자 |
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| JP2021048184A (ja) * | 2019-09-17 | 2021-03-25 | キオクシア株式会社 | 記憶装置 |
| KR20230071139A (ko) * | 2020-09-22 | 2023-05-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 전자 기기 |
| JP2023039160A (ja) * | 2021-09-08 | 2023-03-20 | キオクシア株式会社 | 磁気メモリデバイス |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6055178A (en) * | 1998-12-18 | 2000-04-25 | Motorola, Inc. | Magnetic random access memory with a reference memory array |
| US6246603B1 (en) * | 2000-06-30 | 2001-06-12 | Stmicroelectronics, Inc. | Circuit and method for substantially preventing imprint effects in a ferroelectric memory device |
| JP2002343078A (ja) | 2001-05-21 | 2002-11-29 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ装置 |
| JP4434527B2 (ja) | 2001-08-08 | 2010-03-17 | 株式会社東芝 | 半導体記憶装置 |
| US6795334B2 (en) | 2001-12-21 | 2004-09-21 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
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| JP2008159612A (ja) | 2006-12-20 | 2008-07-10 | Toshiba Corp | 半導体記憶装置 |
-
2007
- 2007-11-21 JP JP2007302134A patent/JP5019223B2/ja not_active Expired - Fee Related
-
2008
- 2008-11-19 US US12/273,874 patent/US8111538B2/en active Active
- 2008-11-20 TW TW097144961A patent/TW200939221A/zh unknown
- 2008-11-20 KR KR1020080115575A patent/KR101067538B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| TW200939221A (en) | 2009-09-16 |
| JP2009129491A (ja) | 2009-06-11 |
| KR101067538B1 (ko) | 2011-09-27 |
| JP5019223B2 (ja) | 2012-09-05 |
| US20090129141A1 (en) | 2009-05-21 |
| US8111538B2 (en) | 2012-02-07 |
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|---|---|---|---|
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| GRNT | Written decision to grant | ||
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