JP3039464B2 - クロック発生回路 - Google Patents

クロック発生回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はクロック発生回路に
係り、特に外部から与えられる周期的なクロック信号に
同期して、外部信号の入出力を行う回路装置のための内
部クロックを発生するディレイ・ロックト・ループ（Ｄ
ＬＬ）回路と称されるクロック発生回路に関する。
【０００２】
【従来の技術】近年、回路装置相互間のデータ転送速度
は益々高速化してきているが、外部クロックと内部クロ
ックの各回路装置内の各部分におけるクロック到達時間
の差などがデータ転送速度を上げる妨げになってしま
う。そこで、近年ではデータ転送レートを上げるため
に、外部クロックと内部をコントロールするクロックの
時間差を合わせ込むことによって、各回路装置内の信号
及びデータの遅延がまちまちであっても、外部クロック
に同期したデータ出力ができる方式が求められている。
【０００３】そのために、内部クロックを外部クロック
に合わせて発生させる技術の一つがＤＬＬ回路である。
従来のＤＬＬ回路としては例えば特開平８−１３０４６
４号公報記載のＤＬＬ回路が知られている。図８はＤＬ
Ｌ回路と称される従来のクロック発生回路の一例のブロ
ック図を示す。
【０００４】この従来のクロック発生回路では、所望の
位相の内部クロックを発生する手段として、電圧制御の
遅延素子１を用いている。このクロック発生回路では、
外部クロックと内部クロックの位相差を位相判定回路２
で判定し、内部クロックの方が位相が進んでいるときに
は、チャージポンプ３を介して電圧制御素子１に供給さ
れる制御信号により、遅延を増し、内部クロックの方が
位相が遅れているときには遅延を減らす。その際の位相
の移動量はチャージポンプ３の設定で決められる。一般
に、位相の移動速度は、遅いほど所望の位相にロックし
てからの安定度が増すが、その反面ロックするまでの時
間がかかってしまう。
【０００５】図９は従来のクロック発生回路の他の例の
ブロック図を示す。この従来のクロック発生回路は、位
相推移クロックを用いた回路で、位相推移回路１１、象
限選択回路１２、混合回路１３、位相判定回路１４及び
チャージポンプ１５より構成されている。次に、この従
来のクロック発生回路の動作について図１０のタイミン
グチャートを併せ参照して説明する。図１０（Ａ）に示
す外部クロックは、図９の位相推移回路１１に供給され
て、周期は外部クロックと同一で、かつ、周期が９０度
ずつずらされた４つのクロックＩ、Ｑ、Ｉ＿Ｑ及びＱ＿
Ｂに変換された後、混合回路１３に入力される。ここ
で、クロックＩは図１０（Ｂ）に、クロックＱは図１０
（Ｃ）に、クロックＩ＿Ｂは図１０（Ｄ）に、そしてク
ロックＱ＿Ｂは図１０（Ｅ）に示される。
【０００６】また、外部クロックは位相判定回路１４に
供給され、ここで混合回路１３より出力された内部クロ
ックとの位相差が判定され、その判定結果が混合回路１
３に供給される一方、象限選択回路１２に象限切り替え
信号として供給される。象限選択回路１２に入力された
象限切り替え信号に基づき、選択信号ｉｓｅｌとｑｓｅ
ｌを発生して混合回路１３に供給し、選択信号ｉｓｅｌ
により位相推移回路１１の出力クロックのうちクロック
ＩとＩ＿Ｂの一方を選択させ、選択信号ｑｓｅｌにより
クロックＱとＱ＿Ｂの一方を選択させる。図１０では選
択信号ｉｓｅｌにより選択して得られたクロックＩＪＸ
が（Ｆ）に示すようにクロックＩであり、選択信号ｑｓ
ｅｌによりより選択して得られたクロックＱＪＸが
（Ｇ）に示すようにクロックＱである例を示している。
【０００７】混合回路１３はこれら選択した２つのクロ
ックＩＪＸ及びＱＪＸを、チャージポンプ１５から入力
される信号に基づいて無段階で合成して、図１０（Ｈ）
に示す合成信号ｊｘを生成した後、アンプで増幅して図
１０（Ｉ）に示す内部クロックとして出力する。
【０００８】
【発明が解決しようとする課題】しかるに、図８に示し
た従来のクロック発生回路では、回路が動作を開始して
から、所望の位相に内部クロックがロックするまで、最
長で位相が１８０度移動相当の時間がかかっていた。そ
の位相移動時間を早めると、ロックしてからの安定度が
低下するため、位相移動速度は例えば１８０度／２．５
μｓ程度が必要であり、そのため内部クロックがロック
するまでの時間は２．５μｓ程度かかってしまう。従っ
て、図８に示した従来のクロック発生回路では、電源投
入後、又はスタンバイからの復帰から正常動作までの時
間がかかるという問題がある。
【０００９】また、図９に示した従来のクロック発生回
路も、図８に示した従来のクロック発生回路と同様に、
位相の移動速度が遅いほど所望のクロックにロックして
からの安定度が増すが、その反面ロックするまでの時間
がかかってしまい、電源投入後、又はスタンバイからの
復帰から正常動作までの時間が制限されているという欠
点がある。
【００１０】本発明は上記の点に鑑みなされたもので、
発生するクロックを所望の位相に到達するまでの時間を
短縮し得るクロック発生回路を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明は上記の目的を達
成するため、外部クロックを受け、互いに位相が異な
り、かつ、外部クロックと同一周期の３つ以上のクロッ
クを生成出力する位相推移回路と、位相推移回路の出力
クロックのうち選択信号により２つのクロックを選択
し、その選択クロックを混合制御信号に応じた比率で混
合し、その混合信号を内部クロックとして出力する混合
回路と、外部クロックと混合回路の出力内部クロックの
位相差及び位相ずれ方向を判定する位相判定回路と、位
相判定回路の出力位相判定信号に基づき、混合制御信号
を生成して混合回路へ出力する混合比調整手段と、リセ
ット時に選択信号を制御して混合回路により位相推移回
路の出力クロックのうち任意のクロックを内部クロック
として出力させ、その時の位相判定回路の出力位相判定
信号に基づき外部クロックの位相に近い一のクロックを
選択するクロック選択動作を複数回、内部クロックとし
て出力するクロックを変更して繰り返すことにより、混
合回路において混合すべき２つのクロックを初期値とし
て決定した後、混合回路による混合動作を開始させる初
期値設定手段とを有する構成としたものである。
【００１２】この発明では、電源投入やスタンバイの復
帰の際のリセット時に、初期値設定手段により混合回路
により混合する２つのクロックを、その時の外部クロッ
クとの相対位相に応じて選択してから混合動作を開始す
るようにしたため、リセット状態から任意若しくは固定
された２つのクロックから混合動作を開始する従来回路
に比べて、所望の位相の内部クロックを得るまでの時間
を短縮することができる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
【００１４】図１は本発明になるクロック発生回路の第
１の実施の形態のブロック図を示す。同図中、図９と同
一構成部分には同一符号を付してある。図１に示す第１
の実施の形態は、外部クロックを位相が互いに９０度異
なる４つのクロックに変換する位相推移回路１１と、象
限選択回路１２と、象限選択回路１２の出力信号により
位相推移回路１１の出力クロックを選択した後合成して
内部クロックを出力する混合回路１７と、外部クロック
と内部クロックの位相差を検出する位相判定回路１４
と、位相混合比調節のためのチャージポンプ１５と、象
限初期値設定回路１６からなる構成である。
【００１５】象限初期値設定回路１６は象限選択回路１
２に対して、象限初期値を設定する回路で、例えば図２
のブロック図に示すように、リセット信号が入力され、
信号ＳＳＱ及びＳＳＩ、ＳＳＱＬＡＴ及びＳＳＩＬＡＴ
を出力するタイミングジェネレータ２１と、位相判定信
号と上記信号ＳＳＱＬＡＴ及びＳＳＩＬＡＴが入力され
るデータラッチ２２及び２３から構成されている。
【００１６】図３は混合回路１７の一例の回路系統図を
示す。この混合回路１７は、定電流回路３０と、Ｐチャ
ネルＭＯＳトランジスタ３１、３２、３３、３４、３５
及び３６と、Ｉセレクタ３７、Ｑセレクタ３８及びアン
プ３９から構成されている。トランジスタ３１のドレイ
ンとトランジスタ３３のゲートは、チャージポンプ１５
のＰＭＰＩ信号出力端子に接続され、トランジスタ３２
のドレインとトランジスタ３４のゲートは、チャージポ
ンプ１５のＰＭＰＩ信号出力端子に接続されている。
【００１７】また、トランジスタ３５、３６はソースが
トランジスタ３３、３４のドレインに接続され、ドレイ
ンがアンプ３９に共通接続され、更に、ゲートがＩセレ
クタ３７、Ｑセレクタ３８の各出力端子に接続されてい
る。定電流源３０はトランジスタ３３、３４のソースに
接続されている。また、トランジスタ３１、３２のゲー
トには信号ＳＳＩ、ＳＳＱが入力される。
【００１８】次に、図１〜図３の本実施の形態の動作に
ついて、図４及び図５のタイミングチャートを併せ参照
して説明する。外部クロックは、図１に示した位相推移
回路１１により従来と同様に位相推移により、周期が外
部クロックと同一で、かつ、図５（Ａ）〜（Ｄ）に示す
ように９０度ずつ互いに位相の異なる４つのクロック
Ｉ、Ｑ、Ｉ＿Ｂ及びＱ＿Ｂに変換され、そのうちクロッ
クＩとＩ＿Ｂが混合回路１７内の図３に示したＩセレク
タ３７に入力され、クロックＱとＱ＿Ｂが混合回路１７
内の図３に示したＱセレクタ３８に入力される。なお、
図５（Ｅ）は図５（Ａ）の１周期後のクロックＩを示
す。
【００１９】リセット直後、図４（Ａ）に示すようにリ
セット信号が”Ｈ”レベルになると、象限初期値設定回
路１６内の図２に示したタイミングジェネレータ２１に
よって、例えば図４（Ｃ）に示すように１００ｎｓ程度
のＬパルス幅を持ったＳＳＱ信号が出力され、続いて図
４（Ｆ）に示すように１００ｎｓ程度のＬパルス幅を持
ったＳＳＩ信号が出力される。ＳＳＱ信号がＬレベルに
なると、混合回路１７内の図３に示したトランジスタ３
２がオンになり、混合回路１７内のＰＭＰＱ節点がＨレ
ベルになり、トランジスタ３４が完全にオフ状態とな
る。一方、このときはＳＳＩ信号がＨレベルであるか
ら、混合回路１７内の図３に示したトランジスタ３１が
オフであり、混合回路１７内のトランジスタ３３のゲー
トにはＰＭＰＩ信号が入力される。この結果、トランジ
スタ３３に流れる電流ＣＳＩとトランジスタ３４に流れ
る電流ＣＳＱとの電流比が１００：０となる。
【００２０】また、上記のリセット信号により図１の象
限選択回路１２の出力選択信号ＩＳＥＬ、ＱＳＥＬによ
り、図３に示した混合回路１７内のＩセレクタ３７がク
ロックＩ＿Ｂを選択しているものとすると、トランジス
タ３５及びアンプ３９を通して、混合回路１７からはＩ
＿Ｂクロックが１００％の比率で内部クロックとして出
力される。そして、このとき、図１の位相判定回路１４
により外部クロックより現在出力中の内部クロックＩ＿
Ｂの方が早いという判定結果が得られた場合には、図５
に示すように、クロックＩ＿Ｂよりも９０度位相の遅れ
ているクロックＱを使う側に所望のクロック発生ポイン
トがあることがわかる。
【００２１】同様に、上記の場合、位相判定回路１４に
より外部クロックより現在出力中の内部クロックＩ＿Ｂ
の方が遅いという判定結果が得られた場合には、図５に
示すように、クロックＩ＿Ｂよりも９０度位相の進んで
いるクロックＱ＿Ｂを使う側に所望のクロック発生ポイ
ントがあることがわかる。つまり、上記の一連のシーケ
ンスでまず、Ｑ又はＱ＿Ｂのいずれかを選択すればよい
かがわかる。
【００２２】次に、図４（Ｆ）に示すように１００ｎｓ
程度のＬパルス幅を持ったＳＳＩ信号が出力される。Ｓ
ＳＩ信号がＬレベルになると、混合回路１７内の図３に
示したトランジスタ３１がオンになり、混合回路１７内
のＰＭＰＩ節点がＨレベルになり、トランジスタ３３が
完全にオフ状態となる。一方、このときはＳＳＱ信号が
Ｈレベルであるから、混合回路１７内の図３に示したト
ランジスタ３２がオフであり、混合回路１７内のトラン
ジスタ３４のゲートにはＰＭＰＱ信号が入力される。こ
の結果、トランジスタ３３に流れる電流ＣＳＩとトラン
ジスタ３４に流れる電流ＣＳＱとの電流比が０：１００
となる。
【００２３】また、上記のリセット信号により図１の象
限選択回路１２の出力選択信号ＩＳＥＬ、ＱＳＥＬによ
り、図３に示した混合回路１７内のＱセレクタ３８がク
ロックＱ＿Ｂを選択しているものとすると、トランジス
タ３６及びアンプ３９を通して、混合回路１７からはＱ
＿Ｂクロックが１００％の比率で内部クロックとして出
力される。そして、このとき、図１の位相判定回路１４
により外部クロックより現在出力中の内部クロックＱ＿
Ｂの方が早いという判定結果が得られた場合には、図５
に示すように、クロックＱ＿Ｂよりも９０度位相の遅れ
ているクロックＩ＿Ｂを使う側に所望のクロック発生ポ
イントがあることがわかる。
【００２４】同様に、上記の場合、位相判定回路１４に
より外部クロックより現在出力中の内部クロックＱ＿Ｂ
の方が遅いという判定結果が得られた場合には、図５に
示すように、クロックＱ＿Ｂよりも９０度位相の進んで
いるクロックＩを使う側に所望のクロック発生ポイント
があることがわかる。つまり、上記の一連のシーケンス
でＩ又はＩ＿Ｂのいずれかを選択すればよいかがわか
る。
【００２５】こうして、選ばれた２つのクロックの間
に、所望の外部クロックの位相が必ず含まれる。そこ
で、今度は上記のＳＳＱ信号及びＳＳＩ信号が共に”
Ｈ”レベルとされて、チャージポンプ１５の出力信号Ｐ
ＭＰＱ及びＰＭＰＩに基づき、内部クロックの位相が無
段階で調整される。すなわち、ＳＳＱ信号及びＳＳＩ信
号が共に”Ｈ”レベルとされることにより、図３の混合
回路１７内のトランジスタ３１及び３２が共にオフとな
るから、トランジスタ３３及び３４のゲートにはチャー
ジポンプ１５の出力信号ＰＭＰＩ及びＰＭＰＱがそれぞ
れ供給され、トランジスタ３５及び３６に流れる電流は
信号ＰＭＰＩ及びＰＭＰＱのレベル比に応じて変化す
る。
【００２６】従って、前記リセット直後の初期値設定時
にＩセレクタ３７によりクロックＩ＿Ｂが選択され、Ｑ
セレクタ３８によりクロックＱ＿Ｂが選択されたものと
し、また、現在出力中の内部クロックの方が外部クロッ
クよりも早いという判定結果が得られたものとすると、
クロックＱ＿Ｂに比べてクロックＩ＿Ｂの方をより多く
混合するために、信号ＰＭＰＩの方がＰＭＰＱに比べて
徐々に大レベルにされていく。こうして、混合回路１７
から出力される内部クロックはクロックＱ＿Ｂの位相か
らクロックＩ＿Ｂの位相へ、チャージポンプ１５で決め
られた位相移動速度で徐々に変化していき、所望の位相
である外部クロックの位相付近に達する。
【００２７】そして、内部クロックの位相が所望の位相
を過ぎた時、位相判定回路１４の出力位相判定信号が反
転し、それに基づくチャージポンプ１５の出力信号ＰＭ
ＰＩ及びＰＭＰＱにより混合回路１７の出力内部クロッ
クの位相がそれまでとは逆方向に推移していく。そし
て、内部クロック位相が所望の位相を先程とは逆方向に
過ぎると再び位相判定回路１４の出力位相判定信号が反
転する。以下、上記と同様にして位相判定回路１４の出
力位相判定信号は反転を繰り返し、混合回路１７の出力
内部クロックの位相は所望の位相付近に集約される。こ
の状態をロック状態と呼び、このときこのデバイスは入
出力を計画された転送レートで行うことができる。
【００２８】なお、上記のロック状態に入る前などにお
いて、内部クロックの位相が徐々に変化していき、Ｉセ
レクタ３７及びＱセレクタ３８によりそれぞれ選択され
ているクロックの位相の一方に達しても、位相判定回路
１４による位相判定結果が変らない時には、それ以上同
じ方向に位相推移ができないので、チャージポンプ１５
は象限切り替え信号を象限選択回路１２へ出力し、Ｉセ
レクタ３７及びＱセレクタ３８によりそれぞれ選択され
ているクロックを切り替えさせる。
【００２９】例えば、クロックＩとクロックＱの間で位
相混合を行っており、位相判定結果がクロックＱの位相
方向へ推移させるようにクロックＱの混合比を多くして
いき、遂にはクロックＱを１００％出力した状態となっ
ても、位相判定結果が代わらない時には、クロックＩを
止めてクロックＩ＿Ｂを使うように切り替える。
【００３０】なお、図２に示した象限初期値設定回路１
６は、リセット直後タイミングジェネレータ２１から一
定期間”Ｌ”レベルの信号ＳＳＱを出力すると共に、そ
の一定期間内に図４（Ｄ）に示すように信号ＳＳＱＬＡ
Ｔを短期間”Ｈ”レベルとし、このときの位相判定回路
１４の図４（Ｂ）に模式的に示す位相判定結果を図２の
データラッチ２２でラッチさせる。同様に、タイミング
ジェネレータ２１から一定期間”Ｌ”レベルの信号ＳＳ
Ｉが出力されている期間内に、図４（Ｇ）に示すように
信号ＳＳＩＬＡＴを短期間”Ｈ”レベルとし、このとき
の位相判定回路１４の図４（Ｂ）に模式的に示す位相判
定結果を図２のデータラッチ２３でラッチさせる。
【００３１】データラッチ２２でラッチされた位相判定
結果（図４（Ｅ）のＳＳＱＶ）と、データラッチ２３で
ラッチされた位相判定結果（図４（Ｈ）のＳＳＩＶ）と
は、この判定動作終了後に初期値として象限選択回路１
２に入力される。
【００３２】次に、本発明の第２の実施の形態について
説明する。図６は本発明になるクロック発生回路の第２
の実施の形態のブロック図を示す。同図中、図１と同一
構成部分には同一符号を付し、その説明を省略する。図
６に示す第２の実施の形態は、外部クロックを位相推移
回路１８により、外部クロックと同一周期で、かつ、互
いに位相が４５度ずつ異なる、図７（Ａ）〜（Ｈ）に
Ｉ，Ｑ，Ｍ，Ｎ，Ｉ＿Ｂ，Ｑ＿Ｂ，Ｍ＿Ｂ，Ｎ＿Ｂで示
す全部で８つのクロックに変換して混合回路１７に入力
する。一般に、合成するクロックを増やすほど、回路規
模は大きくなるが、ロックしてからの安定度は増す。
【００３３】８つのクロックを使用するこの実施の形態
でも、合成に用いるクロックはそのうちの２つであるの
で、第１の実施の形態と同様に、まず、どれかのクロッ
クを１００％出力し、その位相判定結果から所望の位相
を出力するためのクロックを選ぶ。例えば、図７（Ｅ）
に示すクロックＩ＿Ｂを１００％出力した時の位相判定
結果が「外部クロックより現在出力中のクロックの方が
早い」ときには、所望の位相はクロックＱ、Ｍ及びＮの
いずれかであることが分かる。
【００３４】そして、次に、そのクロックＱ、Ｍ及びＮ
のうち、例えばクロックＭを１００％出力するものとす
ると、その時の位相判定結果によりクロックＱとＮのい
ずれを選択すればよいかが判明する。同様にして、３回
の位相判定動作を行うことにより、合成に使うべきクロ
ックを判定できる。
【００３５】なお、象限初期値設定回路１９は、４つの
制御信号ＳＳｊを混合回路１７に入力し、かつ、４つの
初期値設定信号ＳＳｊＶを象限選択回路２０に出力する
が、基本的な動作は象限初期値設定回路１６と同じであ
る。また、象限選択回路２０は４つの象限選択信号ｊｓ
ｅｌを混合回路１７に入力して８つのクロックのうちの
４つを選択させるが、基本的な動作は象限選択回路１２
と同様である。
【００３６】この実施の形態では、第１の実施の形態に
比べて初期の判定動作は２回から３回に増えるが、その
後のスキャンの時間は第１の実施の形態の更に半分で済
む。すなわち、従来所望の位相に内部クロックをロック
させるまでの時間が２．５μｓかかっていたものとする
と、第１の実施の形態では最大で従来の１／４である
０．６２５μｓかかるのに対し、第２の実施の形態で
は、１／８の０．３２μｓ程度で済む。
【００３７】なお、本発明は上記の各実施の形態に限定
されるものではなく、例えば位相推移回路は、外部クロ
ックを３つ以上の位相の異なるクロックに変換する回路
であればよい。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
電源投入やスタンバイの復帰の際のリセット時に、初期
値設定手段により混合回路により混合する２つのクロッ
クを、その時の外部クロックとの相対位相に応じて選択
してから混合動作を開始することにより、より所望の位
相に近い位相から混合回路の２つのクロックの混合動作
を開始できるため、ロックするまでの時間を従来に比べ
て大幅に短縮することができ、また、従来と同程度のロ
ックに要する時間でよいときには、ロックしてからの安
定度を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のブロック図であ
る。
【図２】図１中の象限初期値設定回路の一例のブロック
図である。
【図３】図１中の混合回路の一例の回路系統図である。
【図４】図２の動作説明用タイミングチャートである。
【図５】図１の動作説明用タイミングチャートである。
【図６】本発明の第２の実施の形態のブロック図であ
る。
【図７】図６の動作説明用タイミングチャートである。
【図８】従来の一例のブロック図である。
【図９】従来の他の例のブロック図である。
【図１０】図９の動作説明用タイミングチャートであ
る。
【符号の説明】
１１、１８ 位相推移回路 １２、２０ 象限選択回路 １４ 位相判定回路 １５ チャージポンプ １６、１９ 象限初期値設定回路 １７ 混合回路 ２１ タイミングジェネレータ ２２、２３ データラッチ ３１〜３６ Ｐチャネルトランジスタ ３７ Ｉセレクタ ３８ Ｑセレクタ ３９ アンプ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/34 G06F 1/04 H03L 7/00 - 7/22 H03K 5/26

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部クロックを受け、互いに位相が異な
    り、かつ、該外部クロックと同一周期の３つ以上のクロ
    ックを生成出力する位相推移回路と、 前記位相推移回路の出力クロックのうち選択信号により
    ２つのクロックを選択し、その選択クロックを混合制御
    信号に応じた比率で混合し、その混合信号を内部クロッ
    クとして出力する混合回路と、 前記外部クロックと前記混合回路の出力内部クロックの
    位相差及び位相ずれ方向を判定する位相判定回路と、 前記位相判定回路の出力位相判定信号に基づき、前記混
    合制御信号を生成して前記混合回路へ出力する混合比調
    整手段と、 リセット時に前記選択信号を制御して前記混合回路によ
    り前記位相推移回路の出力クロックのうち任意のクロッ
    クを前記内部クロックとして出力させ、その時の前記位
    相判定回路の出力位相判定信号に基づき前記外部クロッ
    クの位相に近い一のクロックを選択するクロック選択動
    作を複数回、前記内部クロックとして出力するクロック
    を変更して繰り返すことにより、前記混合回路において
    混合すべき２つのクロックを初期値として決定した後、
    前記混合回路による混合動作を開始させる初期値設定手
    段とを有することを特徴とするクロック発生回路。
  2. 【請求項２】 前記初期値設定手段は、リセット時に前
    記選択信号を制御して前記混合回路により前記位相推移
    回路の出力クロックのうち任意のクロックを前記内部ク
    ロックとして出力させ、その時の前記位相判定回路の出
    力位相判定信号を記憶する記憶手段を有し、前記クロッ
    ク選択動作を複数回繰り返した後の該記憶手段の記憶結
    果に基づき、前記混合回路において混合すべき２つのク
    ロックを初期値として決定することを特徴とする請求項
    １記載のクロック発生回路。
  3. 【請求項３】 前記位相推移回路は、互いに位相が９０
    度異なり、かつ、前記外部クロックと同一周期の４つの
    クロックを生成出力し、前記初期値設定手段は、リセッ
    ト時に前記クロック選択動作を２回繰り返すことを特徴
    とする請求項１記載のクロック発生回路。
  4. 【請求項４】 前記位相推移回路は、互いに位相が４５
    度異なり、かつ、前記外部クロックと同一周期の８つの
    クロックを生成出力し、前記初期値設定手段は、リセッ
    ト時に前記クロック選択動作を３回繰り返すことを特徴
    とする請求項１記載のクロック発生回路。
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