TW421920B - Clock signal generator - Google Patents
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Links
- 238000012856 packing Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 230000010363 phase shift Effects 0.000 description 7
- OJQSISYVGFJJBY-UHFFFAOYSA-N 1-(4-isocyanatophenyl)pyrrole-2,5-dione Chemical compound C1=CC(N=C=O)=CC=C1N1C(=O)C=CC1=O OJQSISYVGFJJBY-UHFFFAOYSA-N 0.000 description 6
- 101001099381 Homo sapiens Peroxisomal biogenesis factor 19 Proteins 0.000 description 6
- 102100038883 Peroxisomal biogenesis factor 19 Human genes 0.000 description 6
- 229920000889 poly(m-phenylene isophthalamide) Polymers 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101000661812 Arabidopsis thaliana Probable starch synthase 4, chloroplastic/amyloplastic Proteins 0.000 description 1
- 235000017166 Bambusa arundinacea Nutrition 0.000 description 1
- 235000017491 Bambusa tulda Nutrition 0.000 description 1
- 241001330002 Bambuseae Species 0.000 description 1
- 241000282376 Panthera tigris Species 0.000 description 1
- 235000015334 Phyllostachys viridis Nutrition 0.000 description 1
- 206010000210 abortion Diseases 0.000 description 1
- 239000011425 bamboo Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005034 decoration Methods 0.000 description 1
- FOBPTJZYDGNHLR-UHFFFAOYSA-N diphosphorus Chemical compound P#P FOBPTJZYDGNHLR-UHFFFAOYSA-N 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- G06F1/10—Distribution of clock signals, e.g. skew
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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Description
Α7 Β7 五 421 92 Ο 1 '發明説明(i~---—- 本發明是有關於-種時鐘信號產生裝置,且特别是有 關於-種稱爲延鎖迴路(Delay 1〇eked 一,組)的時鐘 ::號產生裝置,其可與外部時鐘信號同步產生-内部時 鐘信號。 近來,積體電路的資㈣輸率日益增加。㈣,資料傳 =率郃受限於積體電路中各元件外部時鐘及内部時鐘 間的傳遞率差距。因眇倉,& &」 w此,有人便建議使積體電路的内部 時鐘信號與外部時鐘信號同步,即使資料與控制資料輸 入/輸出的㈣信號間存在傳遞延遲,用以同步輸 料。 這些建議是利用DLL電路使内部時鐘信號與外部時 鐘信號同步。習知DLL電路揭露μΡ~α·8(1996)·130464 舉例來説。第1…LL電路或時鐘信號產生裝置的 方塊圖。 在第β 1圖的時鐘信號產生裝置中,電壓控制的延遲元 ^ 1是用來產生預^相位的内部時鐘信號。相位比較 器2則是用來偵測外部時鐘信號及内部時鐘信號間的 相位差。若内部時鐘的相位領先外部時鐘,利用充電果 3輸出的控制信號提供該電壓控制延遲元件丨另一延 遲。另外,若㈣時鐘的相位落後外部時鐘㈣少電壓 控制延遲元件i的延遲。相位移位數量是㈣充電系3 的設定以決定。通常,時鐘信號產生裝置的相位移位數 量若以較低速率鎖於預定相位,則操作穩定性會增加但 這卻需要較長的時間以將内部時鐘鎖於外部時鐘1 ’ t紙张又度3㈣1卜關家標準(CNS ) Λ4規格(210X297公廢 (讀先閱讀背而之注意事項再¾木頁)
A7 B7 ** — 421 920 發明説明(2 ) " 、在第1圖的時鐘信號產生裝置中,開始將内部時緯鎖 1預定相位的動作所需要的最長時間相當於180。相位 私仫數量所需的時間。降低相位移位的時間長度也會 降低時鐘信號產生裝置的穩定性。特别是,相位移位速 度约爲180〇/2_5us,其需要在時鐘信號產生裝置的開始或 準備模式後達2.5us方能將内部時鐘鎖於預定相位。 第2圖係另一種利用相位移位器的時鐘信號產生裝 置。時鐘信號產生裝置包括相位移位器丨i、四分選擇 器12、混頻器π、相位比較器14及充電泵15。再者, 第3圖係第2圖時鐘信號產生裝置的信號時序圖,其中, 外部時鉉h號係供應至相位移位器丨丨以產’生與外部時 鐘具有相同周期的四個時鐘信號1、(5、1一卩、(^;&。這 些時鐘信號在相鄰時鐘信號間的相位差爲9〇。,如第3圖 所示。這四個時鐘則輸入混頻器13。 外部時鐘係供應至相位比較器丨4以與混頻器13輸 出的内部時鐘比較相位。比較結果送至混頻器13及四 分選擇器12,並以四分選擇器12切換。四分選擇器12 根據四分切換信號選定信號ISEL或QSEL,而選定信號 則送至混頻器13。選定信號ISEL從相位移位器n選 定輸出時鐘I、I—B之一,而選定信號QSEL則選定輸出 時鐘Q、Q_B I-。在第3圖的例子中,以選擇信號1耻 選定的時鐘ijx表不時鐘j,而選擇信號qsel選定的時 鐘QJX表示時鐘Q。 混頻器13根據充電菜15的輸出信號將兩選定信號
_牌(CNS (誚先聞讀背面之注意事項再填寫本頁) 訂 421 92 Ο 1 ΑΊ ------------------------Β7 五、發明説明(3 ) '—~ ------ 取、QJX在無步驟調整(Stepless reguiati〇n)中混 :得到-混頻信號JX,隨後以放大器(未示)放大。放大 2號由時鐘仏號產生裝置輸出做爲内部時鐘信號,立同 步於外部時鐘信號。 在第2圖習知時鐘信號產生裝置中,較低的相位移位 速率可提高時鐘信號產生裝置在將内部時鐘鎖於預定 相位後的穩定性,如第!圖習知時鐘信號產生裝置所示 且具有相同問題。 、’ 因此,本發明的目的就是提供一種時鐘信號產生裝置, 其可以降低内部時鐘信號鎖於外部時鐘信號所需的 間,在短時間内產生預定的相位延遲。 本發明提供的時鐘信號產生裝置包括:一相位移位器, 接收一具有一第一周期的外部時鐘信號,用以輸出至少 三個具有該第一周期的第一時鐘信號,其相位連續移位; 一混頻器,選定該些第一時鐘信號之二,並根據—混頻控 制信號將選定的該些第一時鐘信號之二混頻,用以輸出 —内部時鐘信號;一相位比較器,比較該内部時鐘信號及 該外部時鐘信號,用以輸出一第一比較信號,表示該外部 時鐘信號及該内部時鐘信號間的相位差,及用以輸出— 第二比較信號,表示該外部時鐘信號及該内部時鐘信號 何者領先;一混頻比例控制器,根據該相位差產生該混頻 控制信號;以及一起始電路,控制該混頻器以選定該些第 一信號之一做爲該内部時鐘信號,及依序選定該些第— 信號以在該混頻器選定該些第一信號之一時做爲該内 本紙張尺度適;I]屮國國家標率(CNS ) A4規格(2】〇χ 297公楚) {誚先閱讀背面之注意事.項再填荇本頁;一
421 92 0 項 Α7 Β7 五、發明説明(4 ) 部時鐘信號。 根據本發明□+ χ. ,,時鐘k號產生裝置,由於相位比較器可 在起始周期偵測較 + 近於預疋相位的第一時鐘信號,混頻 3 /始内部信號,其與預定相位的相位差較 此’内部時鐘信號的鎖相時間便可以減短。 爲了使本發明前述之目的、特徵與優點得更易明瞭, 乃歹J舉較佳實施例,並配合所附圖式,進一步予以 明如下。 % 圖式説明 第1圖係習知時鐘信號產生裝置的方塊圖; 第2圖係另一習知時鐘信號產生裝置的方塊圖; 第3圖係第2圖時鐘信號產生裝置的信號時序圖; 第4圖係本發明第一實施例時鐘信號產生裝置的方 塊圖;Λ 第5圖係第4圖中四分起始電路的方塊圖; 第6圖係第4圖中混音器的電路圖; 第7圖係第4圖時鐘信號產生裝置的信號時序圖; 第8圖係第5圖四分起始電路動作的信號時序圖; 第9圖係本發明第二實施例時鐘信號產生裝置的方 塊圖;以及 第10圖係第9圖時鐘信號產生裝置的信號時序圖。 實施例 本發明將配合圖式説明如下,其中,類似的組成元# 係使用類似標號。 本紙张尺度適用中賴家標率(CNS > Α4規格(210X297公釐) (郃先閲讀背面之注Λ-ϊ^項再功寫本頁)
'1 92 〇 Jijj Α7 Β7 1 1 ' - · · 两••好·‘—— — »— - 五、發明説明(5 ) 第4圖係本發明第一實施例時鐘信號產生裝置的方 塊圖,其具有:相位移位器1 1 (接收外部時鐘信號以產生 四個彼此相位差90。的時鐘信號I、Q、lb、Q_B)、四 分選擇器12、混頻器17(根據四分選擇器a的輸出信 號選定相位移位器11的兩個輸出信號、並將選定信號 混頻得到一内部時鐘信號)、相位比較器14(偵測外部 時鐘信號及内部時鐘信號間的相位差)、充電泵15(控 制混頻器17的相位混合比例)及起始電路16。 四分起始電路16在四分選擇器12中設定一起始四 分値。請參考第5圖,簡化的四分起始電路16包括一時 序產生器21(接收重置信號以傳遞信號SSq、ssi至混 頻器17及内部信號SSQLAT、SSILAT)及資料閂鎖電 路22、23(從時序產生器21分别接收内部信號 SSQLAT、SSILAT及表示相位比較器14相位比較結果 的信號)。 請參考第6圖,第4圖的混音器17包括:定電流源30、 PMOS電晶體31~36、I信號選擇器37、Q信號選擇器 38及放大器39。電晶體31的汲極及電晶體33的閘極 連接至充電泵15的PMPI輸出端。電晶獾32的汲極及 電晶體34的閘極則連接至充電泵15的PMPQ輸出端。 電晶體35的源極連接電晶體33的汲極,且電晶體36 的源極連接電晶體34的汲極。電晶體35、36的汲極 一起連接至放大器39。電晶體35的閘極連接I信號選 擇器37輸出IJX。電晶體36的閘極連接Q信號選擇器 本紙張尺度適/1]小國國家標率(CNS ) Λ4規格(2S0X297公釐) (誚先閱讀背面之注意事項再峨寫本頁)
42 1 92 Ο 五、發明説明(6 38的輸出⑽。定電流源3〇連 極。四分起妒雪致θ_&33、34的笼 #起始電路!6的SSI信號料 的源 極,且四分起始電路16的s ::體3“确 的閘極。 唬送至電晶體32 請參考第7圖,外部時鐘信號令的時 ,器Η轉換成四個與外部時鐘信 2相位 時鐘脈衝,其表示爲卜Q、工Β 、有相同周期的 I—B、Q_B的栢位依序落後9〇。。時鐘,、號I脈::、Q、
7號選擇器37以供混頻器17選擇。時鐘信號q、:入B 入Q仏號選擇器38以供混頻器17選擇-音 的是,第7圖底部的時鐘脈鐘!對應於外部時鐘;號:; 下-個時鐘脈衝。 吁鳢1。號的 第8圖係四分起始電路16在重置信號產生或重置信 諕於南位準時的起始周期,舉例來説,四分起始電路Μ 中的時序產生器21輸出一個脈宽約I〇〇ns的低階信號 SSQ,隨後輸出一脈寬约100ns的低階信號ssi。 •低階仏號SSQ會開啓混頻器〗7的電晶體32,將混頻 器17的PMPQ節點電位升至高位準並關閉電晶體34。 此時,由於信號SSI位於高位準,混頻器17的電晶體31 係關閉,使信號PMPI可進入混頻器丨7的電晶體33的 間極。因此,舉例來説,流經電晶體33的電流CSI與流 經電晶體34的電流CSQ的比例爲1〇〇比〇。 假設,混頻器17的I信號選擇器37根據四分選擇器 12(根據重置信號)的輸出信號ISEL、QSEL選定時鐘I_B, 本紙张尺度逆州中國囤家標準(CNS>A4規格(210X 297公漦) i.评先閲讀背面之注意事頃—) -----tT----- 1 j---- 421920 θ Α7 好淨·部中'""irXJh 消於合竹.^印5^ 五、發明説明(7 ) 時鐘I_B係100%由混頻器17經電晶體35及放大器39 輸出做爲内部時鐘信號。此時,若相位比較器1 4债得内 部時鐘I_B在栢位上領先外部時鐘時,表示外部時鐘信 號的預岑上升邊緣較接近時鐘q的侧邊,其落後時鐘 有 90。。 否則,若相位比較器14偵得内部時鐘I_B在相位上 落後外部時鐘時,表示外部時鐘信號的預定上升邊緣較 接近時鐘Q—B的側邊,其領先時鐘j[_B有901^簡言之, 此步驟即用以決定先選定Q時鐘或時鐘。 待信號SSQ上升且信號SSI下降後,低階信號SSI開 啓混頻器17的電晶體31,並升高混頻器17中pMPi節 點的電位以關閉電晶體33。此時,由於信號SSQ位於高 位準,/昆頻器17的電晶體32係關閉,使信號PMPQ可以 進入混頻器1 7的電晶體3 4的閘極。因此,舉例來説,流 經電晶體33的電流CSI與流經電晶體34的電流CSQ 的比例爲〇比1〇〇。 假設,混頻器17的Q信號選擇器38根據四分選擇器 12(根據重置信號)的輸出信號ISEL、QSEL選定時鐘 時鐘Q—B係1〇〇%由混頻器17經電晶體36及放大器 輸出做爲内部時鐘信號。此時,若相位比較器14偵得内 部時鐘Q—B在相位上領先外部時鐘時表示外部時鐘信 號的預定上升邊緣較接近時鐘I B的侧邊,其落後時鐘 Q_B 有 90。。 否則,若相位比較器14偵得内部時鐘Q_B在相位上
(讳先閲讀背面之注意事項再填寫本頁) ¥ 訂 1- A21 92 Ο ^ Α7 —----------------- _g 7 五、發明説明(8 ) ' 落後外部時鐘時,表示外部時鐘信號的預定上升邊緣較 接近時鐘I的侧邊,其領先時鐘有90。。簡言之,此 步驟即用以決定先選定】時鐘或ΙΒ時鐘。 , 外部時鐘信號的相位或内部時鐘信號的預定相位必 須洛在兩選定時鐘的相位間。在起始周期端,假設信號 SSQ、SSI均爲高位準,則内部時鐘的相位會根據充電泵 15的輸出信號pMpi、PMPQ於無步驟調整中調整。 特别疋,假設信號SSQ、SSI均位於高位準,則混頻器 17的電晶體31、32均會被關閉。因此,充電泵15的輸 出信號ΡΜΡΙ、PMPQ分别送至電晶體33、34的閘極, 且流經電晶體35、36的電流會根據信號PMPI、PMPQ 間的電壓比例改變。 假設,在重置動作後I信號選擇器選定時鐘Lb且q 信號選擇器38選定時鐘Q_B、且輸出的内部時鐘在相 位上領先外部時鐘。則,爲了將時鐘I_B及時鐘Q_B混 頻於時鐘I__B及時鐘Q_B的更高比例,信號PMPI的位 準會較信號PMPQ逐漸增加。如此,混頻器17輸出的内 部時鐘相位會根據充電泵15定義的相位移位速率由時 鐘Q_B逐漸朝時鐘I_B改變,且最後到達外部時鐘信號 的相位或内部時鐘信號預定相位。 待内部時鐘信號的相位通過預定的相位,由相位比較 器14輸出的相位比較結果係反相。根據這個反相動作, 混頻器17輸出内部時鐘信號的相位會朝充電泵15輸 出信號PMPI、PMPQ定義移位方向的反方向移位。待 本紙張尺度適州中國图家標準(CNS ) Λ4規格(210X297公漦) (請先閱讀背面之注意事項再填艿本頁)
” V Q.二磷 A7 ——----------------------- B7
五、發明説明(9 ) S 内部時鐘相位朝反方向通過預定相位後,相位比較器J 4 的相位比較結果會再度反向。隨後,相位比較器14的相 位比較結果便如上述方式重覆反向,藉以將混頻器1 7輸 出内部時鐘信號的相位收歛至預定相位。也因此所得 狀態稱爲鎖相狀態,其中時鐘信號產生裝置可以計畫的 傳遞率執行輸入/輸出動作。 若相位比較器14的相位比較結果維持不變,當内部 時鐘信號的相位在内部時鐘的相位進入鎖相狀態前逐 漸改變時,爲到達!信號選擇器37及q信號選擇器38 所選定的時鐘相位之一,則不再進行同方向的相位移 位。此例中,充電泵〗5輸出一四分選擇信號至四分選擇 器12以切換於I信號選擇器;37及Q信號選擇器所 選定的時鐘間。 舉例來説,當相位混頻在時鐘I及時鐘Q之間作用, 且相位比較結果在增加時鐘Q的混頻比例至1〇〇%輸出 時鐘Q的狀態後維持不變,四分選擇器12係中止時鐘I 並選定時鐘I_B。 値得注意的是,四分起始電路16由時序產生器21在 重置後輸出低階信號SSQ —特定時間,此時,信號 SSQLAT係切換至高位準一短時間。這可以使資料閂鎖 電路22將相位比較器14的相位比較結果閂鎖住。同 樣地,當時序產生器21輸出低階信號SSI —特定時間, 四分起始電路16會將信號SSILAT切換至高位準一短 時間,使資料閂鎖電路23在此時閂鎖住相位比較器14 本紙认尺度適川中囤國家標隼(CNS ) Λ4規格(2]〇X297公楚) (誚先閲讀背面之注意事項再填寫本頁) -訂 V- r 421 92 0丨識 Α7 Β7 五、發明説明(10 ) ' ——— 的相位比較結果。 問鎖於資料閃鎖電路22的相位比較結果或相位比較 信號SSQV、及閂鎖於資料閂鎖電路23的相位比較結 果或相位比較信號SSIV係輸入四分選擇器12以做爲 混頻器17動作周期的起始値。 請參考第9圖,根據本發明第二實施例的時鐘信號產 生裝置係類似於第4圖的時鐘信號產生裝置,除了相位 移位器18、四分起始電路19及四分選擇器2〇。在第 二實施例中,外部時鐘信號由相位移位器18轉換成八個 時鐘信號 I、Q、Μ、N、I_B、Q_B、Μ一B、N一B,如第 1〇 圖所示。第10·圖的八個時鐘信號具有與外部時鐘相同 的周期,且相鄰時鐘信號間的相位差各爲45。。這些時鐘 係輸入混頻器17。由相位移位器18輸出的時鐘信號數 量變大,第二實施例時鐘信號產生裝置的尺寸亦變大且 鎖相完成後的操作穩定性亦愈高。 在使用八個時鐘信號的第二實施例中,只有兩個會混 頻產生内部時鐘信號。因此,與第一實施例類似,八個時 鐘之一首先100%輸出做爲内部時鐘,然後再選定另一個 以混頻輸出内部時鐘信號的預定相位。 舉例來説,若相位比較結果在起始周期1〇〇%輸出時 鐘Ι_Β後發現目前内部時鐘領先外部時鐘,則預定相位 可能會較接近時鐘Q、Μ、Ν。隨後,若loo%輸出時鐘 Μ(舉例來説),則此時的相位比較結果表示應選定信號 Q、Ν。故只要進行相位比較三次,便可得到用以混頻產 - 13 » 本紙張尺度適州中國國家標率{CNS ) Λ4规格(2i〇X 297公釐) -~ {誚先閱讀背而之注意事項再續寫本頁)
V 訂 r ΑίΜ 部中戎樣^'-^^.τ消於合作*ίρ3ί Α7 Β7 92 〇 五、發明説明(11) 生内部時鐘信號的頭兩個時鐘。 値得注意的是,四分起始電路19輸出四個控制广 SSj至混頻器17且輸出四個起始信號ssjV至四分選擇 器20。不過,在基本動作中,四分起始電路19與第4圖 的四分起始電路16相似。四分選擇器20輸出四個四 分選擇k 5虎jSEL至混頻器以選定八個時鐘中的四個。 不過,在基本動作中,四分選擇器20的動作與第4圖的 四分選擇器12類似。 在第二實施例中,起始比較的數目爲3,相較於第一實 施例的2。不過,在起始比較後進行掃描預定相位的時 間長度則只有第一實施例的一半。 若習知時鐘信號產生裝置需要2.5us將内部時鐘信 號鎖於預定相位,第一實施例最多只需要〇.625US,約爲 習知技術的1/4,而第二實施例則只需要〇.32us,約爲習 知技術的1 / 8。 雖然本發明已以較佳實施例揭露如上,然其並非用 以限定本發明,任何熟習此項技藝者,在不脱離本發 明之精神和範園内,當可作些許之更動與潤飾,因此 本發明之保護範圍當視後附之申請專利範園所界定者 爲準》 本紙张尺度適州中國國家標牟(CNS ) Λ4規格(21〇χ297^釐) ^--.----,ν—— (誚先聞請背面之注ί項再¾¾本頁j IT· 怒麥部中头打^-^Ί'-τ.ί/ί於As竹心c-欠
Claims (1)
- Λ申請專利範圍 經濟部中夬榡準局員工消費合作社印製 1‘一種時鐘信號產生裝置,包括: 一相位移位器,接收一具有一第一周期的外部時鐘信 號,用以輸出至少三個具有該第一周期的第一時鐘信號, 其相位連續移位; 一混頻器,選定該些第一時鐘信號之二,並根據一混 類控制信號將選定的該些第一時鐘信號之二混頻,用以 輪出一内部時鐘信號; 一相位比較器,比較該内部時鐘信號及該外部時鐘信 號,用以輸出一第一比較信號,表示該外部時鐘信號及該 内部時鐘信號間的相位差,及用以輸出一第二比較信號, 表示該外部時鐘信號及該内部時鐘信號何者領先; 一混頻比例控制器,根據該相位差產生該混頻控制信 號;以及 一起始電路,控制該混頻器以選定該些第一信號之一 做爲該内部時鐘信號,用以決定該混頻器選定的該些第 一時鐘4二。 2. 如申請專利範園第1項所述的時鐘信號產生裝置, 其中,該些至少三個具有該第一周期的第一時鐘信號係 四個相位連續移位90。的時鐘信號,而該起始電路則在該 混頻器選定該些第一時鐘信號之一時,根據該第二比較 信號控制該混頻器以選定該些第一時鐘信號之另一。 3. 如申請專利範園第2項所述的時鐘信號產生裝置, 其中,當該混頻器在該起始周期輸出該些•第—時鐘信號 之另一時,該起始電路係接收該第二比較信號。 -15 -. 本紙張尺度通用中國國家標準(CNS ) Α4規格(2Η)Χ297公釐) --------/一 -裝一1 I r. r ,·.ν (請先閔讀背面之注$項再填寫本萸) —i 訂 ^----^------------ I __________________^一-------------------- 六、申請專利範圍 4·如申請專利範圍第1項所述的時鐘信號產生裝置, 其中,該些至少三個具有該第一周期的第一時鐘信號係 八個相位連續移位90。的時鐘信號。 5.如申請專利範圍第4項所述的時鐘信號產生裝置, 其中,當該混頻器分别選定該些第一時鐘信號之一及該 呰第一時鐘信號之另一時,該起始電路係根據該第二比 較信號控制該混頻器以連續選定該些第一時鐘信號之 更一及該些第一時鐘信號之再更一。 (請先閱讀背面之注意事項再填寫本買) -裝. Jr I 經濟部中夬標準局員工消費合作社印裝 ~ 16 ". 本紙張尺度適用中國國家標牟(CNS > A4規格(2ΐ^χ 297公嫠}
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9205932A JP3039464B2 (ja) | 1997-07-31 | 1997-07-31 | クロック発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW421920B true TW421920B (en) | 2001-02-11 |
Family
ID=16515129
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW087112502A TW421920B (en) | 1997-07-31 | 1998-07-29 | Clock signal generator |
Country Status (5)
Country | Link |
---|---|
US (1) | US6078200A (zh) |
JP (1) | JP3039464B2 (zh) |
KR (1) | KR100294520B1 (zh) |
DE (1) | DE19834416C2 (zh) |
TW (1) | TW421920B (zh) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9918317D0 (en) * | 1999-08-03 | 1999-10-06 | Cambridge Silicon Radio Ltd | Phase shifting |
US6586977B2 (en) * | 2000-09-22 | 2003-07-01 | Agere Systems Inc. | Four quadrant analog mixer-based delay-locked loop for clock and data recovery |
DE10061167B4 (de) * | 2000-11-30 | 2005-12-15 | Infineon Technologies Ag | Verfahren zur Erzeugung von Taktsignalen in einem Datenverarbeitungssystem mit einer Vielzahl von Datenkanälen und Anordnung zur Durchführung des Verfahrens |
DE10132230C2 (de) | 2001-06-29 | 2003-08-28 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Erzeugung eines Taktausgangssignales |
EP1331750A1 (en) * | 2002-01-28 | 2003-07-30 | Lucent Technologies Inc. | Method and circuit arrangement for clock recovery |
US6999547B2 (en) * | 2002-11-25 | 2006-02-14 | International Business Machines Corporation | Delay-lock-loop with improved accuracy and range |
JP3960271B2 (ja) * | 2003-07-02 | 2007-08-15 | ソニー株式会社 | 位相誤差判定方法、デジタルpll装置 |
KR100630343B1 (ko) * | 2004-07-14 | 2006-09-29 | 삼성전자주식회사 | 아날로그 위상 보간 기술을 이용한 클록 데이터 복원 회로및 그 동작 방법 |
US7580495B2 (en) * | 2005-06-30 | 2009-08-25 | Slt Logic Llc | Mixer-based phase control |
US8121215B2 (en) * | 2007-06-29 | 2012-02-21 | Motorola Solutions, Inc. | Broadband self adjusting quadrature signal generator and method thereof |
EP2061150B1 (en) | 2007-11-13 | 2010-08-11 | Fujitsu Semiconductor Limited | Phase-error-reduction circuitry for 90° phase-shifted clock signals |
JP2009250807A (ja) * | 2008-04-07 | 2009-10-29 | Seiko Epson Corp | 周波数測定装置及び測定方法 |
JP2010271091A (ja) * | 2009-05-20 | 2010-12-02 | Seiko Epson Corp | 周波数測定装置 |
JP5517033B2 (ja) | 2009-05-22 | 2014-06-11 | セイコーエプソン株式会社 | 周波数測定装置 |
JP5440999B2 (ja) * | 2009-05-22 | 2014-03-12 | セイコーエプソン株式会社 | 周波数測定装置 |
JP5582447B2 (ja) | 2009-08-27 | 2014-09-03 | セイコーエプソン株式会社 | 電気回路、同電気回路を備えたセンサーシステム、及び同電気回路を備えたセンサーデバイス |
JP5815918B2 (ja) * | 2009-10-06 | 2015-11-17 | セイコーエプソン株式会社 | 周波数測定方法、周波数測定装置及び周波数測定装置を備えた装置 |
JP5876975B2 (ja) * | 2009-10-08 | 2016-03-02 | セイコーエプソン株式会社 | 周波数測定装置及び周波数測定装置における変速分周信号の生成方法 |
JP4553062B2 (ja) * | 2009-11-09 | 2010-09-29 | 富士通株式会社 | 遅延ロックループ回路 |
JP5883558B2 (ja) | 2010-08-31 | 2016-03-15 | セイコーエプソン株式会社 | 周波数測定装置及び電子機器 |
KR102038315B1 (ko) | 2013-12-05 | 2019-10-30 | 주식회사 엠비에스엔지니어링 | 소형 선박의 무선 제어 장치 |
JP6206212B2 (ja) * | 2014-01-23 | 2017-10-04 | 富士通株式会社 | タイミング信号発生回路 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4637018A (en) * | 1984-08-29 | 1987-01-13 | Burroughs Corporation | Automatic signal delay adjustment method |
KR900000464B1 (ko) * | 1984-10-05 | 1990-01-30 | 가부시기가이샤 히다찌세이사꾸쇼 | 복조 회로 |
US5732109A (en) * | 1993-06-07 | 1998-03-24 | Kabushiki Kaisha Toshiba | Phase detector |
WO1995022206A1 (en) * | 1994-02-15 | 1995-08-17 | Rambus, Inc. | Delay-locked loop |
JP2771464B2 (ja) * | 1994-09-29 | 1998-07-02 | 日本電気アイシーマイコンシステム株式会社 | ディジタルpll回路 |
JPH08130464A (ja) * | 1994-10-31 | 1996-05-21 | Mitsubishi Electric Corp | Dll回路 |
JP2982659B2 (ja) * | 1995-06-29 | 1999-11-29 | 日本電気株式会社 | 位相検出回路 |
JP3233082B2 (ja) * | 1997-10-16 | 2001-11-26 | 株式会社大林組 | ロータリー吹付機によるコンクリートの吹付け方法 |
-
1997
- 1997-07-31 JP JP9205932A patent/JP3039464B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-29 TW TW087112502A patent/TW421920B/zh not_active IP Right Cessation
- 1998-07-30 DE DE19834416A patent/DE19834416C2/de not_active Expired - Lifetime
- 1998-07-30 US US09/124,769 patent/US6078200A/en not_active Expired - Lifetime
- 1998-07-31 KR KR1019980031147A patent/KR100294520B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP3039464B2 (ja) | 2000-05-08 |
JPH1155110A (ja) | 1999-02-26 |
KR100294520B1 (ko) | 2001-07-12 |
US6078200A (en) | 2000-06-20 |
DE19834416C2 (de) | 2001-07-26 |
DE19834416A1 (de) | 1999-02-04 |
KR19990014329A (ko) | 1999-02-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MK4A | Expiration of patent term of an invention patent |