JPH01502222A - 回路ボード上における自動クロックデスキュ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ９、　自動的選択の段階が、比較の段階に応答してカウンタのカウントを変更し 、今選択された遅延信号が前記所望の遅延を提供しないと判定し、かつ前記カウ ンタのカウトに応じて前記回路に与えるためのもう１つの遅延信号を選択するこ とを含む、請求項６に記載の発明。

１０、前記変更が、カウントの各変更が、選択された遅延信号によって提供され た遅延を増加するような方法で起こる、請求項９に記載の発明。

１１、選択された入力信号を前記回路に与える前に前記カウンタを初期のカウン トに設定する段階を含む、請求項１０に記載の発明。

１２、集積回路チップを受けるように構成されかつ配置された複数の回路ボード を含むデータ処理システムにおいて、デスキュされたクロックを前記チップに自 動的に提供するための改良された手段であって、 各ボードに入力クロックを与える手段と、ボードに装着された複数の集積回路チ ップの各々にデスキュされたクロックを分配するための、各ボードに設けられた クロック分配手段とを含み、 ックデスキュ回路を含み、 前記精密基準遅延は前記ボード内に形成された伝送ラインを含む、手段。

１３、多層構成の各ボードが少なくとも１つの内部導電層を含み、かつ前記伝送 ラインが前記導電層内に形成される、請求項１２に記載の発明。

１４、　前記伝送ラインが、１０インチより大きい長さを有するストリップ伝送 ラインである、請求項１３に記載の発明。

１５、前記精密遅延以外の前記自動クロックデスキュ回路の部分が、前記ボード に装着されたクロック集積回路チップ上に設けられる、請求項１３に記載の発明 。

１６、前記伝送ラインが前記内部導電層のエツジに沿って形成され、前記クロッ クチップが前記エツジ上に配置され、さらに前記伝送ラインが、前記ボード内に 形成されたメッキされたスルーホールによって前記クロックチップに電気接続さ れる、請求項１４に記載の発明。

１７、前記自動クロックデスキュ回路が、前記入力クロックに応答し、前記入力 クロックに対して異なる遅延を有する複数の遅延信号を発生するための遅延手段 と、 各ボード上の他のチップに供給するための複数の出力クロックを提供するクロッ ク駆動回路と、前記遅延信号のうちの１つを前記クロック駆動回路に与えるため の手段と、 前記精密基準遅延を含み、かつ出力クロックからの信号に応答し、前記入力クロ ックおよび前記出力クロックの間に所望の予め定められた遅延が存在するかを判 定するための検出手段と、さらに 前記入力クロックおよび前記出力クロック間の位相差が、前記所望の予め定めら れた遅延に実質的に等しくないと判定された場合、異なる遅延信号を自動的に選 択するための手段とを含む、 請求項１２．１３．１４．１５または１６に記載の発明。

１８、前記クロックデスキュ回路が、今選択された遅延信号が前記入力クロック および前記出力クロックの間において、前記所望の予め定められた遅延に実質的 に等しい遅延を提供すると判定された場合、異なる遅延信号の選択を防げるため の手段を含む、請求項１７に記載の発明。

１９、前記自動クロックデスキュ回路の動作がパワーオン初期設定の間に開始さ れ、前記検出手段が、選択された遅延信号が前記入力クロックおよび前記出力ク ロックの間の、前記所望の予め定められた遅延に実質的に等しい遅延を提供する と判定する場合、防止のための前記手段が、選択される遅延信号の選択をロック インするための手段を含む、請求項１８に記載の発明。

２０、前記検出手段が、前記入力クロックに対して予め定められた遅延を有する 比較信号を駆動するための前記精密基準遅延を含む手段を含み、前記検出手段が また、前記入力クロックおよび前記出力クロック間の遅延が前記所望の予め定め られた遅延に実質的に等しいかを判定するために、前記比較信号と、前記出力ク ロックから得られた信号との間の時間関係を比較するための手段を含む、請求項 １８に記載の発明。

２１、前記自動的選択のための手段が、カウント手段と、前記遅延信号によって 提供された遅延が前記所望の予め定められた遅延に等しくないと判定する前記検 出手段に応答して前記カウント手段のカウントを変更するための手段と、さらに 前記カウント手段のカウントに応じて前記回路に与えるためのもう１つの遅延信 号を選択するための手段とを含む、請求項２０に記載の発明。

２２、自動的選択のための前記手段が、前記カウント手段のカウントに応答して 、前記遅延信号のうちの１つを選択するためのマルチプレクサ手段を含む、請求 項２１に記載の発明。

２３、　前記カウント手段のカウントの前記変更が、前記入力信号に対して以前 に選択された遅延信号のものよりより大きな遅延を有する遅延信号の選択を引き 起こすように、もう１つの遅延信号を選択するための前記手段が作動する、請求 項２２に記載の発明。

２４、　前記カウント手段を初期のカウントに設定するための手段を含む、請求 項２３に記載の発明。

２５、選択された遅延信号が前記所望の遅延に実質的に等しい遅延を提供すると 判定された場合、防止のための前記手段が、その選択をロックインするための手 段を含む、請求項２４に記載の発明。

２６、前記入力クロックに応答する前記遅延手段が多タップ遅延手段を含む、請 求項１７に記載の発明。

２７、前記遅延手段が、直列接続された複数のゲートを含み、かつ前記遅延信号 が前記ゲート間の接続から得られる、請求項２６に記載の発明。

明細書 背景 この開示は概してデータ処理システムに関するものであり、より詳細には、同期 式デジタルデータ処理システムにおける伝播時間の変動の有害な影響を克服する ための、改良された手段および方法に関するものである。

同期式データ処理システムにおける伝播時間の変動によって引き起こされる特別 な問題は、クロック分配システムの設計に関連して生じる。たとえば、伝播時間 の変動は、システムの異なる部分に与えられたクロックに重大なスキニーを引き 起こし得る。このスキニーがタイミングの問題を引き起こすのを防ぐために、従 来の解決策は最小のシステムサイクルタイムに最大のスキニーを与えることによ って、すべてのデータ信号がその目的地記憶エレメント（たとえば、フリップフ ロップ）にクロックが到達する前に到達することを保証する。今日の高性能のシ ステムにおいては（コンビ二一夕であろうがあるいは、デジタル装置を使用して 設計された他のシステムであろうと）、このサイクルタイムの増加はシステム速 度に大変有害な影響を及ぼし得る。

データ処理シテスムにおけるスキニーの第１の原因は、製造工程における公差の ために集積回路チップ間に生じる伝播時間の変動に起因する。チップ間の伝播時 間の遅延はシステム全体に分配されたクロックにスキニーを生み出すであろうか ら、これはクロック分配回路の場合には特に微妙な問題である。

スキニー問題の１つの解決策としては、より均一なチップを製造し、その結果チ ップごとの公差がより小さくなるようチップ製作工程を改良するというものがあ る。しかしながら、必要なコストが増加するためこの解決策は経済的に非実用的 である。

スキニーを最小化するために用いられるもう１つの解決策は、たとえば１９４４ 年５月８日に発行された、ニス・エイ・タグ−（Ｓ、Ａ、Ｔａｇｕｅ）その他の 発明者による米国特許第４．４４７．８７０号「データ処理システムにおいて基 本クロックタイミングをセットするための装置」に開示されたように、クロック 分配システムの手動（あるいはオペレータ制御の）調整を提供するというもので ある。

手動のあるいはオペレータ制御の調整を提供せねばならないう不都合の他に、こ の解決策はまた必要とされる労力および／または装備が増加するために不経済で ある。さらに、そのような初期のスキニー調整では、温度変動といった後程生じ る要因に起因するスキニーを補償することはできない。

クロックスキューはまた、システムクロックと正しく同位相にないときに信号が 受信されるかもしれない通信受信回路に関して問題を呈し得るということが留意 されるべきである。非同期受信信号を処理するために、たとえば１９７５年９月 ２３日に発行された、発明者ピー・アール・ウィレー（Ｐ、　Ｒ９Ｗｉ　１　ｅ 　＞’）による米国特許第３，９０８．０８４号「高周波数キャラクタ受信器」 に開示されたような、特別な同期化技術が開発されてきた。しかしながら、様々 な要因が含まれているために、そのような技術はチップ間伝播時間変動の問題を 解決するには適切ではない。

図面の簡単な説明 第１図は、この発明の好ましい実施例におけるデータ処理システムの複数の回路 ボードにクロッキングがどのように設けられるかを概して示す、電気的ブロック 図である。

第２図は、この発明の好ましい実施例による第１図のクロック分配チップ５ａの 好ましい実現を示す、電気的ブロック図である。

第３Ａ図および第３Ｂ図は、第２図のクロック分配チップ５ａの全動作を示す、 タイミングのグループを含む。

第４図は、第２図に示されたクロック分配チップ５ａのより特定的な実現を示す 、電気的ブロック図である。

第５図は、この発明の好ましい実施例による自動クロック遅延調整の成る特定の 例に関する第４図の実現の動作を示す、タイミング図を含む。

第６図は、第４図を実現するためにエラー検査がさらにどのように提供されるか を示す、電気的ブロック図である。

第７図は、第６図の動作を示すタイミング図を含む。

第８図は、前述の実施例において用いられるかもしれない、多層ボード構成の概 略的断面図である。

第９図は、第８図に示された多層ボード構成の導電面の平面図であり、正確な遅 延ラインがその中にどのように設けられ得るかを示す。

発明の詳細な説明 全図面を通して、同じ番号および文字は同じエレメントを示す。

まず第１図を参照に、ここに示されるのはデータ処理システムの複数の回路ボー ド２である。各回路ボード２は、それに装着されかつ電気接続（図示されず）に よって従来の方法で相互接続される複数の集積回路チップ５および５ａを含む。

次にボード２は、その他のボード、バックプレインなど（同様に図示されず）を 使用する従来の方法で相互接続される。

各ボード２上のチップ５ａはクロック分配チップであり、それに入力クロックＣ ｉが印加され、各入力クロックＣｉはメインクロックＣから抽出される。このク ロック分配チップ５ａは、与えられたメインクロックＣに応答して動作し、その 結果ボード上のその他のチップ５のうちの適切なチップに、それらにクロッキン グを提供するため分配される出力クロックを提供するように、構成されかつ配置 される。

クロックスキューを防ぐために、ボード２のクロック分配チップに与えられる、 結果として得られるメインクロックＣが実質的に互いに同位相であるように導体 の長さを選択するのが従来の方法である。またクロックスキューを防ぐために、 同じボード上の各チップに与えられる、結果として得られるクロックが実質的に 互いに同位相であるように、クロック分配チップ５ａのクロック出力とボード上 の他のチップ５のクロック入力との間に同じ導体の長さを提供するというのも従 来の方法である。これらの処置はクロックスキューを低減させるのには役立つが 、分配チップ５ａによって提供される伝播時間の差異が異なるボードの出力に関 してスキニーを生み出し得るので、そのような差異もまた考慮に入れられなけれ ばならない。この問題を解決するための好ましい方法は、クロック駆動回路にお いて一般的に生じる伝播遅延の変動にもかかわらず、すべてのクロック分配チッ プ５ａの出力を実質的に互いに同期化するであろう自動クロックデスキュ回路を 各ボード２上に設ける。この有利な結果を得るための好ましい方法は、各クロッ ク分配チップ５ａ上に自動クロックデスキュ回路を結合する。

第２図は、出力クロックＣ８と与えられたメインシステムクロックＣとの間の遅 延を望ましい一定値に自動的に調整するための回路を組込んだ、第１図のクロッ ク分配チップ５ａの成る特定の好ましい実現を示す。第１図に示されたすべての チップ５ａは同様に実現されるのが好ましいということが理解されるべきである 。

第２図に示されたクロック分配チップ５ａの好ましい実現がここでより詳細に検 討されるであろう。図示されたように、メインクロックＣは多タップ遅延ライン １２に与えられ、これは多タップ遅延ライン１２に沿うそれらの位置に応じてメ インクレームＣに対し連続的により大きな遅延を有する複数の出力１２ａを提供 する。図示されたように、多タップ遅延ライン１２は、たとえば一連のゲート１ ２ｂを含む。

第２図の遅延ライン出力１２ａはマルチプレクサ１４に与えられ、それは出力１ ２ａのうちの特定の１つを、遅延ラインカウンタ１８からそれに与えられるカウ ント出力１８ａによって決定されたものとして選択する。マルチプレクサ１４の 出力に現われる、結果として得られる選択されたクロックＣ′は、同じボード（ 第１図）上の他のチップ５に分配されるべき出力クロック信号Ｃ８を発生するた めに、従来のクロック駆動回路１６に与えられる。

第２図から、多タップ遅延ライン１２に与えられるほかに、メインクロックはま た、メインクロックＣに関して遅延ｃｉｏを有する遅延クロック信号ｃｄを発生 する精密な固定基準遅延２４（細長い破線ブロックによって第２図に示された） にも与えられることが理解されるであろう。この発明によると、この精密な固定 遅延２４は、各ボードに設けられ特別に形成された導体によってオフチップに提 供されるが、その構成および配置についてはのちほどより特定的に検討されるで あろう。

基準遅延２４によって提供された、結果として得られる遅延クロック信号Ｃｄは 位相コンパレータ２６の１つの入力２６ａに与えられ、一方クロック駆動回路１ ６からの代表的な出力クロック信号Ｃ８はもう一方の位相コンパレータ入力２６ ｂにフィードバックされる。基本的には、第２図の好ましいクロック分配チップ ５ａの動作は、クロック信号ｃｄおよびＣ５がメインクロックＣに関して異なっ た遅延（たとえば第３Ａ図においてはｄによって示されたような）を有すること を位相コンパレータ２６が検出するたびに、カウント信号が位相コンパレータ出 力２６ｃに発生させられるといったものになる。このカウント信号は、マルチプ レクサ１４によって選択された出力１２ａがメインクロックＣに関して遅延クロ ックｃｄと実質的に等しい遅延ｄ、を有する出力クロック信号Ｃ８を発生するよ うなカウントにカウント出力１８ａが達するまで（たとえば第３Ｂ図に示された ように）、カウンタ１８にカウントさせ（カウンタリセット人力Ｒに与えられる スタート信号Ｓによってセットされた初期カウントから）、そのときメインクロ ックＣに関してＣ８に与えられた、存在する遅延ｄ。

が一定のままであるように、カウント信号は除去される。

このように、第２図の回路は、メインクロックＣに関して、精密な遅延２４によ って決定されたような精密な遅延を有する出力クロック信号Ｃ５を提供するよう 自動的に調整されているであろう。第１図のすべてのクロック分配チップ５ａは 同様に設計され得るので、クロック分配システムのすべてのチップ５ａからのク ロック信号Ｃ８にはこのを利な方法によって、メインクロックＣに対して実質的 に同じ遅延が自動的に提供され得、これはたとえば電源オンの初期設定の間に完 了されるかもしれない。

第２図に示された好ましい実施例の特別な利点は、精密な基準遅延２４を設ける ことによって、多タップ遅延ライン１２に使用される一連のゲート１２ｂを簡単 にかつ経済的に実現することが可能となる。そのような一連のゲート１２ｂを使 用することによって得られるタイミング精度は不十分なものであるが、誤りは、 タイミング精度に関して基準遅延２４に依存するフィードバック動作によって自 動的に調整されるであろうから、回路の性能に有害な影響はない。

次に第４図を１照すると、ここには第１図のチップ５ａのより特定的な好ましい 実施例が示される。既に第２図に関連して検討されたものと同様の機能を果たす 構成要素には同じ記号が与えられた。また、第２図において特定的には示されな かった第４図の構成要素には１００より大きな番号が与えられた。

第２図におけるように、第４図のメインクロックＣは多タップ遅延ライン１２に 与えられ、その出力１２ａは次にマルチプレクサ１４に与えられ、それはカウン タ１８によって与えられたカウンタ出力１８ａに応答して動作し、出力クロック 信号Ｃ８を発生するクロック駆動回路１６に与えるためにこれらの出力１２ａの うちから特定の１つを選択する。

また第２図におけるように、第４図のメインクロックＣは精密遅延２４を介して 位相コンパレータ入力２６ａに与えられ、一方クロック駆動回路１６からの代表 出力クロック信号Ｃ５はらう一方の位相コンパレータ入力２６ｂに与えられる。

第４図は、この位相コンパレータ２６が一般的にはフリップフロップ１２４を含 んでもよいことを示し、その中のフリップフロップ人力りは遅延クロック信号Ｃ ｄが与えられる位相コンパレータ入力２６ａとして働き、フリップフロップクロ ック人力には出力クロック信号Ｃ５が与えられる位相コンパレータ入力２６ｂと して働き、さらにフリップフロップ出力Ｑは位相コンパレータ出力２６ｃとして 働く。第４図に見られるように、クロック信号Ｃｓは、クロックドコンポーネン ト（カウンタ１８およびフリップフロップ１２４など）のクロック人力Ｋに与え られるクロックとして使用され、一方スタート信号Ｓ（たとえばパワーアップ初 期設定の間に与えられる）はこれらのコンポーネントのリセット人力Ｒに、それ らを所望の初期状態にリセットするために与えられる。

第５図は、第４図の実施例におけるクロックＣ１遅延クロックＣｄ１出力クロツ クＣ，％位相コンパレータ出力２６ｃおよびその他関連の出力に関する、自動ク ロック遅延調整の一般的な例の間の典型的グラフを示す。より一層簡潔にするた めに、第５図ならびに第３Ａ図、第３Ｂ図および第７図に示された波形は理想化 された形態で示される。

第４図に示されたように、位相コンパレータ出力２６ｃ（第５図のグラフＤ）は 、２−クロック遅延位相コンパレータ信号２６ｄ（グラフＥ）を提供する２つの フリップフロップ１１１の連鎖を介してＯＲゲート１１０に与えられる。このフ リップフロップ１１１の連鎖の使用は、その後に続く論理において準安定度の問 題を低減するという点において有利である。クロックＣ，（グラフＣ）の立上が りにおいて、メインクロックＣに対するＣ８の遅延がグラフＣ（第３Ａ図も参照 のこと）においてｄ、によって示されたようなｃｄと等しくないために、遅延ク ロックｃｄ　（グラフＢ）がローであれば、位相コンパレータ出力２６ｃ（グラ フＤ）もまたローであろう。この位相コンパレータ出力信号２６ｃは、２つのフ リップフロップ１１１からなる連鎖に与えられるので、遅延位相コンパレータ出 力信号２６ｄ（グラフＥ）は２クロック期間早い位相コンパレータ出力信号２６ ｃのそれに対応するであろう。

第４図に示されたように、遅延位相コンパレータ出力信号２６ｄ（グラフＥ）は ＯＲゲート１１００入力に与えられ、一方ロックフリップフロップ１１２はロッ ク信号１１２ａ（これは当初ローの値に設定される）をＯＲゲート１１０のもう １つの入力に与える。ＯＲゲート１１０は、ＯＲ出力１１０ａおよび反転ＯＲ出 力１１０ｂの２つの出力を有する。したがって、位相コンパレータ出力信号２６ ｃ（グラフＤ）がローのとき、ＯＲ出力１１０ａはロー、反転ＯＲ出力１１０ｂ はハイであろうし、さらに位相コンパレータ出力信号２６ｃがハイであるときに はその逆である。

さらに第４図に関して、反転ＯＲ出力１１０ｂはＡＮＤゲート１１４０入力に与 えられ、一方ＯＲ出力１１０ａはＡＮＤゲート１１６０入力に与えられる。ＡＮ Ｄゲート１１４および１１６の各々の他の２つの入力に与えられるのは２−ビッ トカウンタ１１７の出力１１７ａおよび１１７ｂであり、その４つのカウント（ ０，１，２および３）は第５図のグラフＦに示される。２−ビットカウンタ１１ ７に関連してＯＲゲート１１０ならびにＡＮＤゲート１１４および１１６によっ て遂行される論理は、３のカウントにおいてはカウンタ出力１１７ａおよび１１ ７ｂがともに／％イであろうから２−ビットカウンタ１１７のカウントが３に達 するたびに、ＡＮＤゲート１１４および１１６が能動化されるであろうというも のであることが理解されよう。

したがって、ＡＮＤゲート１１４および１１６が能動化されるたびに（カウンタ １１７がカウント３に達した結果として）　、ＡＮＤゲート出力１１４ａ（グラ フＧ）は反転ＯＲ出力１１０ｂの状態に対応するであろうし、それは次に遅延位 相コンパレータ出力信号２６ｇ（グラフＥ）の現行の状態の反転に対応し、一方 、ＡＮＤゲート出力１１６ａ（グラフＨ）はＯＲ出力１１０ａの現行の状態に対 応するであろうし、それは次にロック信号１１２ａの状態に対応する。

第５図に示された例から理解されるであろうように、２−ビットカウンタ１１７ （グラフＦ）が最初にカウント３に達すると（ＡＮＤゲート１１４および１１６ が能動化されるようにする）、出力クロックＣｓ　（グラフＣ）の遅延が遅延ク ロックｃｄより少ないため（グラフＣの遅延差ｄ、によって示されたように）遅 延位相コンパレータ出力２６ｄ（グラフＥ）はローであろう。結果として、反転 ＯＲ出力１１０ｂに現われる、結果として得られるハイレベルのためにＡＮＤ出 力１１４ａ　（グラフＧ）は２−ビットカウンタ１１７（グラフＦ）のカウント が３である間ハイとなるであろうし、それによって次に遅延ラインカウンタ１８ （グラフＨ）はその初期のカウント０からカウント１へと進み、マルチプレクサ １４が次に大きな遅延ラインタップ１２ｇを選択するようにする。これによって ｃｓの遅延差ｄｚ　（グラフＣ）が得られる。２−ビットカウンタ１１７のカウ ントが３である間ＯＲ出力１１０ａはローであろうから、ＡＮＤゲート出力１１ ６ａ　（グラフＩ）はまた誤りであろうし、その結果、ＯＲゲート１２０を介し てロックフリップフロップ１１２のデータ人力りに与えられると、ロックフリッ プフロップ出力１１２ａ　（第５図のグラフりはローのままであろう。

２−ビットカウンタ１１７（第５図のグラフＦ）が２度目にカウント３に達する とき、遅延位相コンパレータ出力（グラフＥ）は、Ｃ５およびｃｄの間に残って いる遅延差ｄ２　（グラフＣ）のために依然としてローのままであろう。

したがって、２−ビットカウンタ１１７のカウント３への以前の到着に関して説 明されたように（グラフＦ）　、ＡＮＤ出力１１４ａは再びハイとなり、ここで 遅延ラインカウンタ１８（グラフＨ）をカウント２へと進めるであろうし、一方 ロツクフリップフロップ出力１１２ａは再びローのままである。

第５図に示された特定の例に関して、遅延ラインカウンタ１８の第２のカウント への前進は、Ｃ５のメインクロックＣ（グラフＡ）に対する遅延がｃｄのＣに対 する遅延と、第５図のグラフＣにおいてｄ３−〇の表示によって示されたように 、実質的に等しくなるようにＣ５の遅延を増加させると仮定される。Ｃ５および Ｃｄ′の間にこの一致が達成された結果、第５図のグラフＤに示されたように今 度は位相コンパレータ出力２６ａがハイとなり、それによって次に遅延位相コン パレータ出力２６ｄ（グラフＥ）が２クロック期間遅れてハイになり、その期間 は２−ビットカウンタ１１７のカウント３への第３の到達に対応する（グラフＦ ）。したがって、２−ビットカウンタ１１７のカウント３のこの第３の発生の間 に、ＡＮＤ出力１１４ａ（グラフＧ）は今度はローとなるであろうし、一方、Ａ ＮＤ出力１１６ａ　（グラフＨ）はハイとなり（グラフＩ）、ＯＲゲ−）１２０ を介してロックフリップフロップ１１２の入力へと進み、その結果また、グラフ Ｊに示されたように、ロック信号１１２ａをハイにセットするであろう。

今説明されたように、ロック信号１１２ａがハイになると、ロック信号１１２ａ はＯＲゲート１２０を介してロックフリップフロップ１１２のデータ入力へフィ ードバックされるので、それはこのハイ設定にロックされるであろうことが理解 されるであろう。また、ロック信号１１２ａはまたＯＲゲート１１０に与えられ るので、ロック信号１１２ａのハイレベルにロックされたこれはその後ＡＮＤゲ ート１１４にローレベルの出力が与えられるようにし、それが能動化されるのを 防ぐであろうことが理解されるであろう。したがって、遅延ラインカウンタ１８ のさらなる進行は妨げられ、それによってｃｄおよびＣ８の間の所望の一致した 関係にロックする。これに関して、２−ビットカウンタ１１７は、ｃｄおよびＣ ｓの間の位相差の検出ならびにカウンタ１８の進行の交互の繰返しを提供し、そ れによってＣ５およびｃｄの間の所望の一致した関係のロックを容易にするとい う点において有利であることが留意されよ第６図は、第４図の実現のためにエラ ー検査がさらにどのように提供されるかを示す。第６図にはエラー検査の２つの タイプが示される。まず、第２図の遅延ラインカウンタ１８のカウントが与えら れるカウンタデコーダ１３０が設けられる。デコーダ１３０は、ＯＲゲート１３ ２を介してエラーフリップフロップ１３４のデータ人力りにハイ出力信号１３０ ａを提供するように従来の方法で構成され配置される。遅延ラインカウンタ１８ のカウントが予め定められた最大カウントを越えると（ｃｄに一致するためにＣ ５に加えられる必要のある遅延が遅延ライン１２によって提供され得るものより 大きいことを示す）、デコーダ出力１３０ａはハイになり、エラーフリップフロ ップ出力１３４ａをハイにセットしてエラーを示すようにエラーフリップフロッ プ１３４をセットする。

第６図に示されたエラー検査の第２のタイプは、エラーフリップ−フロップ１３ ４への遅延クロック信号ｃｄを（ＯＲゲート１３２を介して）、さらに遅延クロ ック信号Ｃｄｅを発生するエラー検査遅延回路１３６に与えることによって提供 される。第７図のグラフＡ、ＢおよびＣはＣ１ｃｄおよびＣｄｅの典型的な波形 を各々示す。第７図においてｄ＋によって示されたように、メインクロックＣに 対するＣ８の遅延がＣｄｅより大きい場合（その場合Ｃ５およびｃｄの間には適 切な一致は得られないが）、エラーフリップフロップ１３４は（ＣｓおよびＣｄ ｓはともにハイであろうから）エラーフリップフロップ出力１３４ａをハイにセ ットし、エラーを示すようにセットされるであろうことが理解されよう。一旦セ ットされると、エラーフリップフロップ出力１３４ａはＯＲゲート１３２を介し てエラーフリップフロップ１３４の入力りにフィードバックされるので、エラー フリップフロップ１３４はセットされたままである。

前に指摘されたように、精密な基準遅延（第２図および第４図）は、クロック分 配チップ５ａ上に設けられた自動クロックデスキュー（ｄｅ−ｓｋｅｗ）回路の 重要な要因である。データ処理システムの典型的な技術状態においては、基準遅 延２４は、たとえば、６ナノ秒の精密な遅延を提供するために必要とされよう。

必要な精度を伴なうそのような遅延は、チップ上においてもあるいは−固まりの 遅延としても設けるのが大変難しくかつ経費が高くつくであろう。この発明によ ると、この精密遅延ライン２４は各ボード２（第１図）のために使用される従来 の型の多層回路ボードの内面のエツジから形成されるストリップライン導体とし て設けられるのが有利である。

第１図の各ボード２に使用されてもよい多層ボード構造の概要が第８図に示され る。第８図に示されたように、このボードは絶縁誘電層２０２．２０４．２０６ および２０８によって分離された導電面２０１．２０３．２０５．２０７および ２０９を含み、マルチワイヤ磁気配線２１０が上部および基底部の導電面２０１ および２０９に隣接して設けられる。典型的には、集積回路チップ（第１図の５ および５ａによって示されたような）は上部面２０１に隣接して装着される。導 電面２０１．２０５および２０９はたとえば接地面として働くかもしれず、導電 面２０３および２０７は電圧面として働くかもしれない、また、２１５に示され たような、メッキされたスルーホールが従来のように、導電面および磁気配線２ １０および集積回路チップの間に所望の接続を形成するためにボード構造を突き 抜けて設けられる。また従来のように、メッキされたスルーホール２１５を望ま しいパターンで電気接続するために、表面２０９に隣接してフローはんだ付は技 術が使用されるかもしれない。この発明においても使用されるかもしれない様々 なタイプの多層回路ボード構成は米国特許第４，０４７゜１３２号および４，５ ６０．９６２号ならびにそこに示された引例から明らかであろう。

伝送ラインとして働き、かつ第８図に示された多層ボード構造の導電面２０７の エツジ部分から形成された、予め定められた長さの導電ストリップ２２４として 、基準遅延２４（第２図および第４図）がどのように設けられ得るかを示す第９ 図がここで参照される。導電面の他の部分もまた使用され得よう。内部導電面が 好ましいが、これはそれが所望のインピーダンスの維持を容易にし、またそれに よって提供される伝播遅延がまずストリップ２２４の長さによって決定されるか らである。

成る特定の実施例においては、ストリップ２２４に関して２６から３０インチの 長さが選択され、それによって約６ナノ秒の遅延が提供される。断面の厚さは一 般に３ミルであり、ストリップの幅は一般に８−１０ミルである。スリップ２２ ４が辿る特定の経路は、所望の長さを提供するように、また他の目的のために多 層ボード構造に設けられるかもしれないいかなるホールをも避けて通過するすよ うに選択される。ストリップ２２４の端部はバッド２２４ａおよび２２４ｂとし て形成される。これらのバッド２２４ａおよび２２４ｂはめっきされたスルーホ ールに接続され、そのスルーホールは、第２図および第４図に示された自動デス キュ（ＤＥ−３ＫＥＷ）回路および基準遅延２４の間に電気接続を提供するため に、ボードのトップまで延びかつクロック分配チップ５ａ（第１図）の各ターミ ナルを受ける。ストリップ２２４の長さは既知のストリップ形成技術によって極 めて精密に制御され得るので、大変精密な伝播遅延が自動デスキュ（ＤＥ−ＳＫ ＥＷ）回路のために提供され得ることが理解されよう。

第９図に示されたストリップ２２４は、図示されたように導電ストリップ２２４ のみが残るようにブレーン２０７のエツジ部分２０７ａを選択的にエツチングす ることによって形成されるかもしれない。好ましくは、メッキされたスルーホー ルを使用してストリップバッド２２４ａおよび２２４ｂならびに、クロック分配 チップ５ａの各ターミナル間に電気接続が容易に提供され得るように、クロック 分配チップ５ｇ（第１図）はこのエツジ部分２０７ａ上に装着されるのがよい。

第９図に示されたブレーン２０７の残りの部分は従来のとおりである。

この発明は特定の好ましい実施例を参照に説明されてきたが、この発明の真の範 囲および精神から逸脱することなく、構成、配置および使用において様々な修正 が可能であることが理解されよう。たとえば、ここに開示された発明はまた、ク ロック信号以外の他のタイプの信号間に現われた遅延をデスキューあるいは制御 するために使用可能であるのみならず、他のタイプの配線および／またはボード 構成においても使用可能である。したがって、この発明は、添付された請求の範 囲の範囲内にある、考えられ得るすべての修正および変更を包含するものと考え られるべきである。

ＦＩＧ、３Ａ。

ＦＩＧ、３Ｂ。

くのしＯＬＬＩ　ＬＬ　’、：）ニー）ＦＩＧ、６゜ ＦＩＧ、７゜ 国際調査報告

Claims (27)

【特許請求の範囲】
1. １．集積回路チップを受けるように構成および配置された複数の回路ボードを含 むデータ処理システムのためにデスキュ（ＤＥ−ＳＫＥＷ）されたクロックを自 動的に提供するための方法であって、 各ボードに入力クロックを与え、 各ボード上において、必要なデスキュの量を決定するために精密基準遅延を使用 し、前記入力クロックに応答して自動クロックデスキュを行なうことにより、ボ ード上の他のチップにデスキュされたクロックを分配し、さらにその中に伝送ラ インを形成することによって各ボードに前記精密基準遅延を提供する、 段階を含む方法。
2. ２．各ボードが少なくとも１つの内部導電層を含む多層構造であり、かつ前記伝 送ラインが前記導電層内に形成される、請求項１に記載の発明。
3. ３．前記伝送ラインが１０インチより大きい長さを有するストリップ伝送ライン である、請求項２に記載の発明。
4. ４．前記自動クロックデスキュが、前記ボードに装着されかつ前記伝送ラインに 電気接続された集積回路チップによって行なわれる、請求項２に記載の発明。
5. ５．前記内部導電層のエッジに沿って前記伝送ラインを形成し、前記エッジ上へ 前記クロックチップを配置し、さらに前記ボード内に形成された、メッキされた スルーホールによって前記伝送ラインおよび前記クロックチップを電気接続する ことを含む、請求項４に記載の発明。
6. ６．前記自動クロックデスキュは、 前記入力信号に応答して、前記入力信号に対して異なる遅延を有する複数の遅延 信号を発生し、出力クロックを発生するために前記遅延信号のうちの１つを選択 し、 前記出力クロックから得られる第１信号と、前記入力クロックから得られる第２ 信号との間の時間関係を比較して、選択された遅延信号によって提供された遅延 が予め定められた所望の遅延に実質的に等しいかを、前記伝送ラインによって提 供された遅延に基づいて、決定し、今選択された遅延信号によって提供された遅 延が前記所望の遅延と実費的に等しくないと判定された場合、異なる遅延信号を 自動的に選択し、 今選択された遅延信号が前記所望の遅延を実質的に提供すると判定されるまで、 比較および自動的選択の段階を繰返し、さらに 今選択された遅延信号が、前記所望の遅延に実質的に等しい遅延を提供すると判 定された場合、異なる遅延信号の選択を妨げる、 段階を含む、請求項１、２、３、４または５に記載の発明。
7. ７．妨げの段階が、選択された入力信号が前記所望の遅延に実質的に等しい遅延 を提供すると判定された場合、それをロックインする選択を含む、請求項６に記 載の発明。
8. ８．前記第２信号が、前記伝送ラインを介して前記入力クロックを通過させるこ とによって抽出される、請求項７に記載の発明。
9. ９．自動的選択の段階が、比較の段階に応答してカウンタのカウントを変更し、 今選択された遅延信号が前記所望の遅延を提供しないと判定し、かつ前記カウン タのカウトに応じて前記回路に与えるためのもう１つの遅延信号を選択すること を含む、請求項６に記載の発明。
10. １０．前記変更が、カウントの各変更が、選択された遅延信号によって提供され た遅延を増加するような方法で起こる、請求項９に記載の発明。
11. １１．選択された入力信号を前記回路に与える前に前記カウンタを初期のカウン トに設定する段階を含む、請求項１０に記載の発明。
12. １２．集積回路チップを受けるように構成されかつ配置された複数の回路ボード を含むデータ処理システムにおいて、デスキュされたクロックを前記チップに自 動的に提供するための改良された手段であって、 各ボードに入力クロックを与える手段と、ボードに装着された複数の集積回路チ ップの各々にデスキュされたクロックを分配するための、各ボードに設けられた クロック分配手段とを含み、 前記クロック分配手段は、精密基準遅延を含む自動クロックデスキュ回路を含み 、 前記精密基準遅延は前記ボード内に形成された伝送ラインを含む、手段。
13. １３．多層構成の各ボードが少なくとも１つの内部導電層を含み、かつ前記伝送 ラインが前記導電層内に形成される、請求項１２に記載の発明。
14. １４．前記伝送ラインが、１０インチより大きい長さを有するストリップ伝送ラ インである、請求項１３に記載の発明。
15. １５．前記精密遅延以外の前記自動クロックデスキュ回路の部分が、前記ボード に装着されたクロック集積回路チップ上に設けられる、請求項１３に記載の発明 。
16. １６．前記伝送ラインが前記内部導電層のエッジに沿って形成され、前記クロッ クチップが前記エッジ上に配置され、さらに前記伝送ラインが、前記ボード内に 形成されたメッキされたスルーホールによって前記クロックチップに電気接続さ れる、請求項１４に記載の発明。
17. １７．前記自動クロックデスキュ回路が、前記入力クロックに応答し、前記入力 クロックに対して異なる遅延を有する複数の遅延信号を発生するための遅延手段 と、 各ボード上の他のチップに供給するための複数の出力クロックを提供するクロッ ク駆動回路と、前記遅延信号のうちの１つを前記クロック駆動回路に与えるため の手段と、 前記精密基準遅延を含み、かつ出力クロックからの信号に応答し、前記入力クロ ックおよび前記出力クロックの間に所望の予め定められた遅延が存在するかを判 定するための検出手段と、さらに 前記入力クロックおよび前記出力クロック間の位相差が、前記所望の予め定めら れた遅延に実質的に等しくないと判定された場合、異なる遅延信号を自動的に選 択するための手段とを含む、 請求項１２、１３、１４、１５または１６に記載の発明。
18. １８．前記クロックデスキュ回路が、今選択された遅延信号が前記入力クロック および前記出力クロックの間において、前記所望の予め定められた遅延に実質的 に等しい遅延を提供すると判定された場合、異なる遅延信号の選択を防げるため の手段を含む、請求項１７に記載の発明。
19. １９．前記自動クロックデスキュ回路の動作がパワーオン初期設定の間に開始さ れ、前記検出手段が、選択された遅延信号が前記入力クロックおよび前記出力ク ロックの間の、前記所望の予め定められた遅延に実質的に等しい遅延を提供する と判定する場合、防止のための前記手段が、選択される遅延信号の選択をロック インするための手段を含む、請求項１８に記載の発明。
20. ２０．前記検出手段が、前記入力クロックに対して予め定められた遅延を有する 比較信号を駆動するための前記精密基準遅延を含む手段を含み、前記検出手段が また、前記入力クロックおよび前記出力クロック間の遅延が前記所望の予め定め られた遅延に実質的に等しいかを判定するために、前記比較信号と、前記出力ク ロックから得られた信号との間の時間関係を比較するための手段を含む、請求項 １８に記載の発明。
21. ２１．前記自動的選択のための手段が、カウント手段と、前記遅延信号によって 提供された遅延が前記所望の予め定められた遅延に等しくないと判定する前記検 出手段に応答して前記カウント手段のカウントを変更するための手段と、さらに 前記カウント手段のカウントに応じて前記回路に与えるためのもう１つの遅延信 号を選択するための手段とを含む、請求項２０に記載の発明。
22. ２２．自動的選択のための前記手段が、前記カウント手段のカウントに応答して 、前記遅延信号のうちの１つを選択するためのマルチプレクサ手段を含む、請求 項２１に記載の発明。
23. ２３．前記カウント手段のカウントの前記変更が、前記入力信号に対して以前に 選択された遅延信号のものよりより大きな遅延を有する遅延信号の選択を引き起 こすように、もう１つの遅延信号を選択するための前記手段が作動する、請求項 ２２に記載の発明。
24. ２４．前記カウント手段を初期のカウントに設定するための手段を含む、請求項 ２３に記載の発明。
25. ２５．選択された遅延信号が前記所望の遅延に実質的に等しい遅延を提供すると 判定された場合、防止のための前記手段が、その選択をロックインするための手 段を含む、請求項２４に記載の発明。
26. ２６．前記入力クロックに応答する前記遅延手段が多タップ遅延手段を含む、請 求項１７に記載の発明。
27. ２７．前記遅延手段が、直列接続された複数のゲートを含み、かつ前記遅延信号 が前記ゲート間の接続から得られる、請求項２６に記載の発明。