DE3854382T2

DE3854382T2 - Automatische taktzeit-begradigung in einer baugruppe.

Info

Publication number: DE3854382T2
Application number: DE3854382T
Authority: DE
Inventors: Laurence Flora; Michael Mccullough
Original assignee: Unisys Corp
Current assignee: Unisys Corp
Priority date: 1987-06-30
Filing date: 1988-06-20
Publication date: 1996-04-25
Anticipated expiration: 2008-06-21
Also published as: ATE127250T1; KR920001953B1; JPH01502222A; KR890702107A; DE3854382D1; EP0321552A1; WO1989000311A1; JPH0577087B2; MX166192B; EP0321552B1

Description

Hintergrund

Die Erfindung betrifft allgemein Datenverarbeitungssysteme und insbesondere verbesserte Einrichtungen und Verfahren zum Beseitigen nachteiliger Wirkungen von Ausbreitungszeitveränderungen in einem synchronen, digitalen Datenverarbeitungssystem.
Ein besonderes Problem, welches durch Ausbreitungszeitveränderungen in einem synchronen Datenverarbeitungssystem verursacht wird, tritt in Verbindung mit der Gestaltung eines Taktverteilungssystems auf. Ausbreitungszeitveränderungen können z.B. signifikante Verzerrungen der an unterschiedliche Teile des Systems angelegten Takte erzeugen. Um diese Verzerrung am Erzeugen von Zeitsteuerungsproblemen zu hindern ist eine konventionelle Lösung, der minimalen Systemzykluszeit die maximale Verzerrung zuzuordnen, um dadurch zu garantieren, daß alle Datensignale ihre Zielspeicherelemente (z.B. Flip-Flops) erreichen, bevor der Takt dieses tut. In heutigen Hochleistungssystemen (entweder Computer oder andere Systeme, die zur Verwendung digitaler Geräte ausgebildet sind) kann diese Erhöhung der Zykluszeit eine signifikant nachteilige Wirkung auf die Systemgeschwindigkeit haben.
Ein primärer Grund der Verzerrung in einem Datenverarbeitungssystem ist ein Ergebnis von Ausbreitungszeitveränderungen, welche zwischen integrierten Schaltungsbausteinen durch Herstellungsprozeßtoleranzen auftreten. Dies ist ein besonders empfindliches Problem im Fall von Taktverteilungsschaltungen, da Zwischen- Baustein-Ausbreitungszeitverzögerungen Verzerrungen in den Takten erzeugen, die über das System verteilt werden.
Eine Lösung des Verzerrungsproblemes ist es, den Bausteinherstellungsprozeß zu verbessern, um die Bausteine einheitlicher zu machen, so daß die Toleranzen von Baustein zu Baustein geringer sind. Die entstehenden erhöhten Kosten machen diese Lösung jedoch ökonomisch unanwendbar.
Ein anderer Lösungstyp, welcher angewendet wurde, um die Verzerrung zu minimieren, ist es, eine manuelle (oder Bediener-gesteuerte) Einstellungen des Taktverteilsystems vorzusehen, wie es z.B. in der US-A-4,447,870 offenbart ist. Neben der Unbequemlichkeit einer manuellen oder Bediener-gesteuerten Einstellung ist diese Lösung aufgrund der erhöhten Arbeit und/oder Einstellung, welche erforderlich ist, teuer. Weiterhin kann eine solche anfängliche Verzerrungseinstellung keine Verzerrungen kompensieren, die aus später auftretenden Faktoren wie Temperaturveränderungen resultieren.
Es ist anzumerken, daß eine Taktverzerrung weiterhin Probleme in der Verbindung mit Kommunikationsempfängerschaltungen schaffen kann, bei denen Signale zu Zeitpunkten empfangen werden, die nicht exakt in Phase mit einem Systemtakt sind. Spezielle Synchronisierungstechniken wurden zum Handhaben asynchron empfangener Signale entwickelt, wie z.B. in der US-A-3,908,084 offenbart. Aufgrund unterschiedlicher einbezogener Faktoren sind solche Techniken jedoch zum Lösen der Zwischen-Baustein-Ausbreitungszeitveränderungsprobleme nicht geeignet.
Die EP-A-0 173 521 bildet den nächstkommenden Stand der Technik, von welchem die Erfindung ausgeht und offenbart ein Verfahren und eine Vorrichtung zum automatischen Einstellen der Ausbreitungszeitverzögerung einer elektrischen Schaltung wie einem integrierten Schaltungsbaustein. Dieses bekannte Verfahren und die Vorrichtung werden verwendet, um durch mehrere Taktverteilungsbausteine mit unterschiedlichen Signalausbreitungszeiten bereitgestellte Taktausgangssignale zu begradigen. Eine Rückkopplungsschaltung mit einer mehrfach angezapften Verzögerungsschaltung und einer exakt konstanten Verzögerung wird in Verbindung mit einem Phasenkomparator zum automatischen Einstellen der Ausbreitungsverzögerung jedes Bausteins zum Bereitstellen von im wesentlichen der gleichen konstanten Verzögerung, bezogen auf einen Hauptsystemtakt, für die durch die Taktverteilungsbausteine bereitgestellten Taktausgangssignale verwendet.

Abriß der Erfindung

Erfindungsgemäß wird ein Verfahren zur automatischen Erzeugung begradigter Takte für ein Datenverarbeitungssystem mit mehreren Schaltkreisplatinen angegeben, wobei auf jeder Platine Datenverarbeitungs-Schaltungsbausteine angeordnet sind, wobei das Verfahren folgende Schritte beinhaltet:
Anlegen eines Eingangstaktes an jede Platine;
Verteilen begradigter Ausgangstakte auf jeder Platine an alle Baugruppen auf der Platine durch das Ausführen der automatischen Taktbegradigung als Reaktion auf den Eingangstakt unter Verwendung einer präzisen Referenzverzögerung zum Bestimmen des erforderlichen Betrages der Begradigung, wobei jede Schaltkreisplatine eine Multi-Layer-Konstruktion ist, die leitende Ebenen umfaßt, welche durch isolierende, dielektrische Schichten getrennt sind; und Bereitstellen der präzisen Referenzverzögerung für jede Schaltkreisplatine durch Bilden einer Übertragungsleitung entlang eines Randabschnittes einer inneren leitenden Ebene.
Vorteilhafte Ausführungsformen des erfindungsgemäßen Verfahrens sind durch die Unteransprüche 2 bis 10 beschrieben.
Weiterhin ist erfindungsgemäß ein Datenverarbeitungssystem mit mehreren Schaltkreisplatinen angegeben, wobei auf jeder Platine Datenverarbeitungs-Schaltungsbausteine und ein Taktverteilungsbaustein montiert sind, welche auf einen Eingangstakt ansprechen, der in die Schaltkreisplatine eingegeben wird, begradigte Ausgangstakte an die Datenverarbeitungs-Schaltungsbausteine auf der Schaltkreisplatine verteilt und welcher die relative Verzögerung zwischen einem Ausgangstakt und dem Eingangstakt auf einen vorbestimmten, konstanten Wert einstellt, wobei der Eingangstakt an eine Präzisionsreferenzverzögerungseinrichtung abgegeben wird, um den erforderlichen Betrag der Begradigung zu bestimmen, und die Präzisionsreferenzverzögerungseinrichtung eine Übertragungsleitung umfaßt, dadurch gekennzeichnet, daß jede Schaltkreisplatine eine Multi-Layer-Konstruktion mit durch isolierende, dielektrische Schichten getrennten leitenden Ebenen ist, die Übertragungsleitung durch einen Randabschnitt einer inneren leitenden Ebene gebildet ist und die Enden der Übertragungsleitung an die Oberseite der Schaltkreisplatine zum Aufnehmen der entsprechenden Anschlüsse des Taktverteilungsbausteines angeschlossen sind.
Weitere vorteilhafte Ausführungsformen des erfindungsgemäßen Systems sind durch die Unteransprüche 12 bis 25 beschrieben.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist ein elektrisches Blockschaltbild, das allgemein zeigt, wie die Takte für mehrere Schaltkreisplatinen des Datenverarbeitungssystems in einer bevorzugten Ausführungsform der Erfindung bereitgestellt werden.
Fig. 2 ist ein elektrisches Blockschaltbild, das eine bevorzugte Implementation eines Taktverteilungsbausteins 5a in Fig. 1 gemäß der bevorzugten Ausführungsform der Erfindung zeigt.
Fig. 3A und 3B umfassen Zeitsteuerungs-Gruppen, welche die Gesamtwirkungsweise des Taktverteilungsbausteins 5a aus Fig. 2 darstellen.
Fig. 4 ist ein elektrisches Blockschaltbild, daß eine spezifischere Implementation des in Fig. 2 dargestellten Taktverteilbausteins 5a darstellt.
Fig. 5 umfaßt Zeitsteuerungs-Graphen, welche die Wirkungsweise der Implementation aus Fig. 4 für ein bestimmtes Beispiel einer automatischen Taktverzögerungseinstellung gemäß der bevorzugten Ausführungsform der Erfindung darstellen.
Fig. 6 ist ein elektrisches Blockschaltbild, das zeigt, wie eine Fehlerprüfung zusätzlich zur Implementation aus Fig. 4 vorgesehen sein kann.
Fig. 7 umfaßt Zeitsteuerungs-Graphen, welche die Wirkungsweise aus Fig. 6 illustrieren.
Fig. 8 ist eine diagrammartige Querschnittsdarstellung einer Multi-Layer- Platinenkonstruktion, welche für die beschriebene Ausführungsform verwendet werden kann.
Fig. 9 ist eine Draufsicht einer Leiterebene der Multi-Layer-Platinenkonstruktion, die in Fig. 8 illustriert ist und zeigt, wie präzise eine Verzögerungsleitung darin vorgesehen sein kann.

Detaillierte Beschreibung der Erfindung

Gleiche Nummern und Buchstaben bezeichnen in den Zeichnungen gleiche Elemente.
Fig. 1 zeigt mehrere Schaltkreisplatinen 2 eines Datenverarbeitungssystems. Jede Schaltkreisplatine 2 weist mehrere darauf angeordnete und durch (nicht dargestellte) elektrische Anschlüsse in konventioneller Weise verbundene integrierte Schaltungsbausteine 5 und 5a auf. Die Platinen 2 sind wiederum in konventioneller Weise unter Verwendung anderer Platinen, Rückwandplatinen oder ähnliches (ebenfalls nicht dargestellt) untereinander verbunden.
Der Baustein 5a auf jeder Platine 2 ist ein Taktverteilbaustein, an welchen ein Eingangstakt angelegt wird, wobei jeder Eingangstakt von einem Haupttakt C abgeleitet ist. Dieser Taktverteilbaustein 5a ist so ausgebildet und angeordnet, daß er in Abhängigkeit von dem angelegten Haupttakt C derart wirkt, daß er Ausgangstakte bereitstellt, welche zu geeigneten der anderen Bausteine 5 auf dem Bord zum Bereitstellen des Taktes dafür verteilt werden.
Um eine Taktverzerrung zu vermeiden, wird konventionell die Leiterlänge so gewählt, daß die an die Taktverteilbausteine auf den Platinen 2 angelegten resultierenden Haupttakte C im wesentlichen miteinander in Phase sind. Zum Vermeiden einer Taktverzerrung werden konventionell weiterhin gleiche Leiterlängen zwischen den Taktausgängen der Taktverteilbausteine 5a und den Takteingängen der anderen Bausteine auf der Platine vorgesehen, so daß die an jedem Baustein auf der gleichen Platine angelegten resultierenden Takte im wesentlichen miteinander in Phase sind. Während diese Maßnahmen helfen, Taktverzerrungen zu verringern, müssen Unterschiede in Ausbreitungszeiten, die durch die Verteilungsbausteine 5a entstehen, ebenfalls berücksichtigt werden, da solche Unterschiede Verzerrungen bezogen auf die Ausgangssignale der unterschiedlichen Platinen erzeugen können. Eine bevorzugte Weise zum Lösen dieses Problem es ist das Bereitstellen automatischer Taktbegradigungsschaltungen auf jeder Platine, welche die Ausgangssignale aller Taktverteilbausteine 5a trotz Ausbreitungsverzögerungsveränderungen, welche typisch in Taktansteuerungsschaltungen auftreten, im wesentlichen in Phase miteinander bringen. Eine bevorzugte Weise zum Verwirklichen dieses vorteilhaften Ergebnisses ist es, automatische Taktbegradigungsschaltungen in jeden Taktverteilbaustein 5a zu integrieren.
Fig. 2 zeigt eine besonders bevorzugte lmplementation eines Taktverteilbausteins 5a in Fig. 1, der eine Schaltung zum automatischen Einstellen der Verzögerung zwischen dem Ausgangstakt Cs und dem angelegten Hauptsystemtakt C auf einen gewünschten konstanten Wert enthält. Es versteht sich, daß alle in Fig. 1 gezeigten Bausteine 5a bevorzugt in gleicher Weise implementiert sind.
Die bevorzugte Implementation des in Fig. 2 gezeigten Taktverteilbausteins 5a wird jetzt in weiteren Einzelheiten betrachtet. Wie gezeigt, wird ein Haupttakt C an eine mehrfach angezapfte Verzögerungsleitung 12 angelegt, welche mehrere Ausgänge 12a mit schrittweise größeren Verzögerungen relativ zu dem Haupttakt C in Abhängikeit von ihrer Position entlang der mehrfach angezapften Verzögerungsleitung 12 aufweist. Wie dargestellt, kann die mehrfach angezapfte Verzögerungsleitung 12 z.B. eine Reihe von Toren 12b umfassen.
Die Verzögerungsleitungsausgänge 12a sind in Fig. 2 an einen Multiplexer 14 angelegt, welcher einen bestimmten der Ausgänge 12a als durch einen Zählausgangswert 18a, der dazu von dem Verzögerungsleitungszähler 18 angelegt wird, bestimmten selektiert. Der am Ausgang des Multiplexers 14 auftretende resultierende selektierte Takt C' wird an eine konventionelle Takttreiberschaltung 16 zum Erzeugen des Ausgangstaktsignals Cs zum Verteilen an die anderen Bausteine auf der gleichen Platine (Fig. 1) angelegt.
In Fig. 2 ist erkennbar, daß der Haupttakt C neben der mehrfach angezapften Verzögerungsleitung 12 außerdem an eine Präzisions-Festreferenzverzögerungseinrichtung 24 (gezeigt durch den gestrichelten, länglichen Block in Fig. 2) angelegt wird, welche ein verzögertes Taktsignal Cd mit einer Verzögerung d&sub0; relativ zu dem Haupttakt C erzeugt. Gemäß der vorliegenden Erfindung wird diese präzise feste Verzögerung 24 außerhalb des Bausteins durch einen auf jeder Platine ausgebildeten Leiter bereitgestellt, dessen Konstruktion und Anordnung später noch eingehender betrachtet wird.
Das durch die Referenzverzögerung 24 bereitgestellte, resultierende verzögerte Taktsignal Cd ist an einen Eingang 26a eines Phasenkomparators 26 angelegt, während ein repräsentatives Ausgangstaktsignal Cs der Takttreiberschaltung 16 zu dem anderen Phasenkomparatoreingang 26b zurückgekoppelt wird. Die grundlegende Wirkungsweise des bevorzugten Taktverteilbausteins 5a in Fig. 2 ist derart, daß jedes Mal, wenn der Phasenkomparator 26 erfaßt, daß die Taktsignale Cd und Cs unterschiedliche Verzögerungen relativ zu dem Haupttakt C aufweisen (wie z.B. durch d in Fig. 3A dargestellt) die Erzeugung eines Zählsignales am Phasenkomparatorausgang 26c veranlaßt wird. Dieses Zählsignal veranlaßt den Zähler 18 (von einem durch ein an den Zählerrücksetzeingang R angelegtes Startsignal S eingestellten Anfangswert) zu zählen, bis der Zählerausgang 18a einen solchen Zählwert erreicht, daß der durch den Multiplexer 14 selektierte Ausgang 12a ein Ausgangstaktsignal Cs mit im wesentlichen der gleichen Verzögerung d&sub0; relativ zu dem Haupttakt C erzeugt, wie der verzögerte Takt Cd (wie z.B. in Fig. 38 dargestellt); in diesem Moment wird das Zählsignal zurückgesetzt, so daß die dann für Cs vorgesehene Verzögerung d&sub0; relativ zu dem Haupttakt C konstant bleibt.
Somit ist die Schaltung aus Fig. 2 automatisch eingestellt zum Bereitstellen von Ausgangstaktsignalen Cs mit einer präzisen Verzögerung relativ zu dem Haupttakt C, wie durch die Präzisionsreferenzverzögerungseinrichtung 24 bestimmt. Da alle Taktverteilbausteine 5a in Fig. 1 in gleicher Weise gestaltet werden können, können die Taktsignale Cs aller Bausteine 5a des Taktverteilsystems automatisch mit im wesentlichen der gleichen Verzögerung relativ zu dem Haupttakt C in dieser vorteilhaften Weise versehen werden, welche z.B. während der Einschalt-Initialisierung verwirklicht werden kann.
Ein besonderer Vorteil der in Fig. 2 dargestellten bevorzugten Ausführungsform ist, daß das Vorsehen der Präzisionsreferenzverzögerungseinrichtung 24 erlaubt, die Reihe von Gattern 12b, die für die mehrfach angezapfte Verzögerungsleitung 12 verwendet werden, einfach und ökonomisch zu implementieren. 0bwohl die bei Verwenden einer solchen Reihe von Gattern 12b erhaltene Zeitsteuerungs-Präzision schlecht ist, ergeben sich keine nachteiligen Auswirkungen auf die Schaltungsleistung, da Ungenauigkeiten durch die Rückkopplungsaktion, welche von der Referenzverzögerungseinrichtung 24 für die Zeitsteuerungs-Präzision abhängen, automatisch ausgeblendet werden.
In Fig. 4 ist eine speziellere bevorzugte Ausführungsform eines Bausteins 5a in Fig. 1 dargestellt. Komponenten, welche Funktionen ausführen, die gleich denjenigen sind, die bereits in Verbindung mit Fig. 2 betrachtet wurden, haben die gleichen Bezeichnungen erhalten. Weiterhin wurden in Fig. 4 Komponenten, die in Fig. 2 nicht besonders dargestellt sind, Zahlen oberhalb von 100 zugeordnet.
Wie in Fig. 2 ist der Haupttakt C in Fig. 4 an die mehrfach angezapfte Verzögerungsleitung 12 angelegt, deren Ausgänge 12a wiederum an den Multiplexer 14 angelegt sind, welcher in Abhängigkeit von dem durch den Zähler 18 bereitgestellten Zählerausgangswert 18a arbeitet, um einen bestimmten dieser Ausgänge 12a zum Anlegen an die Takttreiberschaltung 14 zum Erzeugen des Ausgangstaktsignales Cs selektiert.
Weiterhin ist der Haupttakt C in Fig. 4, ebenfalls wie in Fig. 2, über die Präzisionsreferenzverzögerungseinrichtung 24 an den Phasenkomparatoreingang 26a angelegt, während ein repräsentatives Ausgangstaktsignal Cs von der Takttreiberschaltung 16 an den anderen Phasenkomparatoreingang 26b angelegt ist. Fig. 4 zeigt, daß dieser Phasenkomparator 26 typisch ein Flip-Flop 124 umfassen kann, wobei der Flip-Flop-Eingang D als der Phasenkomparatoreingang 26a wirkt, an welchen das verzögerte Taktsignal Cd angelegt ist, wobei der Flip-Flop-Takteingang K als Phasenkomparatoreingang 26b wirkt, an welchen das Ausgangstaktsignal Cs angelegt ist, und wobei der Flip-Flop-Ausgang Q als Phasenkomparatorausgang 26c wirkt. Wie aus Fig. 4 hervorgeht, wird das Taktsignal Cs als der an die Takt eingänge K der getakteten Komponenten (wie Zähler 18 und Flip-Flop 124) angelegte Takt verwendet, während das Startsignal S (vorgesehen z.B. während der Einschalt-Initialisierung) an die Rücksetz-Eingänge R dieser Komponenten zum Zurücksetzen in gewünschte Anfangszustände angelegt ist.
Fig. 5 illustriert typische Graphen für den Haupttakt C, den verzögerten Takt Cd, den Ausgangstakt C, den Phasenkomparatorausgang 26c und andere geeignete Ausgänge der Ausführungsform aus Fig. 4 während eines typischen Beispiels einer automatischen Taktverzögerungseinstellung. Zur besseren Klarheit sind die in Fig. 5 dargestellten Wellenformen ebenso wie die in den Fig. 3A, 3B und 7 gezeigten in idealisierter Form dargestellt.
Wie in Fig. 4 gezeigt, wird das Phasenkomparatorausgangssignal 26c (Graph D in Fig. 5) an ein ODER-Gatter 110 über eine Kette von zwei Flip-Flops 111 angelegt, welche ein um zwei Takte verzögertes Phasenkomparatorsignal 26d bereitstellen (Graph E). Die Verwendung dieser Kette von Flip-Flops 111 ist dadurch vorteilhaft, daß sie Meta-Stabilitätsprobleme der nachfolgenden Logik verringert. Wenn beim Ansteigen des Taktes Cs (Graph C) der verzögerte Takt Cd (Graph B) niedrig ist, weil die Verzögerung von Cs relativ zu dem Haupttakt C nicht derjenigen von Cd gleicht, wie durch d in Graph C (siehe auch Fig. 3A) gezeigt, dann wird das Phasenkomparatorausgangssignal 26c (Graph D) ebenfalls niedrig sein. Da dieses Phasenkomparatorausgangssignal 26c an die die zwei Flip-Flops 111 umfassende Kette angelegt wird, entspricht das verzögerte Phasenkomparatorausgangssignal 26d (Graph E) dem Phasenkomparatorausgangssignal 26c zwei Taktperioden früher.
Wie in Fig. 4 gezeigt, ist das verzögerte Phasenkomparatorausgangssignal 26d (Graph E) an einen Eingang eines ODER-Gatters 110 angelegt, während ein Verriegelungs-Flip-Flop 11 2 ein Verriegelungssignal 112a (welches anfangs auf einen niedrigen Wert gesetzt ist) an einen anderen Eingang des ODER-Gatters 110 anlegt. Das ODER-Gatter 110 hat zwei Ausgänge, einen ODER-Ausgang 110a und einen invertierten ODER-Ausgang 110b. Somit ist, wenn das Phasenkomparatorausgangssignal 26c (Graph D) niedrig ist, das ODER-Ausgangssignal 110a niedrig, während das invertierte ODER-Ausgangssignal 110b hoch ist, und umgekehrt, wenn das Phasenkomparatorausgangssignal 26c hoch ist.
In Fig. 4 ist auch das invertierte ODER-Ausgangssignal 110b angelegt an einen Eingang eines UND-Gatters 114, während das ODER-Ausgangssignal 110a an einen Eingang eines UND-Gatters 116 angelegt ist. An zwei andere Eingänge von jedem der UND-Gatter 114 und 116 sind die Ausgangssignale 117a und 117b des 2-Bit-Zählers 117 angelegt, dessen vier Zählwerte (0, 1, 2 und 3) in Graph F in Fig. 5 dargestellt sind. Es versteht sich, daß die durch das ODER-Gatter 110 und die UND-Gatter 114 und 116 in Verbindung mit dem 2-Bit-Zähler 117 gebildete Logik derart ist, daß jedes Mai, wenn die Zählung des 2-Bit-Zählers 117 den Wert 3 erreicht, die UND-Gatter 114 und 116 freigegeben werden, da bei der Zählung von 3 beide Zählerausgangssignale 117a und 117b hoch sind. Somit entspricht das UND-Gatterausgangssignal 114a (Graph G) jedes Mal, wenn die UND-Gatter 114 und 116 freigegeben sind (als Ergebnis dessen, daß der Zähler 11 7 den Zählwert 3 erreicht) dem Status des invertierten ODER-Ausgangs 110b, welcher wiederum dem invertierten gegenwärtigen Zustand des verzögerten Phasenkomparatorausgangssignales 26d (Graph E) entspricht, während das UND-Gatterausgangssignal 116a (Graph H) dem gegenwärtigen Zustand des ODER-Ausgangssignales 110a entspricht, welches wiederum dem Zustand des Verriegelungssignales 112a entspricht.
Wie aus dem in Fig. 5 illustrierten Beispiel hervorgeht, ist das verzögerte Phasenkomparatorausgangssignal 26d (Graph E) niedrig, wenn der 2-Bit-Zähler 117 (Graph F) zuerst den Zählwert 3 erreicht, da die Verzögerung des Ausgangstaktes Cs (Graph C) geringer ist als diejenige des verzögerten Taktes Cd (wie durch die Verzögerungsdifferenz d in Graph C gezeigt). Als Ergebnis veranlaßt der an dem invertierten ODER-Ausgang 110b auftretende resultierende hohe Pegel das UND- Ausgangssignal 114a (Graph G) während der Zählung des 2-Bit-Zählers 117 (Graph F) hoch zu werden, welches wiederum den Verzögerungsleitungszähler 18 (Graph H) veranlaßt, von seinem Anfangszählwert zum Zählwert 1 weiterzugehen und den Multiplexer 14 veranlaßt, die nächsthöhere Verzögerungsleitungsanzapfung 12a zu selektieren. Dies erhöht die Verzögerung von Cs, so daß eine verringerte Verzögerungsdifferenz d&sub2; (Graph C) zwischen Cs und Cd erhalten wird. Da das ODER-Ausgangssignal 110a während des Zählwertes 3 des 2-Bit-Zählers 117 niedrig ist, ist das UND-Gatterausgangssignal 116a (Graph 1) ebenfalls unwahr, so daß, wenn es über ein ODER-Gatter 120 an den Dateneingang D des Verriegelungs-Flip-Flops 112 angelegt wird, das Verriegelungs-Flip-Flop-Ausgangssignal 112a (Graph 1 in Fig. 5) niedrig bleibt.
Wenn der 2-Bit-Zähler 117 (Graph F in Fig. 5) zum zweiten Mal den Zählwert 3 erreicht, ist das verzögerte Phasenkomparatorausgangssignal (Graph E) aufgrund der verbleibenden Verzögerungsdifferenz d&sub2; (Graph C) zwischen Cs und Cd immer noch niedrig. Somit wird, wie für das vorherige Erreichen des Zählwertes 3 des 2 Bit-Zählers 117 (Graph F), das UND-Ausgangssignal 114a wiederum hoch werden um jetzt den Verzögerungsleitungszähler 18 (Graph H) zum Zählwert 2 weiterzuführen, während das Verriegelungs-Flip-Flop-Ausgangssignal 112a niedrig bleibt.
Für das in Fig. 5 illustrierte besondere Beispiel wird angenommen, daß das Fortschreiten des Verzögerungsleitungszählers 18 zu seinem Zählwert die Erhöhung der Verzögerung von Cs veranlaßt, so daß die Verzögerung von Cs relativ zu dem Haupttakt C (Graph A) im wesentlichen gleich der Verzögerung von Cd relativ zu C ist, wie durch die d&sub3; = 0-Bezeichnung in Graph C in Fig. 5 gezeigt. Als ein Ergebnis des Erreichens dieser Übereinstimmung zwischen Cs und Cd wird das Phasenkomparatorausgangssignal 26a jetzt hoch, wie in Graph D in Fig. 5 gezeigt, was wiederum das verzögerte Phasenkomparatorausgangssignal 26d (Graph E) veranlaßt, zwei Taktperioden später hoch zu werden, was periodisch dem dritten Erreichen des Zählwertes 3 des 2-Bit-Zählers 117 (Graph F) entspricht. Somit ist während dieses dritten Auftretens des Zählwertes 3 des 2-Bit-Zählers 117 das UND-Ausgangssignal 114a (Graph G) niedrig, während das UND-Ausgangssignal 116a (Graph H) hoch ist (Graph I) und über das ODER-Gatter 120 zu dem Eingang des Verriegelungs-Flip-Flops-112 geführt wird, um das Verriegelungssignal 112a hoch einzustellen, wie in dem Graph J gezeigt.
Daraus ergibt sich, daß, wenn das Verriegelungssignal 112a hoch wird, wie soeben beschrieben, es in dieser hohen Einstellung verriegelt wird, da das Verriegelungssignal 112a über das ODER-Gatter 120 zu dem Dateneingang des Verriegelungs- Flip-Flops 112 zurückgeführt wird. Es ergibt sich außerdem, daß, da das Verriegelungssignal 112a ebenfalls an das ODER-Gatter 110 angelegt wird, dieses auf einem hohen Pegel des Verriegelungs-Signales 112a verriegelte Gatter danach ein an das UND-Gatter 114 anzulegendes Ausgangssignal mit niedrigem Pegel veranlaßt, um dessen Freigabe zu verhindern. Somit wird jedes weitere Fortschreiten des Verzögerungsleitungszählers 18 verhindert und dadurch wird die gewünschte übereinstimmende Beziehung zwischen Cd und Cs verriegelt. Es ist in diesem Zusammenhang anzumerken, daß der 2-Bit-Zähler 117 dadurch vorteilhaft ist, daß er ein Alternieren zwischen dem Erfassen der Phasendifferenz zwischen Cd und Cs und dem Fortschreiten des Zählers 18 bereitstellt und dadurch das Verriegeln bei der gewünschten übereinstimmenden Beziehung zwischen Cs und Cd unterstützt.
Fig. 6 zeigt, wie eine Fehlerprüfung zusätzlich zu der lmplementation in Fig. 4 vorgesehen sein kann. In Fig. 6 sind zwei Arten von Fehlerprüfung dargestellt. Zuerst ist ein Zählerdekodierer 113 vorgesehen, an welchen der Zählwert des Verzögerungsleitungszählers 18 in Fig. 2 angelegt ist. Der Dekodierer 113 ist in konventioneller Weise konstruiert und angeordnet, um ein hohes Ausgangssignal 130a über ein ODER-Gatter 132 an den Dateneingang D eines Fehler-Flip-Flops 134 abzugeben. Wenn der Zählwert des Verzögerungsleitungszählers 18 unterhalb eines vorbestimmten Maximumzählwertes ankommt (der anzeigt, daß die zu Cs zu addierende Verzögerung zum Erreichen von Cd größer ist als diejenige, die durch die Verzögerungsleitung 12 bereitgestellt werden kann) wird das Dekodiererausgangssignal 130a hoch, um das Fehler-Flip-Flop 134 so einzustellen, daß dadurch das Fehler-Flip-Flop-Ausgangssignal 134a hoch wird und somit einen Fehler anzeigt.
Ein zweiter Typ der in Fig. 6 dargestellten Fehlerprüfung ist vorgesehen durch Anlegen des verzögerten Taktsignales Cd für das Fehler-Flip-Flop 134 (über das ODER-Gatter 132) an eine Fehlerprüfverzögerungsschaltung 136, welche ein zusätzlich verzögertes Taktsignal Cde erzeugt. Die Graphen A, B und C in Fig. 7 zeigen typische Wellenformen für C, Cd und Cde. Es versteht sich, daß, wenn, wie durch d + in Fig. 7 dargestellt, die Verzögerung von Cs relativ zu dem Haupttakt C größer als Cd ist (in diesem Fall kann keine einwandfreie Übereinstimmung zwischen Cs und Cd erhalten werden), das Fehler-Flip-Flop 134 so eingestellt wird (da Cs und Cde hoch sind) daß es das Fehler-Flip-Flop-Ausgangssignal 134a hochsetzt, um einen Fehler anzuzeigen. Wenn es gesetzt ist, bleibt das Fehler-Flip-Flop 134 gesetzt, da das Fehler-Flip-Flop-Ausgangssignal 134a über das ODER-Gatter 132 zu dem Dateneingang D des Fehler-Flip-Flops 134 zurückgeführt wird.
Wie bereits erwähnt, ist die Präzisionsreferenzverzögerung (Fig. 2 und 4) ein wesentliches Element der in dem Taktverteilungsbaustein 5a vorgesehenen automatischen Taktbegradigungsschaltung. In einem typischen Datenverarbeitungssystem des Standes der Technik kann die Referenzverzögerungseinrichtung 24 erforderlich sein, um eine Präzisionsverzögerung von beispielsweise 6 Nanosekunden bereitzustellen. Es ist sehr schwierig und teuer, eine solche Verzögerung mit der erforderlichen Präzision entweder auf einem Baustein oder als ein Verzögerungsblock bereitzustellen. Gemäß der vorliegenden Erfindung ist die Präzisionsreferenzverzögerungseinrichtung 24 vorteilhaft als ein Streifenleiter vorgesehen, der an einem Rand einer inneren Ebene einer konventionellen Multi-Layer-Schaltkreisplatine ausgebildet ist, die für jede der Platinen 2 verwendet wird (Fig. 1).
Eine Multi-Layer-Platinenkonstruktion, welche für jede Platine 2 in Fig. 1 verwendet werden kann, ist vereinfacht in Fig. 8 dargestellt. Wie in Fig. 8 gezeigt, umfaßt diese Platine leitende Ebenen 201, 203, 205, 207 und 209, die durch isolierende dielektrische Schichten 202, 204, 206 und 208 getrennt sind, mit einer Mehrfachleitermagnetverdrahtung 210, die den oberen und unteren leitenden Ebenen 201 und 207 benachbart vorgesehen ist. Integrierte Schaltungsbausteine (wie durch 5 und 5a in Fig. 1 dargestellt) sind typisch auf der oberen Ebene 201 angebracht. Die leitenden Ebenen 201, 205 und 209 können z.B. als Masseebenen wirken und die leitenden Ebenen 203 und 207 können als Spannungsebenen wirken. Weiterhin sind plattierte Durchgangslöcher, wie durch 21 5 gezeigt, vorgesehen, die in konventioneller Weise durch die Platinenanordnung hindurchlaufen und gewünschte Verbindungen zwischen den leitenden Ebenen und der Magnetverdrahtung 210 und integrierten Schaltungsbausteinen herstellen. Wie es ebenfalls bekannt ist, können Flußlöttechniken an der Oberfläche 209 verwendet werden, um die plattierten Durchgangslöcher 215 in einem gewünschten Muster elektrisch anzuschließen. Verschiedene Typen von Multi-Layer-Schaltkreisplatinenkonstruktionen, die ebenfalls erfindungsgemäß verwendbar sind, sind aus der US-A-4,047, 132 und 4,560,962 und den darin genannten Zitierungen entnehmbar.
Fig. 9 zeigt, wie die Referenzverzögerung 24 (Fig. 2 und 4) als ein Streifenleiter 224 vorbestimmter Länge vorgesehen sein kann, der als Übertragungsleitung wirkt und von einem Randabschnitt einer leitenden Ebene 207 der in Fig. 8 gezeigten Multi-Layer-Platinenanordnung ausgehend ausgebildet ist. Andere leitende Ebenen können ebenfalls verwendet werden. Eine innere leitende Ebene wird bevorzugt, da sie das Beibehalten einer gewünschten lmpedanz unterstützt, und da die durch sie bereitgestellte Ausbreitungsverzögerung primär durch die Länge des Streifens 224 bestimmt ist.
In einer besonders bevorzugten Ausführungsform ist eine Länge von 66,04-76,20 cm (26 bis 30 Inch) für den Streifen 224 gewählt, was eine Verzögerung von etwa 6 Nanosekunden ergibt. Die Querschnittsdicke beträgt typisch 0,0762 mm (3 mil) und die Streifenbreite beträgt typisch 0,2032-0,254 mm (8-10 mil). Der besondere Verlauf des Streifens 224 ist gewählt, um die gewünschte Länge bereitzustellen und um um alle Löcher herumzuführen, welche für andere Zwecke in der Multi- Layer-Platinenanordnung vorgesehen sind. An den Enden des Streifens 224 sind Kissen 224a und 224b ausgebildet. Diese Kissen 224a und 224b sind an plattierte Durchgangslöcher angeschlossen, die sich zur Oberseite der Platine erstrecken und entsprechende Anschlüsse des Taktverteilbausteins 5a (Fig. 1) aufnehmen, um die elektrischen Anschlüsse zwischen der automatischen Begradigungsschaltung und der in den Fig. 2 und 4 dargestellten Referenzverzögerungseinrichtung 24 bereitzustellen. Es versteht sich, daß, da die Länge des Streifens 224 mit bekannten ten Streifenherstellungstechniken sehr präzis gesteuert werden kann, eine sehr präzise Ausbreitungsverzögerung für die automatische Begradigungsschaltung bereitgestellt werden kann.
Der in Fig. 9 gezeigte Streifen 224 kann durch selektives Ätzen des Randabschnittes 207a der Ebene 207 ausgebildet werden, so daß nur der leitende Streifen 224 zurückbleibt, wie dargestellt. Bevorzugt ist der Taktverteilbaustein 5a (Fig. 1) oberhalb dieses Randabschnittes 207a angeordnet, so daß elektrische Anschlüsse zwischen den Streifenkissen 224a und 224b und ihren entsprechenden Anschlüssen des Taktverteilbausteins 5a unter Verwendung plattierte Durchgangslöcher leicht vorgesehen werden können. Der verbleibende Teil der in Fig. 9 gezeigten Ebene 207 ist konventionell.
Obwohl die vorliegende Erfindung mit Bezug auf die insbesondere bevorzugten Ausführungsformen beschrieben ist, versteht es sich, daß vielfältige Modifikationen in Aufbau, Anordnung und Verwendung möglich sind. Z.B. ist die hier offenbarte Erfindung ebenfalls bei der Verwendung von anderen Typen von Verdrahtungs- und/oder Platinenkonstruktionen anwendbar, ebenso wie zum Begradigen oder Steuern der zwischen anderen Typen von Signalen neben Taktsignalen vorgesehenen Verzögerung.

Claims

1. Verfahren zur automatischen Erzeugung begradigter Takte für ein Datenverarbeitungssystem mit einer Mehrzahl von Schaltkreisplatinen (2), wobei auf jeder Platine Datenverarbeitungs-Schaltungsbausteine (5) angeordnet sind, wobei das Verfahren folgende Schritte beinhaltet:

Anlegen eines Eingangstaktes (C) an jede Platine (2);

Verteilen begradigter Ausgangstakte (Cs) auf jeder Platine (2) an alle Baugruppen (5) auf der Platine (2) durch Ausführen der automatischen Taktbegradigung als Reaktion auf den Eingangstakt (C) unter Verwendung einer präzisen Referenzverzögerung zum Bestimmen des erforderlichen Betrages der Begradigung, wobei jede Schaltkreisplatine (2) eine Multi-Layer-Konstruktion ist, die leitende Ebenen (201 203, 205, ...) umfaßt, welche durch isolierende, dielektrische Schichten (202, 204, 206, ...) getrennt sind; und

Erzeugung der präzisen Referenzverzögerung für jede Schaltkreisplatine (2) durch Bilden einer Übertragungsleitung (224) entlang eines Randabschnittes (207a) einer inneren leitenden Ebene (207) bilden.

2. Verfahren nach Anspruch 1, bei dem die Übertragungsleitung (224) eine streifenförmige Übertragungsleitung mit einer Länge von mehr als 25,4cm (10 inches) ist.

3. Verfahren nach Anspruch 1, bei dem die automatische Taktbegradigung durch einen Taktverteilungsbaustein (5a) ausgeführt wird, der auf der Platine (2) montiert und elektrisch mit der Übertragungsleitung (224) gekoppelt ist.

4. Verfahren nach Anspruch 3, mit den Schritten des Positionierens des Taktbausteines (5d) oberhalb des Randabschnittes (207a) und des elektrischen Verbindens der Übertragungsleitung (224) und des Taktbausteines (5a) durch in der Platine (2) ausgebildete galvanisierte Durchgangslöcher (215).

5. Verfahren nach Anspruch 1, 2, 3 oder 4, bei welchem die automatische Takt begradigung folgende Schritte umfaßt:

Erzeugen einer Mehrzahl verzögerter Signale (12a) mit unterschiedlichen Verzögerungen gegenüber dem Eingangstakt (C) als Reaktion auf den Eingangstakt (C); Selektieren eines der verzögerten Signale (1 2a) zum Erzeugen eines Ausgangstaktes (Cs);

Vergleichen der zeitlichen Beziehung zwischen einem ersten von dem Ausgangstakt (Cs) abgeleiteten Signal und einem zweiten von dem Eingangstakt (C) abgeleiteten Signal, auf der Grundlage der durch die Übertragungsleitung (224) vorgegebenen Verzögerung zu bestimmen, ob die durch eine selektiertes verzögertes Signal (12a) hervorgerufene Verzögerung im wesentlichen gleich der gewünschten vorbestimmten Verzögerung ist;

automatisches Selektieren eines anderen verzögerten Signales (12a), wenn die durch ein augenblicklich selektiertes verzögertes Signal (C') hervorgerufene Verzögerung als nicht im wesentlichen gleich der gewünschten Verzögerung bestimmt wird;

Wiederholen der Schritte des Vergleichens und des automatischen Selektierens, bis ein augenblicklich selektiertes verzögertes Signal (C') bestimmt ist, um im wesentlichen die gewünschte Verzögerung hervorzurufen; und

Verhindern der Selektion eines anderen verzögerten Signales (12a), wenn das augenblicklich selektierte verzögerte Signal (C') zum Verwirklichen einer Verzögerung, welche im wesentlichen gleich der gewünschten Verzögerung ist, festgelegt ist.

6. Verfahren nach Anspruch 5, bei dem der Schritt des Verhinderns eine verriegelnde Selektion eines selektierten Eingangstaktes (C) beinhaltet, wenn dieser zum Abgeben einer Verzögerung bestimmt ist, welche im wesentlichen gleich der gewünschten Verzögerung ist.

7. Verfahren nach Anspruch 6, bei dem das zweite Signal durch Führen des Eingangstaktes (C) durch die Übertragungsleitung (224) abgeleitet wird.

8. Verfahren nach Anspruch 5, bei dem der Schritt des automatischen Selektierens einen Wechsel der Zählung (18a) eines Zählers (18) als Reaktion auf den Schritt des vergleichenden Bestimmens, daß das augenblicklich selektierte verzögerte Signal (C') nicht die gewünschte Verzögerung ergibt, und das Auswählen eines anderen verzögerten Signales (12a) zur Anwendung auf die Schaltung in Abhängigkeit vom Zählwert (18a) des Zählers (18).

9. Verfahren nach Anspruch 8, bei dem die Veränderung in der Weise auftritt, daß jede Änderung der Zählung (18a) die durch das selektierte verzögerte Signal (C') verursachte Verzögerung erhöht.

10. Verfahren nach Anspruch 9, einschließlich des Schrittes des Setzens des Zählers (18) auf einen Anfangszählwert vor der Abgabe eine selektierten Eingangstaktes (C) auf die Schaltung.

11. Datenverarbeitungssystem mit einer Mehrzahl von Schaltkreisplatinen (2), wobei auf jeder Platine Datenverarbeitungs-Schaltungsbausteine (5) und ein Takt verteilungsbaustein (5a) montiert sind, welcher auf einen Eingangstakt (C) anspricht, der in die Schalt-kreisplatine (2) eingegeben wird, und welcher begradigte Ausgangstakte (Cs) an die Datenverarbeitungs-Schaltungsbausteine (5) auf der Schaltkreisplatine (2) verteilt und welcher die relative Verzögerung zwischen einem Ausgangstakt (Cs) und dem Eingangstakt (C) auf einen vorbestimmten, konstanten Wert einstellt, wobei der Eingangstakt (C) an eine Präzisionsreferensverzögerungseinrichtung (24) abgegeben wird, um den erforderlichen Betrag der Begradigung zu bestimmen, und die Präzisionsreferensverzögerungseinrichtung (24) eine Übertragungsleitung (224) umfaßt, dadurch gekennzeichnet, daß jede Schaltkreisplatine (2) eine Multi-Layer-Konstruktion mit durch isolierende, dielektrische Schichten (202, 204, 206, ...) getrennten leitenden Ebenen (201, 203, 205, ...) ist,

die Übertragungsleitung (224) durch einen Randabschnitt (207a) einer inneren leitenden Ebene (207) gebildet wird, die Enden (224a und 224b) der Übertragungsleitung (224) an die Oberseite der Schalt-kreisplatine (2) zum Aufnehmen der entsprechenden Anschlüsse des Taktverteilungsbausteines (5a) angeschlossen sind.

12. System nach Anspruch 11, bei dem die Übertragungsleitung (224) eine streifenförmige Übertragungsleitung mit einer Länge von mehr als 25,4 cm (10 inches) ist.

13. System nach Anspruch 11, mit einer automatischen Taktbegradigungsschaltung mit der Präzisionsreferensverzögerungseinrichtung (24), bei dem andere Teile als die Präzisionsreferenzeinrichtung (24) der automatischen Taktbegradigungsschaltung in dem auf der Platine (2) montierten Taktverteilungsbaustein (5a) vorgesehen sind.

14. System nach Anspruch 12, bei dem der Taktverteilungsbaustein (5a) oberhalb des Randabschnittes (207a) angeordnet ist und bei dem die Übertragungsleitung (224) durch in der Platine (2) ausgebildete galvanisierte Durchgangslöcher (215) an den Taktverteilungsbaustein (5a) elektrisch angeschlossen ist.

15. System nach Anspruch 13 oder 14, bei dem die automatische Taktbegradigungsschaltung umfaßt

auf den Eingangstakt (C) ansprechende Verzögerungseinrichtungen (12) zum Erzeugen einer Mehrzahl von verzögerten Signalen (12a) mit gegenüber dem Eingangstakt (C) unterschiedlichen Verzögerungen;

eine eine Mehrzahl von Ausgangstakten (Cs) abgebende Takttreiberschaltung (16) zum Abgeben an andere Bausteine (5) auf der entsprechenden Platine (2); Erfassungseinrichtungen (24, 26), die die Präzisionsreferenzverzögerungseinrichtung (24) beinhalten und auf ein von einem Ausgangstakt (Cs) abgeleitetes Signal ansprechen, um zu bestimmen, ob eine gewünschte vorbestimmte Verzögerung zwischen dem Eingangstakt (C) und dem Ausgangstakt (Cs) besteht; und Einrichtungen (14, 18) zum automatischen Selektieren eines anderen verzögerten Signales (12a), wenn die Phasendifferenz zwischen dem Eingangstakt (C) und dem Ausgangstakt als nicht im wesentlichen gleich der gewünschten vorbestimmten Verzögerung bestimmt ist.

16. System nach Anspruch 15, bei dem die Taktbegradigungsschaltung Einrichtungen zum Verhindern der Selektion eines anderen verzögerten Signales (12a) beinhaltet, wenn festgestellt ist, daß das augen-blicklich selektierte verzögerte Signal (C') eine Verzögerung zwischen dem Eingangstakt (C) und dem Ausgangstakt (Cs) erzeugt, welche im wesentlichen gleich der gewünschten, vorbestimmten Verzögerung ist.

17. System nach Anspruch 16, bei dem der Betrieb der automatischen Taktbegradigungsschaltung während der Einschalt-Initialisierung ausgelöst wird und bei dem die Verhinderungseinrichtung Einrichtungen zur verriegelnden Selektion eines selektierten verzögerten Signales (C') beinhaltet, wenn die Erfassungseinrichtung (26) feststellt, daß ein selektiertes verzögertes Signal (C') eine Verzögerung zwischen dem Eingangstakt (C) und dem Ausgangstakt (Cs) ergibt, welche im wesentlichen gleich der gewünschten, vorbestimmten Verzögerung ist.

18. System nach Anspruch 16, bei dem die Erfassungseinrichtung (24, 26) Einrichtungen mit der Präzisionsreferenzverzögerungseinrichtung (24) zum Ableiten eines Vergleichssignales mit einer vorbestimmten Verzögerung gegenüber dem Eingangstakt (C) beinhaltet und bei dem die Erfassungseinrichtung (24, 26) ebenfalls Einrichtungen (26) zum Vergleichen der zeitlichen Beziehung zwischen dem Vergleichssignal und dem von dem Ausgangstakt (Cs) abgeleiteten Signal beinhalten, um zu bestimmen, ob die Verzögerung zwischen dem Eingangstakt (C) und dem Ausgangstakt (Cs) im wesentlichen gleich der gewünschten, vorbestimmten Verzögerung ist.

19. System nach Anspruch 18, bei dem die Einrichtung zur automatischen Selektion eine Zähleinrichtung (18), Einrichtungen (130) zum Ändern der Zählung (18a) der Zähleinrichtung (18) als Reaktion auf die Erfassungseinrichtung (24, 26), welche bestimmt, daß die durch ein selektiertes verzögertes Signal (C') hervorgerufene Verzögerung nicht im wesentlichen gleich der gewünschten, vorbestimmten Verzögerung ist, und Einrichtungen (14) zum Selektieren eines anderen verzögerten Signales (12a) zur Abgabe an die Schaltung in Abhängigkeit vom Zählwert (18a) der Zähleinrichtung (18) beinhaltet.

20. System nach Anspruch 19, bei dem die Einrichtung zum automatischen Selektieren eine auf den Zählwert (18a) der Zähleinrichtung (18) ansprechende Multiplexeinrichtung (14) zum Selektieren eines der verzögerten Signale (12a) beinhaltet.

21. System nach Anspruch 20, bei dem die Einrichtungen (14, 18) zum Selektieren eines anderen verzögerten Signales derart wirken, daß die Änderung des Zählwertes (18a) der Zähleinrichtung (18) die Selektion eines verzögerten Signales (12a) mit einer größeren Verzögerung gegenüber dem Eingangssignal (C) als das vorher selektierte verzögerte Signal (C') bewirkt.

22. System nach Anspruch 21, mit Einrichtungen zum Setzen der Zähleinrichtung (18) auf einen Anfangszähwert.

23. System nach Anspruch 22, bei dem die Veränderungseinrichtung Einrichtungen zur verriegelnden Selektion eines selektierten verzögerten Signales (C') beinhaltet, wenn festgestellt ist, daß eine Verzögerung abgegeben wird, welche im wesentlichen gleich der gewünschten Verzögerung ist.

24. System nach Anspruch 15, bei dem die auf den Eingangstakt (C) ansprechende Verzögerungseinrichtung (12) eine mehrfach angezapfte Verzögerungseinrichtung umfaßt.

25. System nach Anspruch 24, bei dem die Verzögerungseinrichtung (12) eine Mehrzahl seriell verbundener Anschlüsse (12b) umfaßt, und bei dem die verzbgerten Signale (12a) von den Verbindungen zwischen den Anschlüssen (12b) erhalten werden.