JP4199473B2 - 同期クロック位相制御回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、カラー複写機やカラーレーザービームプリンタなどの印字制御を行うためのクロック信号の制御を行う同期クロック位相制御回路に関するものである。
【0002】
【従来の技術】
複写機やレーザービームプリンタなどの印字制御においては、紙面の印刷領域をライン毎に制御を行うため、トリガ信号に同期した同期クロック信号が用いられる。図5は、入力クロックを用いてトリガ信号に同期した同期クロック信号を発生させる同期クロックジェネレータにおける入出力信号のタイムチャートである。図5では、トリガ信号は、ローアクティブの信号であり、トリガ信号が“Low”の時に有効(アサート)となり、同期クロック信号の出力を停止する。また、トリガ信号が“Low”から“High”に変化(ネゲート)すると、この変化時点から所定の同期クロックスタート時間を経た後、トリガ信号に同期した同期クロック信号が出力される。この同期クロック信号を用いて紙面の印刷領域のライン制御を行っている。
【0003】
モノクロ複写機、モノクロプリンタの場合は、印字する色は1色であるので、同期クロック信号が1本で制御が可能である。しかし、カラー複写機やカラーレーザービームプリンタの場合はY(イエロー)、M(マゼンタ)、C(シアン)、K(ブラック)の計4本の同期クロック信号が必要となる。
【0004】
カラー複写機やカラーレーザービームプリンタなどの印刷技術では、色の3原色であるY、M、Cの3色の減法混色で様々な色を実現している。原理的には、色の3原色で全ての色を再現できるが、黒に関しては、3色の混色ではややくすんだ黒になってしまうため、Y、M、Cの3色にKを加えた4色を用いる場合が多く、Y、M、C、Kの順番で印刷していく。また、カラー複写機やカラーレーザービームプリンタは高度な画像処理が要求されるため、4色の印刷を制御するためには、上述した4本の同期クロック信号が、1本の同期クロックを基準にして異なる遅延(位相)を有することが必要である。具体的には、例えば、Yを制御する周期Tのクロックを基準として、Mを制御するクロックはT/n、Cを制御するクロックは2T/n、Kを制御するクロックは3T/nの遅延した周期Tのクロックでなければならない。さらに、これら4本のクロックは、トリガ信号に同期する同期クロックでなければならない。
【0005】
【発明が解決しようとする課題】
しかしながら、入力クロックに対して非同期の単一のトリガ信号から異なる位相を有する4本の同期クロック信号を得ることは難しく、従来は、各色単位でトリガ信号を設定するか、外付け素子を用いてクロックの遅延の微調整を行っている。そのため、クロックの制御回路が複雑になったり、素子数が増えてしまうという問題があった。
【0006】
この発明は上記に鑑みてなされたもので、カラー複写機やカラーレーザービームプリンタの印字制御を行う複数のクロックの位相制御を単一トリガ入力を用いて行うことが可能な同期クロック位相制御回路を得ることを目的としている。
【0007】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかる同期クロック位相制御回路は、外部より入力された周期Tのクロック信号を基準クロック信号とし、該基準クロック信号をT/n(n>1、nは整数)ずつ遅延させた位相の異なるn個のクロック信号を生成する位相クロック生成部と、外部より入力されたm(m>1、mは整数)個の制御信号に基づき前記位相クロック生成部で生成された位相の異なるn個のクロック信号の中から位相の異なるm個のクロック信号をそれぞれ選択する位相選択部と、同期検出部の出力に基づき、前記外部より入力されたクロック信号および前記位相選択部で選択されたクロック信号のいずれかを選択するm個のクロック選択部と、前記外部より入力されたクロック信号に対して非同期であるトリガ信号に、前記クロック選択部で選択されたクロック信号を同期させて出力するm個の同期クロック生成部と、前記同期クロック生成部で出力されるクロック信号が前記トリガ信号に同期したことを検出するm個の同期検出部とを備えることを特徴とする。
【0008】
この発明によれば、周期Tの入力クロック信号を基準クロックとして、T/n(n>1、nは整数)ずつ遅延させた位相の異なるn個のクロックを生成し、生成されたn個のクロックからm(m>1、mは整数)個の遅延のクロックを選択しておき、入力クロック信号と非同期のトリガ信号がネゲートすると、基準クロックを用いてトリガ信号と同期を取り、同期が取れた後、予め選択しておいたm個のクロックを出力するようにしている。
【0009】
この発明にかかる同期クロック位相制御回路は、上記の発明において、前記位相クロック生成部にDLL回路を用いることを特徴とする。
【0010】
この発明によれば、位相クロック生成部にDLL回路を用いるようにしている。
【0011】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる同期クロック位相制御回路の好適な実施の形態を詳細に説明する。
【0012】
実施の形態1.
図1〜図3を用いてこの発明の実施の形態1を説明する。図1は、実施の形態1の同期クロック位相制御回路の構成を示すブロック図である。この実施の形態1の同期クロック位相制御回路は、位相選択部10と、T/8ステップ位相クロック生成部20と、クロック選択部30Y、30M、30C、30Kと、同期クロック生成部40Y、40M、40C、40Kと、同期検出部50Y、50M、50C、50Kを備えている。
【0013】
位相選択部10は、Y、M、C、Kそれぞれのクロックの位相を指定するための外部入力信号であるY位相制御信号、M位相制御信号、C位相制御信号、K位相制御信号に基づいて、T/8ステップ位相クロック生成部20から入力される8つのクロック入力CLK0〜CLK7からクロックを選択し、Y位相制御信号で選択されたクロックCLKYをクロック選択部30Yに、M位相制御信号で選択されたクロックCLKMをクロック選択部30Mに、C位相制御信号で選択されたクロックCLKCをクロック選択部30Cに、K位相制御信号で選択されたクロックCLKKをクロック選択部30Kにそれぞれ出力する。
【0014】
T/8ステップ位相クロック生成部20は、周期Tの入力クロックCLKを基準クロックとして、T/8ずつ遅延させた8つのクロックを生成し位相選択部10に出力する。
【0015】
図1に示したクロック選択部30Y、30M、30C、30Kは全て同じ機能を備えている。クロック選択部30Yは、同期検出部50Yから出力される選択信号SELYに基づいて入力クロックCLKと位相選択部10から出力されたクロックCLKYのどちらか一方を選択し、選択したクロックを同期クロック生成部40Yに出力する。
【0016】
図1に示した同期クロック生成部40Y、40M、40C、40Kは全て同じ機能を備えている。同期クロック生成部40Yは、図5に示したように、外部入力されるトリガ信号TRを用いてクロック選択部30Yから出力されたクロックからトリガ信号TRに同期した同期クロック信号CLKDを生成し、生成した同期クロック信号CLKDを同期検出部50Yに出力する。
【0017】
図1に示した同期検出部50Y、50M、50C、50Kは全て同じ機能を備えている。同期検出部50Yは、同期クロック生成部40Yがトリガ信号TRに同期した同期クロック信号を出力したときにこれを検出し、検出信号SELYをクロック選択部30Yに出力する。
【0018】
つぎに、図2および図3のタイムチャートを参照してこの実施の形態1の同期クロック位相制御回路の動作を説明する。図2は、この実施の形態1の同期クロック位相制御回路全体のタイムチャートであり、図3は、T/8ステップ位相クロック生成部20で生成されるクロックCLK0〜7と入力クロックCLKの位相関係を示すタイムチャートである。
【0019】
T/8ステップ位相クロック生成部20は、入力クロックCLKを基準クロックとして、基準クロックと同位相のCLK0を含め、T/8ずつ位相が遅延する8つのクロックCLK0〜7を生成し、位相選択部10に出力する。
【0020】
この場合、Y位相制御信号には“001”、M位相制御信号には、“010”、C位相制御信号には“011”、K位相制御信号には“100”が入力されているので、位相選択部10は、YクロックCLKYにクロックCLK1を、MクロックCLKMにクロックCLK2を、CクロックCLKCにクロックCLK3を、KクロックCLKKにクロックCLK4をそれぞれ選択し、クロック選択部30Y、30M、30C、30Kにそれぞれ出力する。
【0021】
トリガ信号TRは、時刻t0まではネゲートなので、同期検出部50Y、50M、50C、50Kは時刻t0までクロックの同期を検出していない。したがって、この期間には、クロック選択部30Yは入力クロックCLKとYクロックCLKYのうち、入力クロックCLKを同期クロック生成部40Yに出力する。クロック選択部30M、30C、30Kについても同様で、入力クロックCLKが選択されて同期クロック生成部40M、40C、40Kに出力される。
【0022】
時刻t0にトリガ信号TRがネゲートすると同期クロック生成部40Y、40M、40C、40Kは、クロック選択部30Y、30M、30C、30Kから出力されたクロック(この場合入力クロックCLK)をもとに、図5に示した同期クロックジェネレータのタイムチャート同様に、トリガ信号TRに同期した同期クロックCLKDを生成し、同期検出部50Yに出力する。
【0023】
同期検出部50Yは、同期クロック生成部40Yから出力された同期クロックCLKDの立ち上がりを検出すると(この場合時刻t1)、クロック選択部30Yへ出力しているクロック選択信号SELYを位相選択部10の出力であるYクロックCLKYを選択するように変化させる(この場合は、“Low”から“High”に変化させる)。同様にして、同期検出部50M、50C、50Kもクロック選択部30M、30C、30Kに出力しているクロック選択信号SELM、SELC、SELKを位相選択部10の出力であるMクロックCLKM、CクロックCLKC、KクロックCLKKを選択するように変化させる。この結果、クロック選択部30Y、30M、30C、30Kからは、YクロックCLKY(クロックCLK1)、MクロックCLKM(クロックCLK2)、CクロックCLKC(クロックCLK3)、KクロックCLKK(クロックCLK4)が出力される。
【0024】
同期クロック生成部40Yは、クロック選択部30Yから入力されたYクロックCLKYをY用同期クロック信号CLKYOとして出力する。同様にして、同期クロック生成部40M、40C、40Kは、MクロックCLKM、CクロックCLKC、KクロックCLKKを、M用同期クロック信号CLKMO、C用同期クロック信号CLKCO、K用同期クロック信号CLKKOとしてそれぞれ出力する。
【0025】
このように実施の形態1では、T/8ステップ位相クロック生成部20で、予め入力クロックの位相をT/8ずつ遅延させた8本のクロックを生成し、位相選択部10で、Y位相制御信号、M位相制御信号、C位相制御信号、K位相制御信号に従いY、M、C、K用の制御クロックをT/8ステップ位相クロック生成部20で生成された8本のクロックからそれぞれ選択しておく。一方Y、M、C、K用の同期クロック生成部は、入力クロックを基準として外部入力されるトリガ信号TRと同期をとり、同期が取れた時点で選択しておいたY、M、C、K用の制御クロックを出力するようにしているため、外部で調整することなく単一トリガ入力でトリガ入力に同期した4本の遅延時間が異なるクロックを出力することができる。
【0026】
なお、入力クロックを基準にして異なる遅延の位相を有するクロックの生成は8本に限るものではなく、入力クロックの周期Tを均等に分割した遅延T/n(n>1、nは整数)であればかまわない。
【0027】
また、外部より入力される制御信号もY、M、C、K等に限らずm(m>1、mは整数)個でもよい。また、それに伴い、位相の異なるクロック信号も、クロック選択部も、同期クロック生成部も、同期検出部もm個あればよい。
【0028】
実施の形態2.
図4を用いてこの発明の実施の形態2を説明する。この実施の形態2は、実施の形態1の入力クロックを基準としてT/8ずつ遅延させ異なる位相を有する8本のクロックを生成するT/8ステップ位相クロック生成部20をDLL(Delay Locked Loop)回路で実現するものである。
【0029】
図4は、実施の形態2の同期クロック位相制御回路の構成を示すブロック図である。図1に示した実施の形態1と同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。
【0030】
T/8ステップ位相クロック生成部60は、遅延回路61と、位相比較器62と、チャージポンプ63と、LowPassFilter64を備えている。
【0031】
遅延回路61は、入力信号の遅延を任意に変更可能な8個の遅延素子61a〜61hで構成され、これらの遅延素子61a〜61hは周期Tの入力クロックの位相をT/8ずつ遅延させ8本のクロックを出力する。
【0032】
位相比較器62は、入力クロックの位相と遅延回路61の最終段のクロック出力の位相を比較し、2つの位相差成分をパルス状の位相差信号として出力する。
【0033】
チャージポンプ63は、位相比較器62から出力された位相差信号を遅延回路61の遅延調整に用いられるレベルに昇圧する。
【0034】
LowPassFilter64は、チャージポンプ63で昇圧された位相差信号の高周波成分を遮断し、遅延回路61の遅延制御信号を出力する。
【0035】
つぎに、この実施の形態2の同期クロック位相制御回路の動作を説明する。入力クロックCLKは、T/8ステップ位相クロック生成部60の遅延回路61と位相比較器62に入力される。遅延回路61に入力された入力クロックCLKは、遅延素子61a〜61hで入力クロックCLKの周期Tに対してT/8ずつ遅延され、入力クロックCLKと同位相のクロックCLK0を含む8本のクロックCLK0〜7を生成し、生成されたクロックCLK0〜7は、位相選択部10に出力される。
【0036】
位相比較器62は、入力クロックCLKと遅延回路61の最終段の遅延素子61hを通過したクロックCLK0の位相を比較する。クロックCLK0は、T/8の遅延を有する遅延素子を8段(遅延素子61a〜61h)通過しているので、その遅延時間は(T/8)×8=Tとなり、入力クロックCLKと同位相でなければならない。クロックCLK0の位相が入力クロックCLKに対して遅れている場合は、遅延回路61の遅延素子61a〜61hの遅延時間を少なくするように、クロックCLK0の位相が入力クロックCLKに対して進んでいる場合は、遅延回路61の遅延素子61a〜61hの遅延時間を増やすように微調整を行う必要がある。位相比較器62は、入力クロックCLKとクロックCLK0の位相比較を行い、位相差成分信号をチャージポンプ63に出力する。
【0037】
チャージポンプ63は、位相比較器62から出力された位相差成分信号を遅延回路61の遅延素子61a〜61hの遅延調整が可能なレベルに昇圧する。チャージポンプ63で昇圧された位相差成分信号は、LowPassFilter64で高周波成分を除去され遅延回路61に入力される。遅延回路61は、LowPassFilter64から出力された位相差成分信号に基づき、遅延素子61a〜61hがT/8の遅延になるよう調整する。
【0038】
T/8ステップ位相クロック生成部60から出力されたT/8ずつ位相が遅延した8つのクロックを位相選択部10がY位相制御信号、M位相制御信号、C位相制御信号、K位相制御信号に基づいて選択し、トリガ信号TRがネゲートし、同期クロック生成部40Y、40M、40C、40Kそれぞれがクロック選択部30Y、30M、30C、30Kで選択された入力クロックCLKを基準にトリガ信号TRに同期したクロックを生成し、トリガ信号TRに同期したクロックが生成されたことを同期検出部50Y、50M、50C、50Kが検出し位相選択部10で選択したクロックに切り換えてトリガ信号TRに同期し、異なる遅延を有する4本のクロック、Y用同期クロック信号CLKYO、M用同期クロック信号CLKMO、C用同期クロック信号CLKCO、K用同期クロック信号CLKKOを出力する動作については、図2のタイムチャートを参照して説明した実施の形態1の動作と同様となるので、ここではその説明を省略する。
【0039】
本出願人は、特開平4−363914号公報、特開平5−110388号公報、特開平5−029891号公報において、高周波クロックを用いずに高い同期精度を有し、基準となる基本クロック信号に対してどのようなタイミングで非同期トリガ信号が供給されても、この非同期トリガ信号の立下りから実質的に一定の時間だけシフトさせて出力クロック信号を発生させるクロック発生回路を既に出願している。これらのクロック発生回路を本発明の同期クロック生成部40Y、40M、40C、40Kに適用すれば、高周波クロックを用いずにY、M、C、Kの各色での制御クロックを単一トリガに同期して異なる遅延をもつクロックを生成することができる。
【0040】
このように実施の形態2では、T/8ステップ位相クロック生成部60をDLL回路で実現して、T/8ステップ位相クロック生成部20で、予め入力クロックの位相をT/8ずつ遅延させた8本のクロックを生成し、位相選択部10で、Y位相制御信号、M位相制御信号、C位相制御信号、K位相制御信号に従いY、M、C、K用の制御クロックをT/8ステップ位相クロック生成部20で生成された8本のクロックからそれぞれ選択しておく。一方Y、M、C、K用の同期クロック生成部は、入力クロックを基準として外部入力されるトリガ信号TRと同期をとり、同期がとれた時点で選択しておいたY、M、C、K用の制御クロックを出力するようにしているため、単一トリガ入力でトリガ入力に同期した4本の遅延時間が異なるクロックをY、M、C、K各色の制御クロックとして出力することができる。
【0041】
また、T/8ステップ位相クロック生成部60をDLL回路で実現し、同期クロック生成部40Y、40M、40C、40Kに本出願人が既に出願しているクロック生成回路を適用することで、本発明の同期クロック位相制御回路を1チップのLSIとして実現することができる。
【0042】
【発明の効果】
以上説明したように、この発明にかかる同期クロック位相制御回路によれば、周期Tの入力クロック信号を基準クロックとして、T/n(n>1、nは整数)ずつ遅延させた位相の異なるn個のクロックを生成し、生成されたn個のクロックからm(m>1、mは整数)個の遅延のクロックを選択しておき、入力クロック信号と非同期のトリガ信号がネゲートすると、基準クロックを用いてトリガ信号と同期を取り、同期が取れた後、予め選択しておいたm個のクロックを出力するようにしているため、単一トリガ入力でトリガ入力に同期した複数の遅延時間が異なるクロックを外部で微調整することなしに得ることができる。
【0043】
つぎの発明によれば、位相クロック生成部にDLL回路を用いるようにしているため、1チップのLSIとして実現することができる。
【図面の簡単な説明】
【図1】 実施の形態1の同期クロック位相制御回路の構成を示すブロック図である。
【図2】 実施の形態1の同期クロック位相制御回路の動作を説明するためのタイムチャートである。
【図3】 図1に示すT/8ステップ位相クロック生成部の動作を説明するためのタイムチャートである。
【図4】 実施の形態2の同期クロック位相制御回路の構成を示すブロック図である。
【図5】 従来の技術の同期クロックジェネレータのタイムチャートである。
【符号の説明】
10 位相選択部、20,60 T/8ステップ位相クロック生成部、30Y,30M,30C,30K クロック選択部、40Y,40M,40C,40K同期クロック生成部、50Y,50M,50C,50K 同期検出部、61a,61b,61c,61d,61e,61f,61g,61h 遅延素子、62位相比較器、63 チャージポンプ、64 LowPassFilter。
Claims (2)
- 外部より入力された周期Tの基準クロック信号を入力とし、該基準クロック信号をT/n(n>1、nは整数)ずつ遅延させ位相の異なるn個のクロック信号を生成する位相クロック生成部と、
外部より入力されたm(m>1、mは整数)個の制御信号に基づき前記位相クロック生成部で生成された位相の異なるn個のクロック信号の中から位相の異なるm個のクロック信号をそれぞれ選択する位相選択部と、
同期検出部から検出信号が入力されるまでは前記基準クロック信号を選択し、同期検出部から検出信号が入力された後は前記位相選択部で選択されたクロック信号を選択するm個のクロック選択部と、
前記外部より入力された基準クロック信号に対して非同期であるトリガ信号が有効になると、前記クロック選択部から出力される基準クロック信号をもとにトリガ信号に同期した同期クロックを生成して同期検出部に出力するとともに、該同期検出部への同期クロックの出力後に前記クロック選択部から入力される前記位相選択部で選択されたクロック信号を出力クロックとして出力するm個の同期クロック生成部と、
前記同期クロック生成部から出力される同期クロック信号の信号変化を検出した場合に検出信号を前記クロック選択部に出力するm個の同期検出部と、
を備えることを特徴とする同期クロック位相制御回路。 - 前記位相クロック生成部にDLL回路を用いることを特徴とする請求項1に記載の同期クロック位相制御回路。
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