JPS637021A - 同期化多相クロツク生成装置 - Google Patents
同期化多相クロツク生成装置Info
- Publication number
- JPS637021A JPS637021A JP61152016A JP15201686A JPS637021A JP S637021 A JPS637021 A JP S637021A JP 61152016 A JP61152016 A JP 61152016A JP 15201686 A JP15201686 A JP 15201686A JP S637021 A JPS637021 A JP S637021A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- clocks
- circuit
- synchronized
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 23
- 238000001514 detection method Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims 1
- 238000003384 imaging method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 241000277269 Oncorhynchus masou Species 0.000 description 1
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dot-Matrix Printers And Others (AREA)
- Laser Beam Printer (AREA)
- Exposure Or Original Feeding In Electrophotography (AREA)
- Facsimile Scanning Arrangements (AREA)
- Facsimile Transmission Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、外部信号に同期した多相クロックを生成する
同期化クロック作成装置に関する。
同期化クロック作成装置に関する。
たとえば、レーザプリンタ等においては、レーザビーム
の変調信号と走査位置上を同期させる必要がある。この
ため、レーザビームの走査位置を検出し、この検出信号
に画像レートクロックを同期させている。
の変調信号と走査位置上を同期させる必要がある。この
ため、レーザビームの走査位置を検出し、この検出信号
に画像レートクロックを同期させている。
第４図は一般のレーザプリンタ等の走査部の概略構成を
示す斜視図である。この図において、Ｉは半導体レーザ
光源、２は一定速度で回転する回転多面鏡、３は結像レ
ンズ、４は感光ドラムである。半導体レーザ光＃１から
は画信号にしたがって変調されたレーザビーム５が出力
されるが、これは回転多面鏡２によって感光ドラム４の
軸方向に振られ、結像レンズ３を介して感光ドラム４に
結像される。
示す斜視図である。この図において、Ｉは半導体レーザ
光源、２は一定速度で回転する回転多面鏡、３は結像レ
ンズ、４は感光ドラムである。半導体レーザ光＃１から
は画信号にしたがって変調されたレーザビーム５が出力
されるが、これは回転多面鏡２によって感光ドラム４の
軸方向に振られ、結像レンズ３を介して感光ドラム４に
結像される。
回転多面鏡２によって振られたレーザビーム６によって
感光ドラム４は走査され、その表面に画信号に対応した
潜像が記録されるが、この潜像を正しい位置に安定に記
録するためには感光ドラム４の走査と画信号レートクロ
ックとの同期をとる必要がある。その目的で設けられて
いるのが受光素子７であり、■ラインの走査の開始時に
受光素子７はレーザビーム６を検出し、位置検出信号を
出力する。そして、この位置検出信号に画信号レートク
ロックを同期化させる。
感光ドラム４は走査され、その表面に画信号に対応した
潜像が記録されるが、この潜像を正しい位置に安定に記
録するためには感光ドラム４の走査と画信号レートクロ
ックとの同期をとる必要がある。その目的で設けられて
いるのが受光素子７であり、■ラインの走査の開始時に
受光素子７はレーザビーム６を検出し、位置検出信号を
出力する。そして、この位置検出信号に画信号レートク
ロックを同期化させる。
同期化された画信号レートクロックを生成する従来の同
期化クロック生成装置としては、特開昭６０−７５１６
７号公報に記載のものが知られている。第５図はそのよ
うな従来の同期化クロック生成装置のブロック図である
。この図において、基準発振器１１は、画信号レートク
ロックの整数倍の周波数のマスタークロック１２を発生
する。同期化回路１３は、マスタークロック１２をサン
プリングクロックとして受光素子７からの位置検出信号
１４をサンプリングし、マスタークロック１２に同期さ
せた位置検出信号１４の同期化信号１５を出力する。分
周回路１６は、マスタークロック１２を分周することに
より画信号レートクロック１７を出力するが、１ライン
毎に同期化信号１５によってリセットされる。したがっ
て、画信号レートクロックエフは位置検出信号１４に同
期化される。
期化クロック生成装置としては、特開昭６０−７５１６
７号公報に記載のものが知られている。第５図はそのよ
うな従来の同期化クロック生成装置のブロック図である
。この図において、基準発振器１１は、画信号レートク
ロックの整数倍の周波数のマスタークロック１２を発生
する。同期化回路１３は、マスタークロック１２をサン
プリングクロックとして受光素子７からの位置検出信号
１４をサンプリングし、マスタークロック１２に同期さ
せた位置検出信号１４の同期化信号１５を出力する。分
周回路１６は、マスタークロック１２を分周することに
より画信号レートクロック１７を出力するが、１ライン
毎に同期化信号１５によってリセットされる。したがっ
て、画信号レートクロックエフは位置検出信号１４に同
期化される。
しかし、上述の同期化クロック生成装置では、画信号レ
ートクロック１７が単相であるため、縦続接続された複
数の回路を高速動作させることができない。すなわち、
単相クロックの場合、クロック周波数を高めてい（とタ
イミングマージンが少なくなるため、回路動作が不安定
になる。
ートクロック１７が単相であるため、縦続接続された複
数の回路を高速動作させることができない。すなわち、
単相クロックの場合、クロック周波数を高めてい（とタ
イミングマージンが少なくなるため、回路動作が不安定
になる。
この問題を解決するために、クロックを多相とし、縦続
接続された各回路を基準クロックの１周期内で多相クロ
ックにより順次駆動することが考えられる。しかし、単
に多相としただけでは多相クロックの位相と位置検出信
号との位相が一致せず、回路の動作がレーザビームの走
査と非同期に行われるため、生成画像の同期が合わず、
見苦しい画像となるという問題があった。
接続された各回路を基準クロックの１周期内で多相クロ
ックにより順次駆動することが考えられる。しかし、単
に多相としただけでは多相クロックの位相と位置検出信
号との位相が一致せず、回路の動作がレーザビームの走
査と非同期に行われるため、生成画像の同期が合わず、
見苦しい画像となるという問題があった。
本発明は、上述の問題点を解決するために案出されたも
のであって、同期精度が高い同期化多相クロックを簡単
な回路構成で得ることを目的とする。
のであって、同期精度が高い同期化多相クロックを簡単
な回路構成で得ることを目的とする。
本発明の同期化多相クロック生成装置は、上記目的を達
成するため、互いに周波数が同一で位相が異なる複数の
クロックを発生するクロック発生手段と、外部信号によ
り上記複数のクロックを検出する手段又は上記複数のク
ロックにより外部信号を検出する手段と、この検出結果
により上記クロック発生手段を初期化する手段とを備え
たことを特徴とする。
成するため、互いに周波数が同一で位相が異なる複数の
クロックを発生するクロック発生手段と、外部信号によ
り上記複数のクロックを検出する手段又は上記複数のク
ロックにより外部信号を検出する手段と、この検出結果
により上記クロック発生手段を初期化する手段とを備え
たことを特徴とする。
以下、図面を参照しながら実施例に基づいて本発明の特
徴を具体的に説明する。
徴を具体的に説明する。
第１図は本発明に係る同期化多相クロック生成装置の一
実施例である。２０は多相タロツク発生回路であり、発
振器２１と複数のフリップフロップ２２ａ〜２２ｄから
なる既知のリングカウンタ回路とから構成されている。
実施例である。２０は多相タロツク発生回路であり、発
振器２１と複数のフリップフロップ２２ａ〜２２ｄから
なる既知のリングカウンタ回路とから構成されている。
該多相クロック発生回路２０は、第２図に示すように、
発振器２１の出力から、周波数が同一で位相が２周期ず
れた４種類のクロックＦＯ，Ｆｌ、Ｆ２．Ｆ３を発生す
る回路である。
発振器２１の出力から、周波数が同一で位相が２周期ず
れた４種類のクロックＦＯ，Ｆｌ、Ｆ２．Ｆ３を発生す
る回路である。
これらのクロックの内、クロックＦｌ、Ｆ２．Ｆ３はＤ
型フリップフロップ（以下Ｄ−Ｆ／Ｆと略記する）３１
ａ〜３１ｃのＤ端子に供給され、クロックＦＯに対して
逆位相のクロックＦＯはＤ−Ｆ／Ｆ ３２のリセット端
子に供給される。また、外部位相基準信号ＳがＤ−Ｆ／
Ｆ３２のクロック端子及び各ＡＮＤゲート３３ａ〜３３
ｃの一方の入力端子に供給される。また、Ｄ−Ｆ／Ｆ
３２の出力が各ＡＮＤゲート３３ａ〜３３ｃの他方の入
力端子に供給されると共に、各ローＦ／Ｆ ３１ａ〜３
１ｃのリセット端子に供給される。各ＡＮＤゲート３３
ａ〜３３ｃの出力は、各Ｄ−Ｆ／Ｆ ３１ａ〜３１ｃの
クロック端子に供給される。これらのＡＮＤゲート３３
ａ 〜３３ｃ、 Ｄ−Ｆ／Ｆ３２及びＤ−Ｆ／Ｆ ３１
ａ〜３１ｃによってクロック検出回路３０が構成される
。なお、Ｄ−Ｆ／Ｐ ３２のＤ端子は電源にプルアンプ
されている。
型フリップフロップ（以下Ｄ−Ｆ／Ｆと略記する）３１
ａ〜３１ｃのＤ端子に供給され、クロックＦＯに対して
逆位相のクロックＦＯはＤ−Ｆ／Ｆ ３２のリセット端
子に供給される。また、外部位相基準信号ＳがＤ−Ｆ／
Ｆ３２のクロック端子及び各ＡＮＤゲート３３ａ〜３３
ｃの一方の入力端子に供給される。また、Ｄ−Ｆ／Ｆ
３２の出力が各ＡＮＤゲート３３ａ〜３３ｃの他方の入
力端子に供給されると共に、各ローＦ／Ｆ ３１ａ〜３
１ｃのリセット端子に供給される。各ＡＮＤゲート３３
ａ〜３３ｃの出力は、各Ｄ−Ｆ／Ｆ ３１ａ〜３１ｃの
クロック端子に供給される。これらのＡＮＤゲート３３
ａ 〜３３ｃ、 Ｄ−Ｆ／Ｆ３２及びＤ−Ｆ／Ｆ ３１
ａ〜３１ｃによってクロック検出回路３０が構成される
。なお、Ｄ−Ｆ／Ｐ ３２のＤ端子は電源にプルアンプ
されている。
クロックＦｌ、Ｆ２．Ｆ３及びＤ−Ｐ／Ｐ ３１ａ 〜
３１ｃの出力は、３個のＡＮＤゲート４１ａ〜４１ｃに
それぞれ入力され、各へＮＤゲート４１ａ〜４１ｃの出
力がＮＯＩ？ゲート４２に供給される。ＮＯＲゲート４
２の出力はリセット信号Ｒ３Ｔとして多相クロック発生
回路２０に供給される。これらＡＮＤゲート４１ａ〜４
１ｃ及びＮＯＲゲート４２からクロック選択回路４０が
構成される。このクロック選択回路４０において、クロ
ックＦ１〜Ｆ３とＤ−Ｆ／Ｐ ３１ａ〜３１ｃの出力と
の論理和をとることによりクロックＦ１〜Ｆ３のうち一
つ以上が選択され、この選択結果に応じて多相タロツク
発生回路２０が初期化される。
３１ｃの出力は、３個のＡＮＤゲート４１ａ〜４１ｃに
それぞれ入力され、各へＮＤゲート４１ａ〜４１ｃの出
力がＮＯＩ？ゲート４２に供給される。ＮＯＲゲート４
２の出力はリセット信号Ｒ３Ｔとして多相クロック発生
回路２０に供給される。これらＡＮＤゲート４１ａ〜４
１ｃ及びＮＯＲゲート４２からクロック選択回路４０が
構成される。このクロック選択回路４０において、クロ
ックＦ１〜Ｆ３とＤ−Ｆ／Ｐ ３１ａ〜３１ｃの出力と
の論理和をとることによりクロックＦ１〜Ｆ３のうち一
つ以上が選択され、この選択結果に応じて多相タロツク
発生回路２０が初期化される。
次に第２図のタイミングチャートに基づいて動作を説明
する。
する。
Ｄ−Ｆ／Ｆ ３２はクロックＦＯにより周期的にリセッ
トされるので、外部位相基準信号Ｓが供給されていない
状態では、Ｄ−Ｆ／Ｆ ３２の出力はローレベルとなっ
ている。したがって、各ＡＮＤゲート３３ａ〜３３ｃは
閉状態であり、また各Ｄ−Ｆ／Ｆ ３１ａ〜３１ｃはリ
セットされている。
トされるので、外部位相基準信号Ｓが供給されていない
状態では、Ｄ−Ｆ／Ｆ ３２の出力はローレベルとなっ
ている。したがって、各ＡＮＤゲート３３ａ〜３３ｃは
閉状態であり、また各Ｄ−Ｆ／Ｆ ３１ａ〜３１ｃはリ
セットされている。
いま、外部位相基準信号Ｓが入力すると、Ｄ−Ｆ／Ｆ３
２の出力がハイレベルとなる。したがって、各ＡＮＤゲ
ー） ３３ａ〜３３ｃが開状態となり、外部位相基準信
号Ｓが各Ｄ−Ｆ／Ｆ ３１ａ〜３１ｃのクロック端子に
供給される。したがって、外部位相基準信号Ｓが入力し
たときのクロックＦｌ、Ｆ２．Ｆ３の状態がＤ−Ｆ／Ｐ
３１ａ〜３１ｃにラッチされ、Ｄ−Ｆ／Ｆ ３１ａ
〜３１ｃの出力は、第２図に示す例の場合、ハイレベル
、ローレベル。
２の出力がハイレベルとなる。したがって、各ＡＮＤゲ
ー） ３３ａ〜３３ｃが開状態となり、外部位相基準信
号Ｓが各Ｄ−Ｆ／Ｆ ３１ａ〜３１ｃのクロック端子に
供給される。したがって、外部位相基準信号Ｓが入力し
たときのクロックＦｌ、Ｆ２．Ｆ３の状態がＤ−Ｆ／Ｐ
３１ａ〜３１ｃにラッチされ、Ｄ−Ｆ／Ｆ ３１ａ
〜３１ｃの出力は、第２図に示す例の場合、ハイレベル
、ローレベル。
ローレベルとなる。これにより、クロックＦ１に対応す
るＡＮＤＮＯゲート４２出力がハイレベル、ＮＯＲゲー
ト４２の出力、すなわち、リセット信号Ｒ３Ｔがローレ
ベルとなる。したがって、多相クロック発生回路２０の
各フリップフロップ２２ａ〜２２ｄがリセットされ初期
化される。すなわち、クロック１７０〜Ｆ３がハイレベ
ル、ローレベル、ローレベル、ローレベルの状態になり
、これ以降は外部位相基準信号Ｓに同期してクロックＦ
Ｏ，Ｆｌ 、 Ｆ２． Ｆ３が順次発生する。
るＡＮＤＮＯゲート４２出力がハイレベル、ＮＯＲゲー
ト４２の出力、すなわち、リセット信号Ｒ３Ｔがローレ
ベルとなる。したがって、多相クロック発生回路２０の
各フリップフロップ２２ａ〜２２ｄがリセットされ初期
化される。すなわち、クロック１７０〜Ｆ３がハイレベ
ル、ローレベル、ローレベル、ローレベルの状態になり
、これ以降は外部位相基準信号Ｓに同期してクロックＦ
Ｏ，Ｆｌ 、 Ｆ２． Ｆ３が順次発生する。
なお、クロックＦＯのタイミングで外部位相基準信号Ｓ
が入力されたときは、多相クロック発生回路２０を初期
化する必要がないため、このための回路は除いである。
が入力されたときは、多相クロック発生回路２０を初期
化する必要がないため、このための回路は除いである。
第３図は同期化多相クロック生成装置の他の実施例を示
す。
す。
この実施例においては、第１図のＤ−Ｆ／Ｆ ３１ａ〜
３１ｃのデータ入力とクロック入力を逆にしたものであ
る。すなわち、外部位相基準信号Ｓが、Ｄ−Ｆ／Ｆ３１
ａ〜３１ｃのＤ端子に供給され、クロックＦｌ、Ｆ２゜
Ｆ３が、各へＮＯゲート３３ａ〜３３Ｃの一方の入力端
子に供給される。したがって、クロックＦｌ、Ｆ２．Ｆ
３ののうち、ＡＮＤゲート３３ａ〜３３ｃで選択された
クロックの立ち上がりで外部位相基準信号Ｓの状態がＤ
−Ｆ／Ｆ ３１ａ〜３１ｃにランチされる。なお、本実
施例における基本的動作は、第１図に示す回路の動作と
同様であるので詳細説明は省略する。
３１ｃのデータ入力とクロック入力を逆にしたものであ
る。すなわち、外部位相基準信号Ｓが、Ｄ−Ｆ／Ｆ３１
ａ〜３１ｃのＤ端子に供給され、クロックＦｌ、Ｆ２゜
Ｆ３が、各へＮＯゲート３３ａ〜３３Ｃの一方の入力端
子に供給される。したがって、クロックＦｌ、Ｆ２．Ｆ
３ののうち、ＡＮＤゲート３３ａ〜３３ｃで選択された
クロックの立ち上がりで外部位相基準信号Ｓの状態がＤ
−Ｆ／Ｆ ３１ａ〜３１ｃにランチされる。なお、本実
施例における基本的動作は、第１図に示す回路の動作と
同様であるので詳細説明は省略する。
なお第１図及び第３図に示す実施例においては、クロッ
ク選択回路４０を、ＡＮＤゲート４１ａ〜４１ｃ及びＮ
ｏｔ？ゲート４２から構成したが、ルックアンプテーブ
ル形式のメモリを使用してもよい。また、クロックの相
数は４相に限定されるのものではなく任意である。
ク選択回路４０を、ＡＮＤゲート４１ａ〜４１ｃ及びＮ
ｏｔ？ゲート４２から構成したが、ルックアンプテーブ
ル形式のメモリを使用してもよい。また、クロックの相
数は４相に限定されるのものではなく任意である。
特に同期化多相クロック生成装置を、レーザビームプリ
ンタに適用し、ビーム位置検出信号を外部位相基準信号
Ｓとして使用し、クロックＦＯ，Ｆ１゜Ｆ２．Ｆ３を画
像レートクロックとすれば、同期の合った高品位の画像
生成が可能となる。すなわち、レーザビームプリンタに
おけるリアルタイムの画像処理システムでは、処理のタ
イミングマージンを上げるためクロックを多相化するが
、この多相クロックと回転多面鏡の回転位置を同期化す
ることにより、画像の正確な位置合わせが可能となる。
ンタに適用し、ビーム位置検出信号を外部位相基準信号
Ｓとして使用し、クロックＦＯ，Ｆ１゜Ｆ２．Ｆ３を画
像レートクロックとすれば、同期の合った高品位の画像
生成が可能となる。すなわち、レーザビームプリンタに
おけるリアルタイムの画像処理システムでは、処理のタ
イミングマージンを上げるためクロックを多相化するが
、この多相クロックと回転多面鏡の回転位置を同期化す
ることにより、画像の正確な位置合わせが可能となる。
以上述べたように、本発明によれば、外部信号により多
相クロックの位相が初期化されるので、多相クロックと
外部信号の同期化が高精度でかつ簡単な回路構成で可能
となる。また、高速動作が必要な回路等においては、多
相タロツクで制御されるシステムが使用されるが、この
システムと外部クロックとの同期が比較的安価に実現さ
れる。
相クロックの位相が初期化されるので、多相クロックと
外部信号の同期化が高精度でかつ簡単な回路構成で可能
となる。また、高速動作が必要な回路等においては、多
相タロツクで制御されるシステムが使用されるが、この
システムと外部クロックとの同期が比較的安価に実現さ
れる。
特に、レーザプリンタ等において本発明を適用した場合
は、両信号の位相とレーザビームの走査位相が同期する
ので同期乱れのない高品質な画像を得ることができる。
は、両信号の位相とレーザビームの走査位相が同期する
ので同期乱れのない高品質な画像を得ることができる。
第１図は本発明に係る同期化多相クロック生成装置の第
１の実施例、第２図は同実施例のタイミングチャート、
第３図は同期化多相クロックの生成装置の第２の実施例
を示す。また、第４図はレーザプリンタ等の走査部の概
略斜視図、第５図は従来の同期化単相クロック生成装置
を示す。 ２０：多相クロック発生回路 ２１：発振器 ２２ａ〜２２ｄ：フリップフロツプ ３０：クロック検出回路 ３１ａ 〜３１ｃ、３２ ： Ｄ型フリップフロップ３
０：クロック検出回路 ４０：クロック検出回路 ４１ａ〜４１ｃ ： ＡＮＤＮＯゲ ート ： ＮＯＲゲート 特許出願人 富士ゼロ・ノクス 株式会社代理人
手掘 益（ほか２名） ｊＩ Ｉ ＩＩ 、、ｓ。 第３図 ジ０ ／νｌ 第４図 第５図
１の実施例、第２図は同実施例のタイミングチャート、
第３図は同期化多相クロックの生成装置の第２の実施例
を示す。また、第４図はレーザプリンタ等の走査部の概
略斜視図、第５図は従来の同期化単相クロック生成装置
を示す。 ２０：多相クロック発生回路 ２１：発振器 ２２ａ〜２２ｄ：フリップフロツプ ３０：クロック検出回路 ３１ａ 〜３１ｃ、３２ ： Ｄ型フリップフロップ３
０：クロック検出回路 ４０：クロック検出回路 ４１ａ〜４１ｃ ： ＡＮＤＮＯゲ ート ： ＮＯＲゲート 特許出願人 富士ゼロ・ノクス 株式会社代理人
手掘 益（ほか２名） ｊＩ Ｉ ＩＩ 、、ｓ。 第３図 ジ０ ／νｌ 第４図 第５図
Claims (1)
- １、互いに周波数が同一で位相が異なる複数のクロック
を発生するクロック発生手段と、外部信号により上記複
数のクロックを検出する手段又は上記複数のクロックに
より外部信号を検出する手段と、この検出結果により上
記クロック発生手段を初期化する手段とを備えたことを
特徴とする同期化多相クロック生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61152016A JPS637021A (ja) | 1986-06-27 | 1986-06-27 | 同期化多相クロツク生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61152016A JPS637021A (ja) | 1986-06-27 | 1986-06-27 | 同期化多相クロツク生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS637021A true JPS637021A (ja) | 1988-01-12 |
Family
ID=15531216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61152016A Pending JPS637021A (ja) | 1986-06-27 | 1986-06-27 | 同期化多相クロツク生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS637021A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04363914A (ja) * | 1990-08-03 | 1992-12-16 | Mitsubishi Electric Corp | 同期クロック発生回路 |
| US7116746B2 (en) | 2002-04-03 | 2006-10-03 | Renesas Technology Corp. | Synchronous clock phase control circuit |
| JP2010081627A (ja) * | 2009-11-09 | 2010-04-08 | Fujitsu Ltd | 遅延ロックループ回路 |
| JP2013238411A (ja) * | 2012-05-11 | 2013-11-28 | Hitachi High-Technologies Corp | 試料表面検査方法及び装置 |
-
1986
- 1986-06-27 JP JP61152016A patent/JPS637021A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04363914A (ja) * | 1990-08-03 | 1992-12-16 | Mitsubishi Electric Corp | 同期クロック発生回路 |
| US7116746B2 (en) | 2002-04-03 | 2006-10-03 | Renesas Technology Corp. | Synchronous clock phase control circuit |
| JP2010081627A (ja) * | 2009-11-09 | 2010-04-08 | Fujitsu Ltd | 遅延ロックループ回路 |
| JP2013238411A (ja) * | 2012-05-11 | 2013-11-28 | Hitachi High-Technologies Corp | 試料表面検査方法及び装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS637021A (ja) | 同期化多相クロツク生成装置 | |
| JPS6111720A (ja) | 画像形成装置 | |
| JPS6341466B2 (ja) | ||
| JP2693523B2 (ja) | 多点同期方式の光走査装置 | |
| JPH01218167A (ja) | クロツク信号発生装置 | |
| JPS60153259A (ja) | レ−ザプリンタの同期装置 | |
| JPS61150566A (ja) | 光走査装置における画像走査クロツク発生装置 | |
| JP2670043B2 (ja) | 光走査装置の同期回路 | |
| JP3056505B2 (ja) | 同期回路 | |
| JP3184583B2 (ja) | 同期信号発生装置、同期クロック信号発生装置及び画像形成装置 | |
| JPH03213010A (ja) | クロック発生器 | |
| JPS62161271A (ja) | レ−ザ−ビ−ムプリンタの同期回路 | |
| JPH04316269A (ja) | 走査ビーム同期制御装置 | |
| JP2600168B2 (ja) | 画像記録装置 | |
| JPH02114715A (ja) | 遅延信号発生回路 | |
| JPS6075167A (ja) | 同期化クロツク作成装置 | |
| JP2528965B2 (ja) | クロック位相制御回路 | |
| JPH01174977A (ja) | 動作検出装置 | |
| JP3280724B2 (ja) | 画像インタフェース回路 | |
| JPS6318766A (ja) | 回転多面鏡を用いた画像記録装置 | |
| JP2507514B2 (ja) | ディジタル位相比較器 | |
| JPH0236631A (ja) | ピット位相同期回路 | |
| JPH0661856A (ja) | Ａ／ｄ変換器 | |
| JPH0345074A (ja) | 光走査装置 | |
| JPH01162073A (ja) | 同期クロック生成回路 |