JPH02114715A

JPH02114715A - 遅延信号発生回路

Info

Publication number: JPH02114715A
Application number: JP63268974A
Authority: JP
Inventors: Norifumi Ito; 伊藤　憲文
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1988-10-25
Filing date: 1988-10-25
Publication date: 1990-04-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、レーザビームプリンタの同期クロック発生回
路、更には、基準クロックで動作するＣＰＵと周辺ＬＳ
Ｉとのインターフェース回路に用いられる遅延信号発生
回路に関する。

従来の技術一般に、レーザビームプリンタ等にあっては、同期クロ
ック発生等のため、例えば第４図に示すように原波形に
対して複数種類の時間的遅れを持った複数の波形、即ち
遅延波形１，２，３．４・・・が必要な場合がある。こ
のように原信号波形から遅延時間を持つ波形信号を得る
には、ＣＲ発振器又はデイレイ・ラインなどの遅延素子
を使用するのが一般的である。

発明が解決しようとする課題しかし、ＣＲ発振器の場合、温度の影響などにより動作
が不安定となりやすく、高精度なる遅延時間を持たせる
必要のある回路では使用できないものである。

一方、デイレイ・ライン方式によれば動作が安定する反
面、比較的高価であり、かつ、遅延時間も限定され自由
度に欠けるという不便さがある。

課題を解決するための手段所定期間以上にわたるＨレベル状態とＬレベル状態とを
単発して発生させ又は繰返して発生させた基準信号を用
い、所望の遅延時間周期を発生する源発振器と、前記基
準信号と前記源発振器からの遅延時間信号が入力されこ
の遅延時間のＮ倍（但し、Ｎは整数）の時間遅れを持つ
時期から分周を開始する複数個の遅延同期分周器とを設
ける。

作用基準信号と源発振器からの遅延時間信号が入力される複
数個の遅延同期分周器が、各々源発振器により遅延時間
のＮ倍の時間遅れを持つ時期から分周を開始することに
より、比較的自由度の大きい遅延時間が得られる。この
際、源発振器の遅延時間周期が高精度であれば、高精度
で高安定なる波形遅延回路となる。

実施例本発明の一実施例を第１図ないし第３図に基づいて説明
する。本実施例は、第１図に示すように、基準信号■と
源発振器１からのクロック信号■とが各々入力されるａ
、ｂ、〜２ｍで示す複数個の遅延同期分周器２を設けた
ものである。

ここに、基準信号■は、第３図に示すように、少なくと
も源発振器１からのクロック信号■の４クロック分のＬ
レベル状態から、少なくとも源発振器１からのクロック
信号■の４クロック分のＨレベル状態を保持する信号で
ある。この基準信号■は、このようなＬレベル状態、Ｈ
レベル状態につき、単発して発生させるものでも、繰返
して発生させるものでもよい。このような基準信号■を
、第２図に示すようにＩＣ３，４（７４Ｌ３７４使用）
により源発振器１からのクロック信号■と同期をとりな
から遅延させ、ＯＲゲート５を経てロードＬｏａｄ信号
■を作成する。

また、前記遅延同期分周器２は、例えば３個とした場合
、第２図に示すように各々クロック同期カウンタ６．７
．８と次段のカウンタ９，１０゜１１とからなる。ここ
に、これらのカウンタ６〜１１は何れも７４Ｌ３１６３
なるＩＣからなる。

クロック同期カウンタ６．７．８のデータＤＡＴＡＡ、
Ｂ、Ｃ，Ｄは前記ＯＲゲート５からのロード信号■によ
りロードされる。この時、ロードするデータＤＡＴＡに
よって出力するクリア信号■■■の長さが決定される。

本実施例では、判りやすくするため、第３図に示すよう
にＤＡＴＡを固定とし、クリア信号■■■を１周期ずつ
ずらしているが、例えばＤＡＴＡの前段にレジスタを設
けることにより、遅延時間を必要に応じて変更すること
も可能であり、また、遅延間隔も１周期間隔とする必要
はない。ＤＡＴＡがロードされると、クロック同期カウ
ンタ６．７．８のカウント出力ＣＯ端子はＬレベルとな
ることにより、これらのクロック同期カウンタ６．７．
８のイネーブル端子がＨレベルとなるため、カウント動
作を開始する。カウント動作は源発振器１からクロック
信号■が入力される毎にＤＡＴＡが１ずつ加算され、全
てのＤＡＴＡが１になった時にカウント出力Ｃ○端子が
Ｈレベルとなる。よって、クロック同期カウンタ６．７
．８のイネーブル端子がＬレベルとなるため、以降のク
ロック信号■の入力に対しカウント動作を停止する。こ
のような動作により、第３図中に示すようなりリア信号
■■■が作成される。

これらのクリア信号■■■は次段のカウンタ９゜１０．
１１のクリア端子に入力され、クリア信号■■■のＬレ
ベル期間中、これらのカウンタ９゜１０．１１のＱＣ端
子からの出力は常にＬレベルとなる。クリア端子に対す
る入力がＨレベルになると、源発振器１からクロック信
号■が入力される毎にカウント動作を行い、クロック信
号■■■で示すような源発振器１のクロック信号■に同
期した複数種の分局クロックが得られる。

なお、第２図中に示す各種Ｉｃにつき、図示しないあき
入力端子はプル・アップとし、図示しないあき出力端子
は何も接続されていないものとする。

このようにして、源発振器１からのクロック信号■に同
期したＮ倍（但し、Ｎは整数）の時間遅れを持ち、源発
振器１からのクロック信号■の周期の整数倍の周期を持
つ分局クロック信号■■■を得ることができる。よって
、遅延時間の最小単位が源発振器１のクロック信号■の
周期に限定されるものの、デイレイ・ライン方式よりも
自由度が大きくて低コストのものとなる。また、源発振
器１に精度のよい水晶発振器を使用すれば、高精度・高
安定な波形遅延回路を実現できる。

また、基準信号■が繰返し波形であり、これに同期した
多相の同期クロック信号が必要な場合、本発明は特に有
効である。例えば、レーザビームを回転駆動されるポリ
ゴンミラーで感光体上を走査させて静電潜像を形成する
レーザビームプリンタにあっては、一般に、感光体上に
レーザビームが入射する以前にレーザビームの位置を検
知する手段を設け、その検知信号と同期したクロック信
号を基準としてレーザビームに変調をかけるが、この時
、本発明による遅延クロック信号を用いれば変調回路の
設計が容易となる。

さらに、基準クロック信号に同期して動作するＣＰＵ回
路においては、電源リセット信号を本発明における基準
信号■とし、多相の同期した遅延クロック信号を利用す
ることにより、より高速に動作するＣＰＵ周辺回路を設
計することができる。

発明の効果本発明は、上述したように所定期間以上にわたるＨレベ
ル状態とＬレベル状態とを単発して発生させ又は繰返し
て発生させた基準信号を用い、所望の遅延時間周期を発
生する源発振器と、前記基準信号と前記源発振器からの
遅延時間信号が入力されこの遅延時間のＮ倍（但し、Ｎ
は整数）の時間遅れを持つ時期から分周を開始する複数
個の遅延同期分周器とを設けたので、遅延時間の最小単
位が源発振器からの遅延時間信号の周期に限定されるも
のの、デイレイ・ライン方式に比して自由度が大きくて
低コストのものとすることができ、また、ＣＲ素子方式
等に比しても、高精度・高安定化の容易なものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
より具体的なブロック図、第３図はタイミングチャート
、第４図は従来例を示すタイミングチャートである。１・・・源発振器、２・・・遅延同期分周回踏出　願　
人　　　株式会社　　　リ　コＯＯ ○ＯＯｏＯ

Claims

【特許請求の範囲】

　所定期間以上にわたるＨレベル状態とＬレベル状態と
を単発して発生させ又は繰返して発生させた基準信号と
、所望の遅延時間周期を発生する源発振器と、前記基準
信号と前記源発振器からの遅延時間信号が入力されこの
遅延時間のＮ倍（但し、Ｎは整数）の時間遅れを持つ時
期から分周を開始する複数個の遅延同期分周器とからな
ることを特徴とする遅延信号発生回路。