JPH08167845A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＰＬＬ回路のロックレンジを拡大して、光デ
ィスク再生装置等に好適なＰＬＬ回路を実現する。 【構成】 抵抗（Ｒ１）とコンデンサ（Ｃ１）からなる
第１の低域通過フィルタの入力と出力とを短絡するライ
ンを設け、この短絡ラインにアナログバッファ回路（Ｂ
ＵＦ）、抵抗（Ｒ２）とコンデンサ（Ｃ２）からなる第
２の低域通過フィルタ、アナログスイッチ（ＡＳＷ）を
介挿する。位相検出パルスが出力されない期間はアナロ
グスイッチ（ＡＳＷ）が導通し、第１の低域通過フィル
タの出力と入力が直流的に短絡される。これによりコン
デンサ（Ｃ１）の放電による位相誤差情報の損失が無く
なり大幅にロックレンジを拡大できる。また、短絡ライ
ンに介挿された第１の低域通過フィルタよりも遮断周波
数が低い第２の低域通過フィルタによって、第１の低域
フィルタで遮断できずに通過した入力信号中のノイズ成
分（偽位相情報）を第２の低域フィルタにて大幅に除去
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、光ディスク再生装置等
において用いられるＰＬＬ回路に関する。

【０００２】

【従来の技術】ディジタル情報をＲＬＬ（Run Length L
imited）符号に変調した後、ＮＲＺＩ変換して記録した
光ディスクを再生する再生装置がある。

【０００３】図３は光ディスク再生装置における再生信
号処理系の構成を示すブロック図である。光ディスク１
に記録された信号は光ピックアップ２により読み出され
る。光ピックアップ２から出力信号は波形整形器３に入
力される。波形整形器３は符号間干渉等により波形歪が
生じている光ピックアップ２からの出力信号より前記歪
みを除去し、データスライス回路４に入力する。データ
スライス回路４は入力信号を所定レベルと比較し、２値
信号に変換する。２値信号に変換された再生信号はフリ
ップフロップ５およびＰＬＬ回路６に入力される。ＰＬ
Ｌ回路６は入力信号より該入力信号に位相同期した再生
クロック信号を生成する。生成された再生クロック信号
は前記フリップフロップ５および信号処理部７に入力さ
れる。フリップフロップ５はデータスライス回路４から
の再生２値信号をＰＬＬ回路６からの再生クロック信号
にてサンプリングする。フリップフロップ５の出力信号
は信号処理部７に入力される。信号処理部７は入力され
る再生信号と再生クロック信号より所定の処理を行い、
前記光ディスク１に記録されていたディジタル情報を出
力する。図４にＰＬＬ回路６に入力される入力信号およ
びＰＬＬ回路６から出力される再生クロック信号の波形
を示す。

【０００４】次に、従来のＰＬＬ回路の構成について説
明する。

【０００５】図５はこのＰＬＬ回路の構成を示す図であ
る。入力信号は第１のフリップフロップ（ＦＦ１）と第
１の排他的論理和回路（ＦＯＲ１）に入力される。第１
のフリップフロップ（ＦＦ１）の出力は第２のフリップ
フロップ（ＦＦ２）と第１の排他的論理和回路（ＥＯＲ
１）に入力される。第２のフリップフロップ（ＦＦ２）
の出力は第３のフリップフロップ（ＦＦ３）と第２の排
他的論理和回路（ＥＯＲ２）に入力される。第３のフリ
ップフロップ（ＦＦ３）の出力は第２の排他的論理和回
路（ＥＯＲ２）に入力される。第１の排他的論理和回路
（ＥＯＲ１）の出力は第１の３値信号バッファ回路（Ｔ
ＢＵＦ１）にゲート信号として入力される。第２の排他
的論理和回路（ＥＯＲ２）の出力は第２の３値信号バッ
ファ回路（ＴＢＵＦ２）にゲート信号として入力され
る。第１の３値信号バッファ回路（ＴＢＵＦ１）はゲー
ト信号が“Ｈ”の場合に回路電源電圧相当の電圧を出力
し、ゲート信号が“Ｌ”の場合に高インピーダンス状態
となる。第２の３値信号バッファ回路（ＴＢＵＦ２）は
ゲート信号が“Ｈ”の場合に回路接地電圧相当の電圧を
出力し、ゲート信号が“Ｌ”の場合に高インピーダンス
状態となる。第１の３値信号バッファ回路（ＴＢＵＦ
１）の出力と第２の３値信号バッファ回路（ＴＢＵＦ
２）の出力は短絡され、抵抗（Ｒ３）に入力される。さ
らに、第１の３値信号バッファ回路（ＴＢＵＦ１）出力
および第２の３値信号バッファ回路（ＴＢＵＦ２）出力
は、抵抗（Ｒ１）を介して回路電源電圧相当の電圧に接
続され、且つ抵抗（Ｒ２）を介して接地される。抵抗
（Ｒ３）の出力はコンデンサ（Ｃ）を介して接地される
と共に増幅率αの電圧増幅器（ＡＭＰ）に入力される。
なお、抵抗（Ｒ３）とコンデンサ（Ｃ）により低域通過
フィルタが構成されている。電圧増幅器（ＡＭＰ）の出
力は電圧制御発振器（ＶＣＯ）に入力される。電圧制御
発振器（ＶＣＯ）は入力信号の電圧に比例した周波数を
持ち、デューティ比が50％の矩形波を出力する。電圧制
御発振器（ＶＣＯ）の出力信号は生成再生クロック信号
として出力されると共に論理反転回路（ＩＮＶ）および
第２のフリップフロップ（ＦＦ２）に入力される。論理
反転回路（ＩＮＶ）は入力信号の正負を反転し、第１の
フリップフロップ（ＦＦ１）および第３のフリップフロ
ップ（ＦＦ３）にクロック信号として出力する。

【０００６】次に、前記ＰＬＬ回路の動作を図６の各出
力信号波形を参照しつつ説明する。なお、図６における
各出力信号波形の符号ａ〜ｊは図５における各信号線に
付された符号に対応する。

【０００７】同図において、ａは入力信号、ｂは生成再
生クロック信号である。入力信号（ａ）の第１エッジは
生成再生クロック信号（ｂ）に対して位相進みの状態
を、第２エッジは生成再生クロック信号（ｂ）に対して
位相誤差のない状態を、第３エッジは生成再生クロック
信号（ｂ）に対して位相遅れの状態を示している。ｃは
生成再生クロック信号（ｂ）の論理反転信号である。
ｄ、ｅ、ｆはそれぞれ第１、第２、第３のフリップフロ
ップ（ＦＦ１〜３）の出力信号である。ｇは第１の排他
的論理和回路（ＥＯＲ１）の出力信号であり、“Ｈ”レ
ベルのパルス幅は生成再生クロック信号（ｂ）の１／２
周期に入力信号（ａ）と生成再生クロック信号（ｂ）と
の位相差分を加算したものとなる。なお、位相差分は入
力信号（ａ）が生成再生クロック信号（ｂ）に対して進
んでいる場合を正とする。ｈは第２の排他的論理和回路
（ＥＯＲ２）の出力信号であり、“Ｈ”レベルのパルス
幅は生成再生クロック信号（ｂ）の１／２周期に等しく
常に一定である。そしてこの第２の排他的論理和回路
（ＥＯＲ２）の出力パルス（ｈ）は第１の排他的論理和
回路（ＥＯＲ１）の出力パルス（ｇ）と対となって発生
する。（ｇ）のパルス幅から（ｈ）のパルス幅を引いた
時間間隔が上記の位相差分に相当する。ｉは抵抗（Ｒ
３）の入力信号である。この入力信号（ｉ）の電位は、
第１の排他的論理和回路（ＥＯＲ１）の出力信号（ｇ）
が“Ｈ”レベルの区間は少なくとも回路電源電圧相当の
電位となり、第２の排他的論理和回路（ＥＯＲ２）の出
力信号（ｈ）が“Ｈ”レベルの区間は少なくとも回路接
地電圧相当の電位となり、各排他的論理和回路（ＥＯＲ
１およびＥＯＲ２）の出力信号（ｇ）（ｈ）が共に
“Ｌ”レベルの区間は抵抗（Ｒ１）と抵抗（Ｒ２）によ
り分圧された電位となる。

【０００８】なお、抵抗（Ｒ３）の入力信号（ｉ）は、
排他的論理和回路（ＥＯＲ１またはＥＯＲ２）のパルス
発生後に電位が徐々に抵抗（Ｒ１）と抵抗（Ｒ２）によ
り分圧された電位となる。これは３値信号バッファ回路
（ＴＢＵＦ１，ＴＢＵＦ２）の内部容量に蓄積された電
荷が抵抗（Ｒ１またはＲ２）により放電されるためであ
る。３値信号バッファ回路（ＴＢＵＦ１，ＴＢＵＦ２）
の内部容量に蓄積された電荷は次に排他的論理和回路
（ＥＯＲ１またはＥＯＲ２）からパルスが発生されるま
でに十分に放電されなければならない。なぜならば、放
電されない電荷相当分が位相検出誤差となるからであ
る。抵抗（Ｒ３）の入力信号（ｉ）は後段の抵抗（Ｒ
３）とコンデンサ（Ｃ）による低域通過フィルタにより
平滑化され、電圧増幅器（ＡＭＰ）に入力される。ｊは
電圧増幅器（ＡＭＰ）の出力信号である。 ここで、第
１の排他的論理和回路（ＥＯＲ１）の出力パルス（ｇ）
と第２の排他的論理和回路（ＥＯＲ２）の出力パルス
（ｈ）の幅を比べ、第１の排他的論理和回路（ＥＯＲ
１）の出力パルス（ｇ）の方が大きい場合は低域通過フ
ィルタの出力電位は高まり、第２の排他的論理和回路
（ＥＯＲ２）の出力パルス（ｈ）の方が大きい場合は低
域通過フィルタの出力電位は下がる。第１の排他的論理
和回路（ＥＯＲ１）の出力パルス（ｇ）の方が大きい場
合とは、生成再生クロック信号（ｂ）の位相が入力信号
（ａ）に対して遅れている場合であり、この時、低域通
過フィルタの出力電位つまり電圧制御発振器（ＶＣＯ）
の入力電位が高まり、生成再生クロック周波数を高まっ
て生成再生クロック信号（ｂ）の位相遅れが補正される
ことになる。一方、第２の排他的論理和回路（ＥＯＲ
２）の出力パルス（ｈ）の方が大きい場合は、逆に生成
再生クロック信号（ｂ）の位相進みを補正する。

【０００９】以上により、生成再生クロック信号（ｂ）
と入力信号（ａ）は常に位相差が零となるように制御さ
れ、以て入力信号（ａ）に位相同期した生成再生クロッ
ク信号（ｂ）が得られる。

【００１０】なお、各３値信号バッファ回路（ＴＢＵＦ
１およびＴＢＵＦ２）が高インピーダンス状態において
はコンデンサ（Ｃ）に蓄積された電荷が抵抗（Ｒ３）お
よび抵抗（Ｒ１またはＲ２）を介して放電される。この
様子を図６のｊに示す。

【００１１】

【発明が解決しようとする課題】ところで、ＰＬＬ回路
の性能項目としてロックレンジがある。ロックレンジと
は生成再生クロックが入力信号に同期した後、入力信号
の周波数が変動した場合に同期状態を保持可能な周波数
変動幅を言う。一般にはロックレンジは広い方が望まし
い。特に線密度一定（ＣＬＶ）で記録された光ディスク
の再生、特に高速シークにおいてはロックレンジが広い
ことが望ましい。ＣＬＶディスクの再生においては一般
に再生データレートが一定となるようにディスク回転数
を制御する。ここで、シークのために光ピックアップを
高速に移動した際、ディスクの回転数が所定の再生デー
タレートを得る回転数となっていないのが一般的であ
る。しかし、再生装置は高速シークのために光ピックア
ップ移動先のディスク上のデータを速やかに読み出した
い。そこで、ディスクの回転数が所定の再生データレー
トを得る回転数となっていなくともＰＬＬをロック状態
としてデータ再生を行う。その後、ディスク回転数は徐
々に所定の再生データレートを得る回転数となってい
く。この過程におていもＰＬＬ回路はロック状態を維持
する必要がある。つまり、入力信号の周波数が変動して
も同期状態を保持する能力が求められる。

【００１２】ここで、前記従来のＰＬＬ回路において入
力信号の周波数が変動した場合の動作を考える。入力信
号の周波数が徐々に高まっていく場合の信号の様子を図
７に示す。入力信号（ａ）の周波数が徐々に高まってい
くため、生成再生クロック（ｂ）は入力信号（ａ）に対
して位相遅れ状態となる。この結果、抵抗（Ｒ３）の入
力信号（ｉ）は“Ｈ”レベル幅が大となり、電圧制御発
振器（ＶＣＯ）の制御電圧（ｊ）は電位が高まる方向と
なる。しかし、コンデンサ（Ｃ）の放電のために電圧制
御発振器（ＶＣＯ）の制御電圧（ｊ）は電位が下がり、
折角の生成再生クロック（ｂ）の位相遅れ情報が結果と
して弱められ、同期外れを起こす。このことにより、ロ
ックレンジが狭められるという問題がある。

【００１３】この問題に対して、簡易には２つの対応が
考えられる。第１には抵抗（Ｒ１）および抵抗（Ｒ２）
の抵抗値をより大きくし、コンデンサ（Ｃ）からの放電
時定数を下げることである。しかし、抵抗（Ｒ１）およ
び抵抗（Ｒ２）の抵抗値を無闇により大きくすることは
３値信号バッファ回路（ＴＢＵＦ１，ＴＢＵＦ２）の内
部容量に蓄積された電荷が十分に放電されず、位相検出
誤差が生じることになる。第２には抵抗（Ｒ３）または
コンデンサ（Ｃ）を大きくし、コンデンサ（Ｃ）からの
放電時定数を下げることである。しかし、これは抵抗
（Ｒ３）とコンデンサ（Ｃ）により構成される低域通過
フィルタの遮断周波数を下げることとなり、結果として
キャプチャレンジ（同期引き込み能力）を狭めることに
なる。

【００１４】さらに、光ディスクの記録密度を高めるこ
とを考えるとき、一般にはＲＬＬ符号の最大符号反転長
を長くすることは１つの手段である。このことはコンデ
ンサ（Ｃ）からの放電時間が長くなることであり、前述
の問題はさらに大きくなる。本発明はこのような課題を
解決するためのもので、ロックレンジを拡大することが
でき、例えば光ディスク再生装置に適応して好適なＰＬ
Ｌ回路の提供を目的とする。

【００１５】

【課題を解決するための手段】本発明のＰＬＬ回路は上
記した目的を達成するために、入力電圧に比例した周波
数を持つ信号を出力する電圧制御発振器と、入力信号と
電圧制御発振器の出力信号との位相差を検出する位相差
検出手段と、この位相差検出手段によって検出された位
相差に応じたパルス信号を発生するパルス信号発生手段
と、このパルス信号発生手段より出力されたパルス信号
を平滑化して電圧制御発振器へ制御信号として入力する
低域フィルタと、パルス信号発生手段よりパルス信号が
出力されない期間は低域フィルタの出力と入力を短絡す
る短絡手段とを具備してなる。

【００１６】また本発明は、パルス信号発生手段より出
力されたパルス信号を平滑化して電圧制御発振器へ制御
信号として入力する第１の低域フィルタと、第１の低域
フィルタの出力を平滑化する、第１の低域フィルタより
遮断周波数が低い第２の低域フィルタと、パルス信号発
生手段よりパルス信号が出力されない期間は第２の低域
フィルタの出力を前記第１の低域フィルタに入力する手
段とを具備してなる。

【００１７】

【作用】本発明では、パルス信号発生手段より位相差信
号が出力されない期間は低域フィルタの出力と入力が短
絡されるので、低域フィルタ内のコンデンサの放電によ
る位相誤差情報の損失が無くなり、大幅にロックレンジ
を拡大できる。

【００１８】また本発明では、上記同様、ロックレンジ
を拡大できると共に、第１の低域フィルタで遮断できず
に通過した入力信号中のノイズ成分（偽位相情報）を第
２の低域フィルタにて大幅に除去することができる。

【００１９】

【実施例】以下、本発明の実施例を図面に基づき説明す
る。

【００２０】図１は本発明に係る一実施例のＰＬＬ回路
の構成を示す図である。

【００２１】このＰＬＬ回路において、入力信号は第１
のフリップフロップ（ＦＦ１）と第１の排他的論理回路
（ＥＯＲ１）に入力される。第１のフリップフロップ
（ＦＦ１）の出力は第２のフリップフロップ（ＦＦ２）
および第１の排他的論理和回路（ＥＯＲ１）に入力され
る。第２のフリップフロップ（ＦＦ２）の出力は第３の
フリップフロップ（ＦＦ３）および第２の排他的論理和
回路（ＥＯＲ２）に入力される。第３のフリップフロッ
プ（ＦＦ３）の出力は第２の排他的論理和回路（ＥＯＲ
２）に入力される。第１の排他的論理和回路（ＥＯＲ
１）の出力は、第１の３値信号バッファ回路（ＴＢＵＦ
１）にゲート信号として入力されると共に反転論理和回
路（ＮＯＲ）に入力される。第２の排他的論理和回路
（ＥＯＲ２）の出力は、第２の３値信号バッファ回路
（ＴＢＵＦ２）にゲート信号として入力されると共に反
転論理和回路（ＮＯＲ）に入力される。第１の３値信号
バッファ回路（ＴＢＵＦ１）はゲート信号が“Ｈ”の場
合に回路電源電圧相当の電圧を出力し、ゲート信号が
“Ｌ”の場合に高インピーダンス状態となる。第２の３
値信号バッファ回路（ＴＢＵＦ２）はゲート信号が
“Ｈ”の場合に回路接地電圧相当の電圧を出力し、ゲー
ト信号が“Ｌ”の場合に高インピーダンス状態となる。
反転論理和回路（ＮＯＲ）の出力はアナログスイッチ
（ＡＳＷ）のゲート信号として出力される。

【００２２】アナログスイッチ（ＡＳＷ）は、ゲート信
号が“Ｈ”の場合に導通状態となり、“Ｌ”の場合に非
導通状態となる。第１の３値信号バッファ回路（ＴＢＵ
Ｆ１）の出力、第２の３値信号バッファ回路（ＴＢＵＦ
２）の出力およびアナログスイッチ（ＡＳＷ）の出力は
抵抗（Ｒ１）に入力される。抵抗（Ｒ１）の出力は、コ
ンデンサ（Ｃ１）を介して接地されると共に増幅率αの
電圧増幅器（ＡＭＰ）およびアナログバッファ回路（Ｂ
ＵＦ）に入力される。なお、抵抗（Ｒ１）とコンデンサ
（Ｃ１）とから第１の低域通過フィルタが構成されてい
る。アナログバッファ回路（ＢＵＦ）の出力は抵抗（Ｒ
２）に入力される。抵抗（Ｒ２）の出力はコンデンサ
（Ｃ２）を介して接地されると共にアナログバッファ回
路（ＢＵＦ）に入力される。なお、抵抗（Ｒ２）とコン
デンサ（Ｃ２）とから第２の低域通過フィルタが構成さ
れている。この第２の低域通過フィルタの遮断周波数は
第１の低域通過フィルタの遮断周波数に比べて十分に低
く設定されている。

【００２３】電圧増幅器（ＡＭＰ）の出力は電圧制御発
振器（ＶＣＯ）に入力される。電圧制御発振器（ＶＣ
Ｏ）は入力信号の電圧に比例した周波数を持ち、デュー
ティ比が50％の矩形波を出力する。電圧制御発振器（Ｖ
ＣＯ）の出力は、生成再生クロック信号として出力され
ると共に論理反転回路（ＩＮＶ）および第２のフリップ
フロップ（ＦＦ２）に入力される。論理反転回路（ＩＮ
Ｖ）は入力信号の正負を反転し、第１のフリップフロッ
プ（ＦＦ１）および第３のフリップフロップ（ＦＦ３）
にクロック信号として出力する。

【００２４】次に、このＰＬＬ回路の動作を図２の各出
力信号波形を参照しつつ説明する。なお、図２における
各出力信号波形の符号ａ〜ｌは図１における各信号線に
付された符号に対応する。

【００２５】同図において、ａは入力信号、ｂは生成再
生クロック信号である。入力信号（ａ）の第１エッジは
生成再生クロック信号（ｂ）に対して位相進みの状態
を、第２エッジは生成再生クロック信号（ｂ）に対して
位相誤差のない状態を、第３エッジは生成再生クロック
信号（ｂ）に対して位相遅れの状態を示している。ｃは
生成再生クロック信号（ｂ）の論理反転信号である。
ｄ、ｅ、ｆはそれぞれ第１、第２、第３のフリップフロ
ップ（ＦＦ１〜３）の出力信号である。ｇは第１の排他
的論理和回路（ＥＯＲ１）の出力信号であり、“Ｈ”レ
ベルのパルス幅は生成再生クロック信号（ｂ）の１／２
周期に入力信号（ａ）と生成再生クロック信号（ｂ）と
の位相差分を加算したものとなる。なお、位相差分は入
力信号（ａ）が生成再生クロック信号（ｂ）に対して進
んでいる場合を正とする。ｈは第２の排他的論理和回路
（ＥＯＲ２）の出力信号であり、“Ｈ”レベルのパルス
幅は生成再生クロック信号（ｂ）の１／２周期に等しく
常に一定である。そしてこの第２の排他的論理和回路
（ＥＯＲ２）の出力パルス（ｈ）は第１の排他的論理和
回路（ＥＯＲ１）の出力パルス（ｇ）と対となって発生
する。（ｇ）のパルス幅から（ｈ）のパルス幅を引いた
時間間隔が上記の位相差分に相当する。ｉは反転論理和
回路（ＮＯＲ）の出力信号であり、各排他的論理和回路
（ＥＯＲ１およびＥＯＲ２）の出力信号（ｇ）（ｈ）が
共に“Ｌ”レベルのときに“Ｈ”となる。つまり、第１
の３値信号バッファ回路（ＴＢＵＦ１）、第２の３値信
号バッファ回路（ＴＢＵＦ２）、アナログスイッチ（Ａ
ＳＷ）のうちいずれか１つだけが常に出力状態となる。
ｊは抵抗（Ｒ１）の入力信号である。

【００２６】この抵抗（Ｒ１）の入力信号（ｊ）におい
て、時点（Ａ）まではアナログスイッチ（ＡＳＷ）の出
力電位、つまり抵抗（Ｒ２）とコンデンサ（Ｃ２）によ
り構成される第２の低域通過フィルタの出力電位であ
る。時点（Ａ）から時点（Ｂ）までは第１の３値信号バ
ッファ回路（ＴＢＵＦ１）の出力電位、時点（Ｂ）から
時点（Ｃ）まではアナログスイッチ（ＡＳＷ）の出力電
位、時点（Ｃ）から時点（Ｄ）までは第２の３値信号バ
ッファ回路（ＴＢＵＦ２）の出力電位となり、以下同様
である。ｋは抵抗（Ｒ１）とコンデンサ（Ｃ１）により
構成される第２の低域通過フィルタの出力信号である。
ｌは抵抗（Ｒ２）とコンデンサ（Ｃ２）により構成され
る第２の低域通過フィルタの出力信号であり、第２の低
域通過フィルタの出力信号（ｋ）を平滑化した信号であ
る。因みに、アナログスイッチ（ＡＳＷ）の導通時は、
抵抗（Ｒ１）とコンデンサ（Ｃ１）により構成される第
１の低域通過フィルタの出力と入力が直流的に短絡され
る。第２の低域通過フィルタの出力信号（ｋ）は電圧増
幅器（ＡＭＰ）で電圧増幅され、ＶＣＯに入力される。
このように、本実施例のＰＬＬ回路では、位相検出パ
ルスが出力されない期間、つまりアナログスイッチ（Ａ
ＳＷ）の導通時は、抵抗（Ｒ１）とコンデンサ（Ｃ１）
により構成される第１の低域通過フィルタの出力と入力
が直流的に短絡される。このため、従来方式のようにコ
ンデンサ（Ｃ１）の放電による位相誤差情報の損失が無
くなり、大幅にロックレンジを拡大することが可能にな
る。

【００２７】また、このＰＬＬ回路では、第１の低域通
過フィルタの出力と入力とを短絡するラインに第１の低
域通過フィルタよりも遮断周波数が低い第２の低域通過
フィルタを介挿しているので、第１の低域フィルタで遮
断できずに通過した入力信号中のノイズ成分（偽位相情
報）を第２の低域フィルタにて大幅に除去することがで
きる。

【００２８】

【発明の効果】以上説明したように本発明のＰＬＬ回路
によれば、パルス信号発生手段より位相差信号が出力さ
れない期間、低域フィルタの出力と入力とを短絡するこ
とによって、低域フィルタ内のコンデンサの放電による
位相誤差情報の損失が無くなり、大幅にロックレンジを
拡大することが可能になる。

【００２９】また本発明では、ロックレンジを拡大でき
ると共に、第１の低域フィルタで遮断できずに通過した
入力信号中のノイズ成分（偽位相情報）を第２の低域フ
ィルタにて大幅に除去することができる。

【図面の簡単な説明】

【図１】本発明に係る一実施例のＰＬＬ回路の構成を示
す図

【図２】図１のＰＬＬ回路の各出力信号波形を示す図

【図３】光ディスク再生装置における再生信号処理系の
構成を示すブロック図

【図４】図３のＰＬＬ回路への入力信号波形および出力
再生クロック信号波形を示す図

【図５】従来のＰＬＬ回路の構成を示す図

【図６】従来のＰＬＬ回路の各出力信号波形を示す図

【図７】従来のＰＬＬ回路において入力信号周波数が変
動した場合の動作を説明するための信号波形を示す図

【符号の説明】

ＦＦ１…第１のフリップフロップ、ＦＦ２…第２のフリ
ップフロップ、ＦＦ３…第３のフリップフロップ、ＥＯ
Ｒ１…第１の排他的論理回路、ＥＯＲ２…第２の排他的
論理和回路、ＴＢＵＦ１…第１の３値信号バッファ回
路、ＴＢＵＦ２…第２の３値信号バッファ回路、ＮＯＲ
…反転論理和回路、ＡＳＷ…アナログスイッチ、Ｒ１…
抵抗、Ｃ１…コンデンサ、ＢＵＦ…アナログバッファ回
路、Ｒ２…抵抗、Ｃ２…コンデンサ、ＡＭＰ…電圧増幅
器、ＶＣＯ…電圧制御発振器、ＩＮＶ…論理反転回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力電圧に比例した周波数を持つ信号を
   出力する電圧制御発振器と、 入力信号と前記電圧制御発振器の出力信号との位相差を
   検出する位相差検出手段と、 この位相差検出手段によって検出された前記位相差に応
   じたパルス信号を発生するパルス信号発生手段と、 このパルス信号発生手段より出力されたパルス信号を平
   滑化して前記電圧制御発振器へ制御信号として入力する
   低域フィルタと、 前記パルス信号発生手段より前記パルス信号が出力され
   ない期間は前記低域フィルタの出力と入力を短絡する短
   絡手段とを具備することを特徴とするＰＬＬ回路。
2. 【請求項２】 入力電圧に比例した周波数を持つ信号を
   出力する電圧制御発振器と、 入力信号と前記電圧制御発振器の出力信号との位相差を
   検出する位相差検出手段と、 この位相差検出手段によって検出された前記位相差に応
   じたパルス信号を発生するパルス信号発生手段と、 このパルス信号発生手段より出力されたパルス信号を平
   滑化して前記電圧制御発振器へ制御信号として入力する
   低域フィルタと、 この低域フィルタの出力と入力とを短絡するための短絡
   ラインと、 この短絡ラインの接続のオン／オフを切り替えるスイッ
   チ手段と、 前記パルス信号発生手段より前記パルス信号が出力され
   ない期間を検出し、この期間は前記短絡ラインを接続す
   るように前記スイッチ手段を動作させる手段とを具備す
   ることを特徴とするＰＬＬ回路。
3. 【請求項３】 入力電圧に比例した周波数を持つ信号を
   出力する電圧制御発振器と、 入力信号と前記電圧制御発振器の出力信号との位相差を
   検出する位相差検出手段と、 この位相差検出手段によって検出された前記位相差に応
   じたパルス信号を発生するパルス信号発生手段と、 このパルス信号発生手段より出力されたパルス信号を平
   滑化して前記電圧制御発振器へ制御信号として入力する
   第１の低域フィルタと、 前記第１の低域フィルタの出力を平滑化する、前記第１
   の低域フィルタより遮断周波数が低い第２の低域フィル
   タと、 前記パルス信号発生手段より前記パルス信号が出力され
   ない期間は前記第２の低域フィルタの出力を前記第１の
   低域フィルタに入力する手段とを具備することを特徴と
   するＰＬＬ回路。