CN100334807C - 相位误差确定方法和数字锁相环系统 - Google Patents

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Abstract

在一种数字PLL系统中，使用N个相位时钟(如16个相位时钟)来生成脉宽数据，而不是用一个高频时钟来测量二进制重放RF信号。然后用一个虚拟信道时钟来计算脉宽数据，从而提取游程长度数据。在该数字PLL系统中，在N个相位时钟的两个相邻时钟之间的一个时间间隔期间检测异步信号的改变点的数量，从而根据所检测的改变点的数量来确定相位误差。还可以根据与N个相位时钟同步的信号的改变点和所述N个相位时钟的每个时钟之间的定时关系来确定相位误差。

Description

相位误差确定方法和数字锁相环系统
技术领域
本发明涉及一种提供于例如盘驱动器的重放装置中的数字锁相环(PLL)系统，本发明还涉及一种在该数字PLL系统中使用的N个相位时钟相位误差确定方法。
背景技术
例如，如同在日本未审查的公开号为11-341306和9-247137的专利申请中所公开的，数字PLL系统被用在诸如盘驱动器的数据记录/重放装置中。例如，对于从盘读取的重放信息，由PLL电路产生一个与该重放信息同步的时钟，而且通过使用该时钟来提取数据作为重放信息(射频(RF)信号)。
在图84中示出了一个在盘重放装置中的数字PLL数据提取系统的结构的实例，举例来说，该盘重放装置使用光盘(CD)或数字化视频光盘(DVD)。
在图84所示的数字PLL系统中，输入一个由反射光生成的重放RF信号，其中由盘重放装置的光学头检测该反射光，然后从该重放RF信号生成游程长度数据作为重放信息。
将RF信号输入到不对称校正电路61并在其中二进制化该RF信号。然后将该二进制RF信号提供给主PLL控制电路65。通过使用该二进制的RF信号，主PLL控制电路65产生一个与RF信号的频率1T相同的参考时钟，然后将该参考时钟输出到压控振荡器(VCO)控制电路66。
VCO控制电路66控制VCO67，以致该VCO67的振荡频率变成与参考时钟相等。在VCO控制电路66的控制下，从VCO67输出该时钟(高频时钟)作为振荡输出。
频率控制电路68接收二进制RF信号和来自VCO67的高频时钟。然后频率控制电路68使用二进制RF信号和高频时钟来执行采样，以致检测在RF信号和VCO67的振荡频率之间的差值。
相位控制/游程长度确定电路62接收二进制RF信号、VCO67的RF时钟、以及来自频率控制电路68的频率偏移信号。使用来自频率控制电路68的频率偏移信号和二进制RF信号，相位控制/游程长度确定电路62产生一个与RF信号同步的信道时钟，然后使用该信道时钟，从RF信号中提取游程长度数据。相位控制/游程长度确定电路62还输出相位误差。
将提取的游程长度数据和相位误差提供到游程长度校正电路63(在下文中还称为“RLL电路”)。然后RLL电路63根据游程长度数据和相应相位误差来校正游程长度数据。将校正的游程长度数据提供给一个在随后级的解码电路系统(未示出)。
还将相位误差提供到抖动测量器64，抖动测量器64使用该相位误差来测量抖动值。
还将来自相位控制/游程长度确定电路62的游程长度数据提供给主PLL控制电路65。
在上述已知的数字PLL系统中，存在以下问题。
在不对称校正电路61中，重要的是，将用于对模拟RF信号进行限幅的信号保持在正确电平。然而实际上，由于诸如信号源的特征、PLL系统的性能、传输系统中的噪声、在诸如磁盘介质那样的物理记录介质上的划痕或污点、或其他诸如震动的物理原因的各种因素，在该信号上施加了外部干扰，因此无论在哪种情况下，都不能将该限幅电平保持在正确电平。
通常，当通过模拟电路来执行对RF信号的不对称校正时，系统反馈输入信号(RF信号)的平均值并设置该平均值为限幅电平。例如，如图85中所示，经由电容器C以及电阻器R1和R2将一个RF信号输入到比较器71。比较器71比较该RF信号和从放大器73输入的限幅电平，并输出二进制RF信号。在低通滤波器72中对二进制RF信号进行平均，然后经由放大器73将该二进制RF信号输入到比较器71作为限幅电平。
根据该系统，当输入信号(RF信号)品质高时没有任何的问题。然而，如果输入信号的电平由于诸如外部干扰这样的原因而脱离一个正确电平，那么对于模拟电路而言是很难快速响应信号偏移并对这种偏移进行校正的，因为外部干扰源是未知的。
另外，即使在相同的系统中，信号速度也在一个宽范围内变化。这意味着即使对于同类外部干扰，也必须根据信号速度控制电路的响应速度。实际上，构造这样一个系统是非常困难的，该系统使用模拟电路来响应这种外部干扰，而且还没有采用阻止各种类型不对称偏移的有效测量。
已知的VCO仅提供一个控制端。在图86中示出了与VCO内电压相关的振荡频率的变化。在图86所示的框图内，横轴表示控制电压，同时竖轴表示振荡频率。在VCO中，控制电压必须振荡在VDD和VSS之间的整个频率范围，无论在哪种情况下，该频率根据电压变化而急剧变化。在图86中可以用Δf1/ΔV来表示与电压变化相关的频率变化。
如果与电压变化相关的频率变化非常大，那么在控制电压中由于诸如噪声的因素的轻微变化极大地改变该频率，因而影响电路的播放性能(性能)。
可以增加用于控制电压的低通滤波器的时间常数，以致抑制在该控制电压中的非常小的变化，因而抑制噪声的影响。然而在这种情况下，不能平缓地改变振荡频率。
为了用低抖动锁存PLL，该振荡频率必须根据VCO控制电压内的变化而平稳地变化。
因此，可以考虑提供并有选择地使用最适合于各个频带的多个VCO。例如，图87举例说明当使用VCO-A、VCO-B、VCO-C、和VCO-D这四个VCO时与电压变化(横轴)相关的频率变化(竖轴)。
用图87的(a)、(b)、(c)、和(d)表示VCO-A、VCO-B、VCO-C、和VCO-D的频率特性。
图87示出了与电压变化相关的频率变化(Δf2/ΔV)小于图86中所示的Δf1/ΔV。
然而以这种方法，每当改变盘介质的重放速度时，还必须切换VCO，因而阻碍了无缝操作。
例如，在图87中，当振荡频率从100MHz变化到200MHz时，必须将点(e)变成点(f)，并因此必须将VCO-A变成VCO-C，因而阻碍了无缝操作。
在图84所示已知的数字PLL系统中，在频率控制电路68和相位控制/游程长度确定电路62中，使用在VCO67中所获得的高频时钟来测量RF信号的长度。另外，如果在VCO67的振荡频率中存在一个波动，就不能正确地测量RF信号的长度，因而显著地降低播放性能。
如图86所示，期望根据电压变化线性地改变VCO67的振荡频率(Δf1/ΔV是常数)。然而实际上，如图88所示，振荡频率并不根据电压变化而线性改变，这是由于电路结构或VCO的处理偏差。因此，如图88所示，频率特性具有诸如Δf3/ΔV的小斜率，以及诸如Δf4/ΔV的大斜率。
如果将噪声添加到诸如Δf4/ΔV的大斜率的那一部分的控制电压，则振荡频率显著变化。
通常，不使用数字电路来采用阻止VCO非线性频率特性的测量。
主PLL控制电路65和VCO控制电路66控制VCO67，以致VCO67的振荡频率与RF信号的频率1T(对于CD是4.3218MHz×n(速度)，对于DVD是26.16MHz×n(速度))一致。
然而，当开始一个盘时或者如果该盘是一个偏心盘时，在RF信号和VCO67的振荡频率之间存在一个暂时的频率偏移。存在两种类型的频率偏移。
一类频率偏移出现在由于盘旋转开始或长轨道跳跃时显著改变磁盘的重放速度时。在这种情况下，彼此完全异相(非锁定状态)的RF信号和VCO频率必须彼此同相(锁定状态)。
其他类型的频率偏移出现是因为偏心盘或用于旋转盘的主轴马达的波动。就偏心盘而言，当RF信号频率逐渐变成与VCO频率异相时，频率偏移出现。就主轴马达的波动而言，当马达控制抖动率影响RF信号的长度时，频率偏移出现。
为了处理这些频率偏移，为PLL系统提供宽捕获频带和锁定频带，因而确保频率特性的高水平线性度。
当上述频率偏移出现时，必须以特定方式进行检测。通常，仅通过使用测量具有一个高频时钟的一个二进制RF信号而产生的脉宽数据来检测频率偏移。
然而，如果脉宽数据是10.5T，无法确定是否10T测量多了或11T测量少了。因此，必须将矛盾的脉宽数据设置为死区。
图89A和89B举例说明其中相同频率偏移出现在不同脉宽的情况。在图89A中，因为脉宽数据测得5.25T，所以可以确定脉宽数据5T测量多了。然而在图89B中，因为脉宽数据测量为10.5T，所以不能确定是脉宽数据10T测量多了还是11T测量少了。
图89A和89B显示该频率偏移产生一个显著影响大脉冲数据，因此大脉冲数据必须具有一个长时间的死区。
然而，如果增大死区，就减少了从中能够识别频率偏差的脉宽数据的数量，因而降低在识别频率偏移方面的速度。
为了增加能够检测的频率偏移的频带，必须使用从中能够正确识别频率偏移的小脉宽数据。如图90所示，RF信号是一种具有特定斜率的模拟信号，而且该振幅根据脉宽数据而变化。因为RF信号的振幅很小，所以小脉宽数据易受外部干扰的影响。因此，所测量的频率偏移的可靠性也变低。
当根据已知技术重放信息时，在数字PLL中生成与二进制RF信号同步的信道时钟。在图19的(a)和(b)中示出了二进制RF信号和信道时钟。为了匹配RF信号和信道时钟的相位和频率，数字PLL对高频时钟(Hif)按7.5、8.0和8.5进行换算并与此同时使用该高频时钟(Hif)的反向边缘，以致提前或滞后该相位，如图20所示，因而生成一个信道时钟。
重放时数字PLL的操作频率，例如，对1速DVD是209.28MHz，这是对1速DVD所需要的信道时钟26.16MHz的8倍。数字PLL的操作频率在重放20速DVD时是4.185GHz，这是209.28MHz的20倍。由现有CMOS处理难以生成4GHz或更高GHz的频率。即使生成这样的高频，快速操作也会功率损耗，降低LSI的使用期限，或降低LSI的利用率，因为他们不满足规格说明。
为了通过使用已知技术来提高播放性能，可以增加信道时钟的分辨率。然而，这进一步增加了高频时钟的频率，因此不能实现快速重放操作。
当重放CD或DVD时，有时由于诸如噪声，磁盘上的划痕或损坏的磁盘那样的因素而读取不存在的游程长度数据。
在已知的RLL电路63中，在具有3T到11T的一个时间间隔的数据里，仅校正具有一个最小倒置时间间隔小于3T的数据，而且通过比较错误数据前后的游程长度数据电平或比较相位误差电平来指导校正。以这种校正方法，仅仅清除或拓展小于3T的游程长度数据，例如将不存在的2T拓展为最小倒置时间间隔3T。因此，校正不是以错误游程长度数据的类型为基础的。
对校正不符合格式的连续游程长度数据不予考虑。因此，该校正的可能性很低。
另外，在超出11T的游程长度数据上不指导校正，因此，不能克服这种大游程长度数据的障碍。
不考虑同步模式，有时通过校正偶然地产生伪同步，因而降低播放性能。
在已知电路中的抖动测量器64通过确定由高频时钟控制的相位误差是0或1来生成一个抖动值。这是因为由于一个高操作频率，即使磁盘的重放速度很低也难以测量二进制值。在已知抖动测量器64中，对CD进行速度超出8速的测量或对DVD进行速度超出1.6速的测量都是不可能的。
因此，相位误差并不直接用于确定一个抖动值，相反地，仅仅由一个表示有无误差的简单信号来取代他们。因此，在能大批供应的的抖动测量器所控制的抖动值与输出自抖动测量器64的数据之间没有相关性。
如上所述，存在只有已知数字PLL系统才有的各种问题，需要一种能够解决上述问题的数字PLL系统以及用于确保在这种数字PLL系统中适当的操作的一种测试方法。
发明内容
因此，本发明的一方面是实现一种快速重放操作，并展示通过在磁盘重放装置中使用一种新算法来执行数字PLL系统的优秀播放性能，而且还提供用于这种数字PLL系统的一种合适的测试方法。
为了达到以上目的，在数字PLL系统中使用根据本发明用于N个相位时钟的一种相位误差确定方法，该数字PLL系统包括：时钟发生部件，用于根据输入信号的频率和游程长度数据的频率生成参考时钟，从而使用该参考时钟生成N个相位时钟；脉宽测量部件，用于使用N个相位时钟测量通过二进制输入信号所生成的重放信号的脉宽，从而输出脉宽数据；以及游程长度提取部件，用于通过虚拟信道时钟计算脉宽数据来提取游程长度数据。所述相位误差确定方法包括以下步骤：输入与N个相位时钟同步的信号作为输入信号；检测同步信号的改变点与N个相位时钟的每个时钟之间的定时关系；和根据所检测的定时关系来确定N个相位时钟的相位误差。
在上述数字PLL系统中还使用了根据本发明另一种用于N个相位时钟的相位误差确定方法。该相位误差确定方法包括以下步骤：输入与N个相位时钟同步的信号作为输入信号；检测同步信号的改变点与N个相位时钟的每个时钟之间的定时关系；和根据所检测的定时关系来确定N个相位时钟的相位误差。
在上述相位误差确定方法中，可以通过选择和换算其中一个N个相位时钟来生成同步信号，而且可以在对将要选择的时钟进行连续切换时，检测同步信号的改变点与N个相位时钟的每个时钟之间的定时关系。
本发明的一个数字PLL系统包括：时钟发生部件，用于根据输入信号的频率和游程长度数据的频率生成参考时钟，从而使用该参考时钟生成N个相位时钟；脉宽测量部件，用于使用所述N个相位时钟测量通过二进制输入信号所生成的重放信号的脉宽，从而输出脉宽数据；游程长度提取部件，用于通过虚拟信道时钟计算脉宽数据来提取游程长度数据；输入选择部件，用于选择与所述N个相位时钟异步的信号或与所述N个相位时钟同步的信号作为输入信号；以及改变点检测部件，用于检测由所述输入选择部件选择的与所述N个相位时钟的每个时钟相关的输入信号的改变点。
在上述数字PLL系统中，改变点检测器可以在N个相位时钟的两个相邻时钟之间的时间间隔期间检测异步信号的改变点的数量。
另外，改变点检测器可以检测同步信号的改变点与N个相位时钟的每个时钟之间的定时关系。
该数字PLL系统可以进一步包括用于选择其中N个相位时钟的时钟选择器；以及同步信号发生器，通过对时钟选择器所选择的时钟进行换算来生成同步信号。
在本发明的数字PLL系统中，通过使用具有与重放信号1T相同的频率的N个相位时钟(例如16个相位时钟)来生成脉宽数据，而不是用高频时钟来测量二进制输入信号(重放信号)。换言之，不必在PLL中生成高频时钟。
用一个不是实际时钟的虚信道时钟来计算脉宽数据，以致提取游程长度数据。也就是说，在已知PLL中，生成与重放信号同步的信道时钟以致确定重放信号的长度T。相反地，在本发明中，根据重放信号的脉宽数据来确定T的数量。
通过使用N个相位时钟，可以在磁盘上执行一个从低速到高度的无缝重放操作(例如，对于CD约从0.5速到48速，对于DVD约从0.5速到16速)，并与此同时保持内部操作频率为低。
因此，使用双端控制VCO。更具体地说，为了控制该VCO而提供一个粗调端口和一个微调端口。由于这种结构，可以增强无缝跟随在RF信号的时间区域内的一个波动的能力，与此同时抑制添加到控制电压的噪声的影响。
因为用除以N个相位时钟的1/N精度来测量脉宽数据，所以可以由更高的精度来控制重放信号的脉宽。
通过降低被比作已知数字PLL中的操作频率的操作频率，可以提高实现本发明的LSI的使用期限和利用率。
在上述数字PLL系统中，需要保持N个相位时钟的相位差一致来增强播放性能。因此，输入与N个相位时钟异步的信号作为输入信号，并检测在N个相位时钟的两个相邻时钟之间的一个时间间隔内的异步信号的改变点的数量。在这种情况下，如果没有相位误差，时钟之间的改变点的数量应该是一致的。因此，通过检查时钟之间异步信号的改变点的数量，可以确定N个相位时钟的恒相位误差。
而且，输入一个与N个相位时钟同步的信号作为输入信号，以致检测在同步信号的改变点与每个N个相位时钟之间的定时关系。如果没有由于抖动的波动，同步信号的改变点与单个时钟之间的定时关系是固定的。因此，通过检查该定时关系，可以确定在时钟相位中一个由于抖动的波动。
根据上述方法，可以容易地并适当地确定N个相位时钟的相位误差。
实际上，一个逻辑测试器可以用于检查改变点的值，因而降低用于测试的成本，而且还增强测试的效率。
可以将本发明的数字PLL系统集成在一个芯片内。因此，可以促进相位误差确定而不需要添加特殊的装置或电路到一个逻辑测试器。
附图说明
图1是举例说明根据本发明实施例的一个数字PLL系统的方框图；
图2是举例说明图1中所示的一个脉宽测量电路2的方框图；
图3举例说明该实施例中的一个游程长度数据发生过程；
图4是举例说明该实施例中16个相位时钟的波形图；
图5是举例说明该实施例中16相寄存器电路的方框图；
图6举例说明该实施例中当出现噪声时的边缘检测；
图7举例说明该实施例中的一个双端控制VCO的特性曲线；
图8A到9B举例说明该实施例中的脉宽测量；
图10A到11B举例说明该实施例中16个相位时钟的相位差；
图12A，12B和12C举例说明该实施例中在一个RF信号和一个VCO频率之间的频率偏移；
图13A，13B和13C举例说明该实施例中在一个RF信号和一个VCO频率之间出现频率偏移时的脉宽数据；
图14A和14B举例说明在脉宽上的频率偏移影响；
图15举例说明由于故障导致的不对称偏移；
图16举例说明在一个二进制RF信号上的不对称偏移影响；
图17举例说明该实施例中一种用于检测不对称偏移的算法；
图18举例说明随着时间的过去在不对称偏移中的一个变化；
图19举例说明一个RF信号和一个已知的信道时钟；
图20举例说明用一个已知的数字PLL生成一个信道时钟；
图21举例说明在该实施例中的一个虚信道时钟；
图22举例说明该实施例中一个虚信道时钟上升沿的位置；
图23和24举例说明该实施例中脉宽数据和虚信道时钟之间的相位关系；
图25举例说明该实施例中脉宽数据和虚信道时钟的理想相位状态；
图26举例说明该实施例中一个RF信号，游程长度数据和相位误差；
图27是举例说明该实施例中一个RLL电路的操作的方框图；
图28举例说明游程长度数据的一个单个误差的实例；
图29举例说明游程长度数据的两个依次误差的实例；
图30举例说明游程长度数据的三个依次误差的实例；
图31举例说明游程长度数据的四个或更多依次误差的实例；
图32举例说明游程长度数据的一个12T误差的实例；
图33举例说明游程长度数据的一个同步误差的实例；
图34到37举例说明该实施例中对一个单个误差(0T)进行校正的实例；
图38到41举例说明该实施例中对一个单个误差(1T)进行校正的实例；
图42到43举例说明该实施例中对一个单个误差(2T)进行校正的实例；
图44到47举例说明该实施例中对两个依次误差进行校正的实例；
图48到54举例说明该实施例中对三个依次误差进行校正的实例；
图55到56举例说明该实施例中对四个或更多依次误差进行校正的实例；
图57到58举例说明该实施例中对一个12T误差进行校正的实例；
图59A和59B举例说明同步模式；
图60到69举例说明对同步误差进行校正的实例；
图70举例说明该实施例中16相双端VCO10的特性曲线；
图71举例说明该实施例中一种用于16相双端VCO10控制方法；
图72是举例说明该实施例中双端VCO控制电路的方框图；
图73是举例说明一个通用PLL电路结构的方框图；
图74是举例说明该实施中一个相位比较器的输入以及一个电荷泵的输出的波形图；
图75是举例说明在该实施例中的粗端控制电路的输出的波形图；
图76举例说明由该实施例的一个抖动测量器和一个已知的抖动测量器进行相位误差转换；
图77举例说明通过使用该实施例的一个抖动测量器和一个已知的抖动测量器进行的相位误差线性化操作；
图78举例说明由该实施例的一个抖动测量器和一个已知的抖动测量器测量的值；
图79A、79B和79C举例说明该实施例中16个相位时钟的相位差；
图80A到80B举例说明该实施例中一种用于确定16个相位时钟的恒相位误差的方法；
图81是举例说明该实施例中一种用于确定16个相位时钟的恒相位误差处理过程的流程图；
图82A到82B举例说明该实施例中一种用于确定由于16个相位时钟内的抖动分量的相位误差的方法；
图83是举例说明该实施例中一种用于确定由于16个相位时钟内的抖动分量的相位误差的处理过程的流程图；
图84是举例说一种已知的数字PLL系统的方框图；
图85是一种由模拟电路实现的不对称校正电路框图；
图86举例说明一个单端控制VCO的频率特性曲线；
图87举例说明当使用四个单端控制VCO时的频率特性曲线；
图88举例说明一个实际VCO的频率特性曲线；
图89A和89B举例说明在脉宽上的一个频率偏移影响；以及
图90举例说明在二进制RF信号上非对称偏移的影响。
具体实施方式
以下参照附图通过举例说明优选实施例来详细描述本发明。
先根据本发明详细描述一个数字PLL系统，然后描述一种16个相位时钟相位差确定方法。以下以下述顺序讨论本发明。
1.数字PLL系统的整体结构
2.脉宽测量电路
3.频率控制电路
4.数字不对称校正电路
5.时钟相位控制/游程长度数据发生电路
6.RLL电路
7.双端控制VCO
8.抖动测量器
9.数字PLL系统的优势
10.16相VCO的相位误差确定
1.数字PLL系统的整体结构
以下参照图1来描述根据本发明实施例所说的数字PLL系统整体结构。
在盘(例如，CD或DVD)重放装置中提供图1中所示的数字PLL系统。在数字PLL系统中输入以重放装置的光学头检测到的反射光为基础生成的一个重放RF信号，从重放RF信号获得游程长度数据作为重放信息。
如图1中所示，数字PLL系统包括不对称校正电路1、脉宽测量电路2、频率控制电路3、数字不对称校正电路4、时钟相位控制/游程长度数据提取电路5(在下文中有时称为“相位控制/数据提取电路”)、游程长度校正电路6(在下文中称为“RLL电路”)、16相双端VCO控制电路9、抖动测量器7、选择器9、VCO测试计算电路92、时钟选择电路93、1/6换算器94、以及控制/测量值输出电路95。
用从9开头的参考数字所表示的这些元件确定16个相位时钟的相位误差，例如选择器91，VCO测试计算电路92，时钟选择电路93，1/6换算器94，以及控制/测量值输出电路95：稍后在描述相位误差确定方法的时候解释这些元件，而在这里对数字PLL系统的结构和操作进行的描述中不解释这些元件。在常态锁相环操作下，选择器91选择来自不对称校正电路1的输出。
将经由磁盘重放装置的一个光学传感器或矩阵计算电路所提供的一个重放RF信号输入到不对称校正电路1，并在其中对该重放RF信号进行二进制处理。
然后将二进制RF信号输入到脉宽测量电路2。依据从16相双端VCO10接收到的16个时钟，脉宽测量电路2通过使用16个时钟在内部的测量电路中测量RF信号的脉宽，并将结果脉宽数据输出到频率控制电路3。
测得在脉宽测量电路2中获得的脉宽数据为长于或短于实际长度，这是由于在RF信号的1T频率与来自于16相双端VCO10的16个相位时钟之间的一个频率偏移。
因此，频率控制电路3检测来自脉宽数据的一个频率偏移，为频率偏移校正脉宽数据，然后输出校正的脉宽数据到数字不对称校正电路4。
数字不对称校正电路4检测来自脉宽数据的一个不对称偏移，为不对称偏移校正脉宽数据，然后输出校正的脉宽数据到相位控制/数据提取电路5。
相位控制/数据提取电路5生成一个虚信道时钟，用虚信道时钟计算脉宽数据，然后设置该计算值为游程长度数据。相位控制/数据提取电路5还提取相位误差。
将游程长度数据和相位误差输出到RLL电路6。RLL电路6以相位控制/数据提取电路5提取的游程长度数据和相位误差为基础，校正不符合格式的游程长度数据。
还将相位误差提供给抖动测量器7，而且抖动测量器7以相位误差为基础测量包含在RF信号内的抖动。
由主PLL控制电路8和双端VCO控制电路9来控制16相双端VCO10。
主PLL控制电路8接收来自相位控制/数据提取电路5的二进制RF信号和游程长度数据，并从RF信号和游程长度数据产生一个参考时钟。
该参考时钟的振荡频率与多个RF信号的1T频率相同(对于CD是4.3218MHz×n(速度)，对于DVD是26.16MHz×n(速度))一致。通过使用该参考时钟，双端VCO控制电路9执行控制，以便参考时钟的频率与16相双端VCO10的频率一致。也就是说，双端VCO控制电路9执行控制以致该VCO的频率与RF信号的频率相同或者是它的若干倍。在该实施例中，假定VCO的频率与RF信号的频率相等，除以下所讨论的“nTap模式”以外。
在如上所述设置的数字PLL系统中，因为该电路使用16相双端VCO10和一个新算法，所以有可能提供这样一个锁相环，它能够在磁盘上无缝地执行一个从低速到高速的重放操作(例如，对CD约为0.5速到48速，对DVD约为0.5速到16速)并与此同时保持内部工作频率为低。
在一个已知的PLL中，生成一个与RF信号同步的信道时钟来确定T的长度。相反，通过使用新算法，根据RF信号的脉宽数据来确定T的数量。也就是说，通过使用一个高频时钟，不测量T的长度，换言之，不生成一个用于测量T的长度的高频时钟，反而使用16个相位时钟，每一个相位时钟等于RF信号的1T。
另外，通过将该脉宽数据作为数字数据进行处理，可以展示优秀的播放性能，并且可以获得高精度的抖动测量器。
以下依次描述形成该数字PLL系统的元件细节，例如脉宽测量电路2，频率控制电路3，数字不对称校正电路4，相位控制/数字提取电路5，RLL电路6，16相双端VCO10，双端VCO控制电路9，以及抖动测量器7。
2.脉宽测量电路
脉宽测量电路2通过使用处于低操作频率下的数字PLL来测量一个RF信号的脉宽数据。
脉宽测量电路2对RF信号执行精度为T/16的采样，即每1T进行16次采样，这是采样操作的一个集合，并重复多个集合，从而测量脉宽数据。
为了在一个已知的算法中获取相同级别的精度，必须通过使用一个每1T进行16次切换的时钟来执行采样。然后，时钟本身的频率变得非常高。因此，接下来的方法可以用于测量处于低操作频率的RF信号的脉宽数据。
在图2中显示了脉宽测量电路2的电路原理图结构。
脉宽测量电路2包括16相寄存器电路21、求和计算电路22、边缘检测电路24、计数器电路25、边缘数寄存器电路26、以及脉宽计算电路23。
从不对称校正电路提供给脉宽测量电路2的二进制的RF信号表示磁盘记录磁道上的非凹坑和凹坑。以下进行描述，假定0表示凹坑而1表示非凹坑。众所周知以凹坑的形式在磁盘上记录数据，而且非凹坑是定位在磁道方向里的凹坑之间的部分(没有凹坑的区域)。
如图2所示将二进制RF信号提供到16相寄存器电路21，还将16相双端VCO10的16个相位时钟提供到16相寄存器电路21。如上所述，16相双端VCO10受到主PLL控制电路8和双端VCO控制电路9的控制，因此RF信号的频率与VCO的频率彼此相同。
从16相双端VCO10输出的16个时钟(16个相位时钟)是其中每一个时钟都具有VCO的1/16周期的一个相位差值的时钟，图4中所示CLK1到CLK16表明了这一点。
如图5所示设置16相寄存器电路21，其中将16个相位时钟提供到16相寄存器电路21。16相寄存器电路21包括第一级寄存器X1到X16、第二级寄存器Y1到Y16、以及第三级寄存器Z1到Z16。将16个相位时钟CLK1到CLK16输入到第一级寄存器X1到X16的时钟脉冲输入端。
相应地，将二进制RF信号输入到与16个相位时钟CLK1到CLK16同步的第一级寄存器X1到X16。也就是说，由第一级寄存器X1到X16锁存该二进制RF信号，从而在RF信号上执行一个精度为T/16的采样，即一个1T周期内执行16次采样。
将时钟CLK1输入到第二级寄存器Y1到Y8的时钟脉冲输入端，与此同时将时钟CLK9输入到第二级寄存器Y9到Y16的时钟脉冲输入端。
将时钟CLK1输入到第三级寄存器Z1到Z16的时钟脉冲输入端。以上述时钟输入为基础，第二级寄存器Y1到Y16和第三级寄存器Z1到Z16锁存该RF信号。
通过使用16个相位时钟的时钟CLK1(在下文中有时称为“MSCK”)最终锁存在第一级寄存器X1到X16中经受采样操作的RF信号，并将此信号输出作为数据RF1到RF16输出，于此同时将其与时钟MSCK同步。在该实施例中，时钟MSCK用作数字PLL系统的时钟。
将输出自16相寄存器电路21的RF信号(RF1到RF16)输入到求和计算电路22。
以下参照图3描述一种用于通过求和计算电路22来确定输入RF信号(RF1到RF16)的1T循环的状态(在下文中有时称为“MSCK循环”)的处理。
依据接收在16相寄存器电路21中经受采样的RF信号(RF1到RF16)，求和计算电路22对在图3的(i)中显示的每一个SCK循环里经过16次采样后的第一RF信号(RF1到RF16)的数量进行求和，并输出累积数作为图3的(d)中显示的值。
在图3的(a)中显示该二进制RF信号，并通过使用图3的(b)中所示的16个相位时钟使其在16相寄存器电路21中经受采样操作，如图3(c)中所示输出该时钟MSCK。
在求和计算电路22中，要在每一个MSCK周期中对第一RF信号(RF1到RF16)的数量进行求和，首先将总数设置为0，例如，在图3里的MSCK周期中。也就是说，在MSCK周期A，该二进制RF信号在L电平，而且所有的RF元件RF1到RF16都为0。在MSCK周期B，将二进制RF信号的电平从L移位到H，而且第二部分RF元件(即RF8到RF16)都变为1。
如图3(d)中所示，输出每一个MSCK周期中的第一RF信号元件的总数。因此，可以将每个MSCK中非凹坑元件的数量设置在一个从(0T/16)到(16T/16)的范围内。
在如图2所示设置的脉宽计算电路2中，在每个MSCK周期中处理在求和计算电路22中所确定的数量，因而计算脉宽。
在图3(e)中显示根据图3(d)中表示的数字所确定的RF信号的装置。
例如，在图3中MSCK周期C中，在图3(d)中所示的第一RF信号的总数是16T/16。因此，在MSCK周期C中存在关于1.0T的非凹坑，因此确定MSCK周期C中RF信号的状态为“非凹坑”。
在MSCK周期A中，因为在图3(d)中所示的第一RF信号的总数是0T/16。所以在MSCK周期A中存在关于1.0T的非凹坑，而且确定MSCK周期A中RF信号的状态为“凹坑”。
如同在MSCK周期B和F中那样，当在图3(d)中所示的第一RF信号的总数是1T/16到15T/16时，存在非凹坑元件和凹坑元件，无论在哪种情况下，存在一个在彼此相邻的凹坑和地之间的边缘。在这种情况下，确定在这样一种周期内的RF信号的状态为“边缘”。
从求和计算电路22向边缘检测电路24，计算器电路25和边缘数寄存器电路26输出图3中的数据(d)和(e)，例如第一总数和RF信号的状态信息。
下面讨论边缘检测电路24。可以通过测量从一个边缘到下一个边缘的长度来确定地和凹坑的脉宽数据。因此，脉宽测量电路2必须测量来自RF信号的一个地和一个凹坑之间的一个边缘，而且将测量分配给脉宽测量电路2的边缘测量电路24。
边缘检测24根据RF信号的状态变化来检测边缘。
当图3(e)中所示RF信号状态以“非凹坑”→“凹坑”，“凹坑”→“非凹坑”，“非凹坑”→“边缘”→“凹坑”，或“凹坑”→“边缘”→“非凹坑”变化时，边缘检测电路24确定在RF信号中存在一个边缘。
例如，在图的MSCK周期A→B→C中，RF信号的状态变为“凹坑”→“边缘”→“非凹坑”。因此，边缘检测电路24可以确定在确定在RF信号中存在一个边缘。
然后，在MSCK周期E→F→G中，RF信号的状态以“非凹坑”→“边缘”→“凹坑”变化，边缘检测电路24可以确定在确定在RF信号中存在一个边缘。
在图6中显示了当RF信号中出现噪声时的边缘检测模式。如图6(a)中所示，当RF信号中出现噪声时，由图6的(b)表示该二进制RF信号，并且由图6的(c)指定RF信号的状态。
在这种情况下，在图6的(d)的MSCK周期B→C→D→E中，RF信号的状态像“凹坑”→“边缘”→“边缘”→“非凹坑”这样变化。照这样，边缘检测电路24甚至在出现噪声时也能基于状态变化来检测边缘。
计数器电路25计算RF信号的边缘之间的非凹坑数或凹坑数，以致测量非凹坑与凹坑的脉宽数据。
在图3的(h)中显示非凹坑计算值。当边缘检测电路24检测从一个凹坑到一个非凹坑的一个边缘时，计数器电路设置该非凹坑计算值为0，并在每次RF信号状态表示“非凹坑”时对非凹坑计算值加1。
因此，如图3的(h)中所示，当边缘检测电路24检测从一个凹坑到一个非凹坑的一个边缘时，在MSCK周期C中设置非凹坑计算值为0。然后，因为在MSCK周期C，D和E中的RF信号状态为“非凹坑”，所以在每个周期对非凹坑计算值加1。也就是说，可以测量没有边缘的非凹坑的脉宽数据。
在MSCK周期F中检测从一个非凹坑到一个凹坑的一个边缘时，确定该非凹坑计算值。
尽管没有显示，但是类似于上述非凹坑计算那样地执行凹坑计算。
更具体地说，当边缘检测电路24检测从一个非凹坑到一个凹坑的一个边缘时，计算器电路25设置凹坑计算值为0，然后在每次RF信号状态表示“凹坑”时对凹坑计算值加1。
现在讨论边缘数寄存器电路26。在图3中，由MSCK周期B和F中边缘里的非凹坑元件和MSCK周期C，D和E里的非凹坑的总和来确定非凹坑的脉宽数据。因此，必须保持MSCK周期B和F里的非凹坑元件。然后，边缘数寄存器电路26保持包含在边缘里的非凹坑元件。
例如，如图3的(f)中所示，将MSCK周期B中第一RF信号的总数9保持为在非凹坑前缘处的边缘数。如图3的(g)中所示，将MSCK周期F中第一RF信号的总数8保持为在非凹坑后缘处的边缘数。
如图6所示，当由于在RF信号中出现噪声而RF信号周期接连地表示“边缘”时，边缘数寄存器26保持包含于两个边缘内的第一非凹坑元件的总数。
类似于非凹坑边缘数来保持凹坑边缘数。
将图3中MSCK周期B里的RF信号的0秒的总数7保持为在凹坑的后缘处的边缘数，并将MSCK周期F里的RF信号的0秒的总数8保持为在凹坑的前缘处的边缘数。
因为可以通过从非凹坑边缘数中减去6来获得凹坑边缘数，所以不必单独保存来自该非凹坑边缘数的凹坑边缘数。
照这样，从边缘检测电路输出一个非凹坑/凹坑边缘检测信号，从计数器电路25输出非凹坑/凹坑计算值，从边缘数寄存器电路26输出非凹坑/凹坑边缘数，并将他们提供给脉宽计算电路23。
脉宽计算电路23计算来自非凹坑/凹坑计算值的非凹坑/凹坑脉宽数据以及来自边缘数寄存器电路26的非凹坑/凹坑边缘数，其中非凹坑/凹坑计算值来自计算器电路25。
更具体地说，如图3的(i)中所示，通过添加非凹坑边缘数(图3的(f)中的9)，非凹坑计算值(图3的(h)中的3)和非凹坑边缘数(图3的(g)中的8)来确定非凹坑脉宽数据。
也就是说，可以通过以下等式来确定非凹坑脉冲长度。
非凹坑前缘数+非凹坑计算值+非凹坑后缘熟＝非凹坑脉宽数据。
在图3的实例中，可以由以下等式来表示该非凹坑脉宽数据：
9T/16+3T+8T/16＝4T+1T/16。
输出结果值作为非凹坑脉宽数据。可以类似地计算凹坑脉宽数据。
如上所述，如图2所示设置的脉宽测量电路生成用于二进制RF的非凹坑/凹坑脉宽数据，并输出该信号到频率控制电路3。
为脉宽测量电路2提供一个nTap模式。在相关技术中所讨论的，提供该模式来解决VCO的非线性振荡频率特性的问题。
用于该实施例的nTap模式如同下述。
在该实施例的数字PLL系统中，控制VCO的振荡频率来与如上所述的RF信号频率相等。
如同以下在对双端VCO控制电路9的描述中所讨论的，将16相双端VCO10的微调电压(在下文中称为“VCF”)控制为VDD/2。因此，根据RF信号的频率一致地确定关于VCF的VCO的振荡频率。
在图7中显示用于该实施例的数字PLL系统的VCO的频率特性曲线。横轴表示VCF，左边的竖轴表示振荡频率，右边的竖轴表示粗调电压(在下文中称为“VCR”)。当VCF为VDD/2不一致时，图7显示依赖于VCR值的斜率(Δf/ΔV)。
例如，当VCO振荡频率为50MHz时，斜率(a)为Δf4/ΔV。当VCO振荡频率为100MHz时，斜率(b)为Δf5/ΔV。通过比较两个斜率，发现斜率(b)Δf5//ΔV小于斜率(a)Δf4/ΔV。斜率(c)和(d)甚至小于斜率(b)。
在该VCO中，当RF信号频率为高时，在VCF中出现噪声并不严重影响播放性能。然而，当RF频率为低时，在VCF中出现噪声相当严重影响该播放性能。因此，必须抑制当频率为低时在播放性能上的噪声影响。
如上所述，在测量RF信号的脉宽数据时，由16相双端VCO10的16个相位时钟锁存该RF信号。在nTap模式中，将VCO频率乘以2，4，8，然后通过使用其中一些16个相位时钟来锁存RF信号，因而确定脉宽数据。
以这种方法，提高VCO振荡频率以致斜率(Δf/ΔV)变得更小，因而抑制噪声影响。以下参照图8A到9B进行详细描述。
图8A举例说明在VCO振荡频率与RF信号频率相等时进行测量的脉宽数据。在图8A中，通过使用16个相位时钟CLK1到CLK16使RF信号经受采样操作以致测量脉宽数据。该结果脉宽数据是2T+14T/16。
如图8B所示，如果加倍该VCO振荡频率来确定RF信号的脉宽数据，那么脉宽数据测量是图8A中所示脉宽数据两倍那么长的5T+14T/16。
然后，如图9A中所示，如果仅仅通过使用奇数时钟(CLK1、CLK3、CLK5......CLK15)来确定脉宽数据，那么RF信号的脉宽数据产生与图8A中所示长度相同的2T+14T/16。使RF信号的一个IT周期在上升沿CK，CK1’，CK3，CK3’，...，CK15，CK15’经受采样16次。像MSCK那样，使用CLK1的1/2换算时钟。
以这种方式，通过加倍VCO频率和使用其他每个用于测量脉宽数据的时钟，可以准确地测量RF信号的脉宽数据。
如图9B所示，当4倍提高VCO频率之后，可以通过仅仅使用四个时钟CLK1，CLK5，CLK9和CLK13来准确地测量脉宽数据。类似地，当8倍提高VCO频率之后，可以通过仅仅使用两个时钟CLK1和CLK9来准确地测量脉宽数据。当16倍提高VCO频率之后，可以通过仅仅使用一个时钟CLK1来准确地测量脉宽数据。
当RF信号的频率是50MHz时，可以如图7中(d)所示8倍提高VCO频率到400MHz(小斜率Δf7/ΔV)，而不是如图7中(a)所示到50MHz。这使得降低关于控制电压的振荡频率(Δf/ΔV)成为可能，因而抑制出现在控制电压内对播放性能的噪声影响。
如图10A中所示，设置16相双端VCO的16个相位时钟来拥有一个一致的相位差值。然而由于某种原因，如图10B所示，16时钟的相位差值有时变成不一致的。
在这种情况下，就无法准确地测量RF信号的脉宽数据。然而如上所述，加倍VCO频率时，仅使用奇数时钟。因此，即使CLK2或CLK4的相位脱离理想状态，也不影响测量脉宽数据。当16倍提高VCO频率时，仅使用时钟CLK1。因此，只要CLK1的相位是正确的，那么即使其他时钟的相位误差脱离理想状态，也可以准确地测量脉宽数据。
如图11A到11B所示，现在认为CLK1的相位误差脱离了理想状态50％。在图11A和11B中的VCO振荡频率分别是50MHz和100MHz。图11A和11B显示即使该相位误差脱离了相同的百分比，例如50％，该绝对偏差也会当振荡频率更高时而变得更小(图11B)。
因此，在nTap模式中，可以抑制用于测量脉宽数据的一个时钟内一个相对相位误差的影响，因此可以正确地读取RF信号。
3.频率控制电路
3-1频率偏移
如上所述，频率控制电路3检测与来自于脉宽检测电路2的脉宽数据不同的一个频率，以致为该频率偏移校正脉宽数据。
频率偏移的定义如下。当VCO频率和RF信号的频率之间存在一个差值时，如图12A，12B和12C所示，该结果脉宽数据发生改变。
图12A举例说明VCO频率与用于3T的理想RF信号一致的情况；图12B举例说明VCO频率高于RF信号2％的情况；图12C举例说明VCO频率低于RF信号2％的情况。
如图12A所示，当两个频率彼此一致时，脉宽数据准确地测量为3T(3T+0/16T)。
然而，如图12B所示，当VCO频率高于RF信号频率时，脉宽数据测量为多于(3T+1/16T)。
相反地，当VCO频率低于RF信号频率时，脉宽数据测量为少于(2T+15/16T)。
因此，当输入脉宽数据更频繁地测量多了时，可以确定VCO频率变得高于RF信号频率。相反地，当输入脉宽数据更频繁地测量少了时，可以确定VCO频率变得低于RF信号频率。
3-2用于校正频率偏移的算法
3-2-1用于检测输入脉宽数据中频率偏移的方法
以下描述一种用于检测总量和方向的方法，例如，有多少VCO频率变得高于或低于RF信号，其中以上述方向对输入脉宽数据的每一个数据项的频率进行偏移。
为了讨论该用于检测一个频率偏移的方法，在图13A，13B和13C中显示RF信号的脉宽数据实例。
图13A举例说明VCO频率与用于7T的RF信号一致的情况。在此理想状态下，例如，当RF信号的频率与VCO频率完全相同时脉宽变为一个整数(7T+0/16T)。
然而，当VCO频率高于或低于RF信号频率时，该结果脉宽数据具有边缘元件。由于数字PLL的结构，不提供这样一种信息，该信息表明与RF信号和VCO频率之间的一个频率偏移的极性。因此有必要根据一个特定算法来确定来自数据脉宽的一个频率偏移的方向。在此算法中，使用整体频率偏移的值，其中如后续章节“3-2-2用于检测整体频率偏移的方法”中所讨论的计算上述整体频率偏移的值。
图13B举例说明VCO频率变得高于RF信号6％的情况。在这种情况下，该脉冲宽度测量为7T+7/16T，而且无法确定是否因为VCO频率变低，8T测量少了，或因为VCO频率变高，7T测量多了。
然而，如果整体频率偏移的值包含有关VCO频率高于5％的信息，可以确定7T测量多了，7T+7/16T，VCO频率变高，可以计算该脉宽数据的频率偏移为(7T+7/16T)/7T＝7.4375/7≈6.3％。
图13C举例说明VCO频率变得低于RF信号6％的情况。在这种情况下，该脉冲宽度测量6T+9/16T，但是这仅根据是频率偏移方向的脉宽数据是无法确定的，如同在图13B的情况中。如果整体频率偏移的值包含有关VCO频率降低5％的信息，7T测量少了，6T+9/16T，因为VCO频率变小，可以计算该脉宽数据的频率偏移为(6T+9/16T)＝6.5625/7≈-6.2％。
如上所述，通过使用脉冲宽度和整体频率偏移值，可以检测输入脉宽数据的频率偏移。
3-2-2用于检测整体频率偏移的方法
在计算输入脉宽数据的每一个数据项的频率偏移时，可以确定整体频率偏移。然而，即使不存在频率偏移，有时候也确定数据脉冲数据具有一个由于抖动或偶然时间错误导致的频率偏移。作为克服这个障碍的方法，通过允许每个输入脉宽数据经过一个无限脉冲反应(IIR)数字滤波器来取消诸如抖动这样的噪声元件，从而计算整体频率偏移的总量和方向。可以外部地控制IIR数字滤波器的时间常数。因此，可以增加该时间常数来抑制噪声影响，而且相反地，可以减少该时间常数来提高频率偏移的识别速度。
3-2-3用于校正频率偏移的方法
可以由数据脉宽数据，整体频率偏移和频率偏移的方向来确定总数，该总数校正一个频率偏移。
当VCO频率高于RF信号的频率5％时，5T的RF信号测量为5T+4T/16，如图14A所示，以及10T的RF信号测量为10T+8T/16，如图14B所示。
然而，实际脉宽数据具有一个波动，也就是说5T+3T/16和5T+5T/16，这是由于噪声，例如抖动。
频率控制电路3的目的仅仅是为了频率偏移而校正数据脉宽数据，并且因此忽视外部干扰的影响。也就是说，可以仅仅通过根据频率偏移的计算来确定应该校正的总量。例如，当VCO频率高于RF信号的频率5％时，校正总量在脉宽数据是5T时为-4T/16，而且校正总量在脉宽数据是10T时为-8T/16。
4.数字不对称校正电路
4-1不对称偏移
如上面所讨论的，数字不对称校正电路4检测来自脉宽数据的一个不对称偏移，以便校正该脉宽数据。
如下所述定义不对称偏移。在图15中显示一个结构方式的实例，该结构方式由于在一个光信号中的确定而产生一个不对称偏移。
如同在图84的电路图中所讨论的，在光盘的RF信号中，该RF信号本身的平均值可以用作限制电平。这是因为平衡了振幅的正面和负面以致RF信号的DC部分(平均值)可以变成RF信号的中心电平。
然而，因为由反射光在光盘表面生成了RF信号，那么该RF信号是暂时偏移量，如图15所示，由于光盘表面的疵点，例如污点或裂纹。包含在正常RF信号内的限制电平具有好比是该RF信号的频率的一个充分持久的常数，以致它不受到正面和负面之间的暂时失衡的影响。因此，如果该由于疵点而产生的一个偏移量足够小于用于产生限制电平的时间常数，则该限制电平无法跟随RF信号的中心电平。
该状态称为“不对称偏移”，而且在一个其中出现不对称偏移的区域不能正确地对RF信号进行二进制处理。因此，降低了播放性能，而且该锁相环操作变得不稳定。以下参照图16对该结构方式进行详细的描述。
如图16所示，光盘的RF信号是具有一个特定斜率的模拟信号，而且其振幅根据脉宽数据而变化。所以理想地，应该将限制电平保持在中心频率来二进制化该RF信号。
然而，如果限制电平由于一个不对称偏移而偏离了中心电平，则该脉宽数据偏向于正面或负面。
例如，如果限制电平偏向于正面，如图16中用“偏移+小”或“偏移+大”所表示的，则在脉宽数据中，正面上的信号变小而负面上的信号变大。
另一方面，如果限制电平偏向于负面，如图16中用“偏移-小”或“偏移-大”所表示的，则在脉宽数据中，负面上的信号变小而正面上的信号变大。
换言之，当脉宽数据可选择地包含更多或更少误差元件时，可以认为出现了一个不对称偏移。
4-2用于进行数字不对称校正的算法
4-2-1用于检测不对称偏移的方法
以下描述一种用于检测一个不对称偏移的总量和方向的方法，即，不论限制电平偏向于正面还是负面。
为了讨论该用于检测一个不对称偏移的方法，在图17中显示一个RF信号，限制电平和脉宽数据的实例。
在理想的RF信号中，将限制电平保持在校正电平(即中心电平)时，该脉宽数据可以变成一个整数。
然而，如果限制电平偏向于正面或负面，则脉宽数据包含边缘元件，而且根据该限制电平的偏移方向以及与RF信号相反的偏移方向，从正确的脉宽数据增加或减少边缘元件。如果限制电平偏向于正面，则正面上的脉宽数据变小而负面上的脉宽数据变大。相反地，如果限制电平偏向于负面，则正面上的脉宽数据变大而负面上的脉宽数据变小。
因此有必要根据一个特定算法确定来自输入脉宽数据的一个不对称偏移的极性。在此算法中可以利用这种事实：该脉宽数据可以是仅在3T到11T和14T的范围之内作为RF信号格式的一个整数。
例如，在图17中，当限制电平偏向于正面时，该结果脉宽数据的边缘元件是0.5T，即脉宽数据的单位的一半。在这种情况下，作为第一脉宽数据5.5T和第二脉宽数据5.5T偏移的依据的总量是0.5T。可以简单估计一个数据应该是5T，而另一个数据应该是6T。然而，无法确定应该将哪一个数据校正到5T或6T，即第一数据或第二数据。
第三脉宽数据是2.5T。因为元件2T不存在于CD的一个RF信号中，那么生成该脉宽数据作为脉宽数据3T测量小了的结果，而该结果是由于一个不对称偏移。类似地，第四脉宽数据是11.5T。因为元件12T不存在于CD的一个RF信号中，那么生成该脉宽数据作为脉宽数据11T测量多了的结果。
现在假设有选择地将脉宽数据元件划分为组a和组b。然后，每一组是具有RF信号任何一个极性的脉宽数据成分的一个集合。现在认为此概念为运用具有一个在图17中所示的不对称偏移的脉宽数据。
当限制电平偏向于正面时，可以确定在此方向上出现一个不对称偏移，其中以组划分的数据以该方向进行较少的测量，因为第三脉宽数据是2.5T。
当限制电平偏向于负面时，无法根据第三脉宽数据3.5T来确定不对称偏移的极性。然而，因为第五脉宽数据是11.5T，所以可以确定在此方向上出现一个不对称偏移，其中以组划分的数据以该方向进行较多的测量。
如上所述，通过检测脉宽数据3T或更少或11T或更多，可以确定一个不对称偏移的方向。
4-2-2关于开始不对称校正的情况
在检测一个不对称偏移时，可以立即校正该不对称偏移。
然而在运用一个RF信号时，有时出现一个与不对称偏移相类似的误差，这是由于抖动或偶然事件误差。更具体地说，偶然地有选择地生成在正面和负面例的边缘元件，可以错误地将该边缘元件识别成不对称偏移。
为了避免这种错误识别，提供边缘元件符号交替反向数的一个下限。超过该下限对边缘元件符号进行反向时，确定发生一个不对称偏移。
如果一个RF信号中时常出现抖动，那么可能即使上述交替反向数的下限相当高，也错误地识别一个不对称偏移。为了克服此障碍，提供一个特定数量边缘元件作为一种开始不对称校正的状态，因而减少由于小误差而错误校正的可能性，例如，小电平抖动。
因此，提供一个最小数量交替反向边缘成分和一个最小数量边缘元件作为用于开始不对称校正的状态，因而获得不对称偏移的高精度检测。可以将最小数量交替反向边缘成分和最小数量边缘元件的比值设置为所需要的。
4-2-3检测不对称偏移并确定校正的总数
在数字不对称校正电路4中，从一个检测的不对称偏移生成校正的总数，因而指导一个合适数量的校正。
在图18中显示由于疵点而产生一个不对称偏移的处理过程的特殊实例。在图18中，显示当RF信号由于光盘上的污点而消失时在一个RF信号里的一个变化。
在这种情况下，RF信号消失，这是由于疵点的偏移量，而且它在疵点之后重新出现。
其后，不对称偏移到达最高级并随着时间过去而逐渐变小。为了准确校正该RF信号，有必要根据不对称偏移中的一个变化而改变校正总数。也就是说，将检测到的不对称偏移的总量适当地反馈到脉宽数据。因此有可能对一个随着时间过去而变化的不对称偏移进行校正。
可以由一个非常简单的算法来生成校正的总量。
如参照图17所述，可以由RF信号的极性和不对称偏移的极性来唯一地确定在脉宽数据的边缘元件上的影响，该影响是来自不对称偏移。也就是说，可以用交替符号对脉宽数据的边缘元件进行累积来计算不对称偏移的总数。
在边缘元件累积过程中，如果累积数太小，则很可能添加与一个不对称偏移不相干的偶然事件误差元件。相反地，如果累积数太大，则难以跟随不对称偏移中的快速变化，而且不能反馈校正的准确总数。
在一个实际的系统中，使累积数可调，而且依赖于硬件结构由微程序控制存储器来改变该累积数。由于这种结构，可以选择系统中最合适的累积数。
4-2-4关于完成不对称校正的情况
在开始不对称校正后，如果满足特定情况，可以完成不对称校正。
作为第一种情况，对不对称偏移总数提供一个下限，然而当校正总数达到该下限时，终止不对称校正。理由是仅仅不必校正少量不对称偏移。可以将该下限的比值设置为所需要的。
作为第二种情况，当在特定范围外产生脉宽数据时终止校正。该理由如下所述。如果一个输入信号具有非常偏离预定格式的值，对于不对称校正电路4要准确检测偏移总数来说是非常困难的。因此，很有可能不对称校正电路4错误地检测偏移总数并因此对该偏移进行错误的校正。
5.时钟相位控制/游程长度发生电路
5-1概述时钟相位控制/游程长度发生电路(相位控制/数据提取电路)
相位控制/数据提取电路5产生一个虚信道时钟，用此虚信道时钟对脉宽数据进行计算，然后设置该计算值为游程长度数据。相位控制/数据提取电路5还检测相位误差。
以下简要讨论一种用于产生虚信道时钟的已知技术。通过应用来自光学传感器的激光从一个光盘上读取数据而产生的一个RF信号具有一个在时间域内的波动。
如图19的(b)中所示为了正确读取具有一个波动的RF信号，如图19的(a)中所示需要一个与RF信号同步的信道时钟，以及一个用于产生该信号时钟的数字PLL。当读取图19的(a)中所示带有信号时钟的二进制RF信号时，获得图19的(c)中所示RF信号。
通常，为了生成一个信号时钟，如图20的(a)中所示使用一个高频时钟(Hif)，该高频时钟比一个常规信号时钟高八倍。然后，为了匹配相位以及在RF信号和信号时钟之间的频率，如图20的(b)中所示，对高频时钟(Hif)按照7.5，8.0和8.5进行换算来提前或延迟信号时钟的相位，还通过使用高频时钟的反向边来进行。然后，如图19的(c)中所示，在结果信道时钟的上升沿读取RF信号，因而测量来自RF信号的游程长度数据。
相反，根据该实施例，对RF信号边缘到信道时钟的相位关系进行数字化，而不是在数字PLL中生成一个时钟并通过使用所生成的时钟对RF信号进行采样，从RF信号的脉宽数据生成游程长度数据。以下描述一个用于生成游程长度数据的算法。
5-2有关产生虚信道时钟和游程长度数据的概念
如上所述，用一个脉冲宽度的整数部分和边缘部分来表示用脉宽测量电路2所测量的非凹坑/凹坑脉宽数据。例如，当脉宽数据是3T+2T/16(＝3.125T)时，脉冲宽度的整数部分是3T，脉冲宽度的边缘部分是2T/16。
尽管以下进行了详细的描述，通过使用脉宽数据来计算从RF信号的边缘到虚信道时钟的相位误差。虚信道时钟不是一个实际信道时钟。由图21的(a)表示二进制RF信号，并由图21的(b)表示虚信道时钟。在图21的(c)中所示的实例中，从RF信号的边缘A到信道时钟的上升沿的距离是虚信道时钟的相位误差，由11T/16所表示。
可以通过计算在由图21的(f)所表示的非凹坑的脉宽数据中包含了多少虚信道时钟上升沿来产生游程长度数据。在图21中，可以在非凹坑的脉宽数据内包含虚信道时钟的三个上升沿，因此可以确定游程长度数据为3T。
5-3用于确定游程长度数据的算法
现在描述一种由相位控制/数据提取电路5从脉宽数据生成游程长度数据的特定运算。
以下讨论一种用于从图21的(f)所表示的脉宽数据3T+4T/16生成游程长度数据的方法。
由图21的(b)指定的虚信道时钟的第一上升沿位于从由图21的(g)指定的边缘A进行11T/16延迟的部分。虚信道时钟的第二上升沿位于从边缘A进行1T+11T/16延迟的部分。虚信道时钟的第三上升沿位于从边缘A进行2T+11T/16延迟的部分。虚信道时钟的第四上升沿位于从边缘A进行3T+11T/16延迟的部分。
由图21的(f)指定的脉宽数据3T+4T/16比虚信道时钟的第三上升沿2T+11T/16大，并小于虚信道时钟的第四上升沿3T+11T/16。
因此，虚信道时钟的第三上升沿计算从RF信号的一个边缘到RF信号的下一个边缘的距离，而且可以确定该脉宽数据的游程长度数据为3T。
以下描述一种用于在脉宽数据的边缘部分与虚信道时钟的上升沿相一致时生成游程长度数据的方法。
图22显示其中脉宽数据是3T+4T/16和虚信道时钟是4T/16的情况。图22的(b)中所示脉宽数据的边沿与虚信道时钟的第四上升沿一致。因此，不能确定脉冲A的宽度是3T还是4T。这是因为在采样后比较虚信道时钟与二进制RF信号。因此，必须在采样前比较虚信道时钟与二进制RF信号。
因为RF信号与虚信道时钟异步，所以RF信号采样前的信号是具有由图22的(a)所指定的一个边缘的一个二进制RF信号。图22的(a)的二进制RF信号的边缘位于虚信号时钟的上升沿之前。因此，可以确定脉冲A的长度比位于相同于脉冲A的边缘的虚信道时钟小。
5-4用于生成虚信道时钟的算法
以下参照图21讨论一种用于生成一个虚信道时钟的算法。为了确定来自图21的(j)所表示的接下来的脉宽数据的游程长度数据，必须确定由图21的(d)表示的接下来的虚信道时钟和由图21的(h)表示的边缘B之间的相位差。
从图21的(g)所示的边缘A对用于确定当前脉宽数据(f)的游程长度数据的虚信号时钟进行11T/16的延迟。因为当前脉宽数据是3T+4T/16，所以从当前虚信道时钟对边缘B进行4T/16的延迟。也就是说，可以计算图21的(i)所示接下来的虚信道时钟与边缘B之间的相位差为11T/16-4T/16＝7T/16。
5-5用于虚信道时钟的相位控制算法
以下参照图23讨论一种用于虚信道时钟的相位控制算法。图23举例说明存在在来自RF信号的边缘的虚信道时钟的情况A和情况P之间的相位差。
为了在即使RF信号包含一个在时间域内的影响或噪声(如抖动)的时候也正确地生成游程长度数据，必须控制虚信道时钟的相位。执行相位控制以致该相位差位于情况P和情况A，来最大化与RF信号有关的虚信道时钟的准备时间和占用时间。
以下参照图25来讨论当相位差位于情况A情况P时最大化准备时间和占用时间的原因。从图25中的点A到点B来定位该信道时钟。在这种情况下，该用来最大化准备时间和占用时间的理想RF信号边缘是从点A偏移0.5T的边缘A。
现在认为将RF信号的边缘移位到边缘B或C。在通过使用来自16相双端VCO10的16个相位时钟来使具有边缘B或C的二进制RF信号经受采样操作之后，在图25的(b)或(c)中分别显示结果脉宽数据。也就是说，在RF信号与虚信道时钟之间的相位差是理想的时候，从图25中(b)和(c)的边缘到点B的相位差分别是8T/16和7T/16。因此，确定相位差7T/16或8T/16为理想相位差，并因此不校正该相位差(将其设置为死区)。在图23中，该死区相当于情况P和情况A。
如同下述确定相位误差。当虚信道时钟的上升沿是从情况B到情况H时，确定从情况A偏离的每一个情况都是一个相位误差。当虚信道时钟的上升沿是从情况I到情况O时，确定从情况P偏离的每一个情况都是一个相位误差。
当图23中所示虚信道时钟的上升沿是从情况B到情况H时，相位控制/数据提取电路5确定从情况A到情况P延迟虚信道时钟。相反地，当图23中所示虚信道时钟的上升沿是从情况I到情况O时，相位控制/数据提取电路5确定从情况A到情况P提前虚信道时钟。
一种用于确定是否虚信道时钟提前或滞后的标准依赖于RF信号的属性。存在这样一些情况，其中最好处理与情况A和情况P相邻的情况B和情况C，在死区情况中，其播放性能变高。因此最好是按照所需的设置一种用于确定是否虚信道时钟提前或滞后的标准依赖于RF信号的属性。
存在这样一些情况，其中最好不确定是否虚信道时钟是否在诸如情况H和情况I，提前或之后，在这种情况下，将他们设置为死区。
当检测一个来自RF信号的虚信道的相位提前或相位滞后的时候，如同下述校正该相位提前或相位滞后。
当检测到一个相位提前时，检测该相位提前以致延迟与下一个虚信道时钟的相位有关的虚信道时钟。例如，当该虚信道时钟位于情况C时，对该相位进行1T/16的校正以致该相位可以位于情况B。如果当检测到一个相位滞后时，检测该相位滞后以致该虚信道时钟对于下一个虚信道时钟的相位差进行提前。
尽管在图23中对相位差的总量进行1T/16的校正，如图24所示，可以对其进行1T/32的校正。
在图24所示的1T/32控制模式中，提高和图23中的控制模式相比的分辨率，而且它是抵抗具有高频抖动分量的RF信号的。另一方面，降低相位调整增益，因而降低跟随RF信号的一个频率变化的能力。
因此，最好是自动切换1T/16控制模式和1T/32控制模式来展示高性能跟随一个频率变化和抖动阻抗性能。
在该组合模式中，一般以1T/32控制模式运行该系统，而且在接连三次检测一个相位提前或滞后的时候，自动切换该系统到1T/16模式。当理想状态恢复时，自动将系统返回到1T/32控制模式。
在该实施例中执行相位控制中，当输入除了八到十四调制(EFM)信号(CD)或EFM+信号(DVD)之外的脉宽数据时，不指导相位校正。该理由如同下述。不符合上述格式的脉宽数据边缘是不可靠的，因为这会导致错误的相位控制，所以在这种RF信号的边缘上执行相位控制是没有意义的。
通过设置如上所述的死区范围和总量校正这些模式，可以提高一种类型的光盘提供播放性能。
6.RLL电路
6-1PLL系统和RLL电路
当由于某些原因，一个RF信号不符合该格式的时候，RLL电路6根据一些规则估计原始数据并校正RF信号。
在图26中显示由相位控制/数据提取电路5生成与原始RF信号相对的游程长度数据。
在限制电平的基础上对图26的(a)所指定的RF信号进行二进制处理。RF信号和限制电平的交集变成二进制RF信号的边缘，而且在上述脉宽测量电路2中计算在两个相邻边缘之间的距离作为脉宽数据，如图26的(b)所示。
然后如上所述在相位控制/数据提取电路5中计算来自脉宽数据的游程长度数据和相位误差，由图26的(c)来表示这一点。
如果PLL的锁定状态是正确的，那么上述相位误差表示由于每个脉宽数据中所包含的噪声的误差成分。因此，RLL电路6通过使用相位误差来校正游程长度数据。
在图27中显示由RLL电路6所进行的校正处理的顺序。在以下描述中，将不符合该格式的游程长度数据称为“误差”。
在第一处理过程31中，校正不符合格式的同步模式和长游程长度数据。
然后，在第二处理过程32中，根据特定规则校正三个或更多依次误差。将无法在第二处理过程32中校正的误差结合为两个或更少的依次误差，然后在第三处理过程33或第四处理过程34中进行校正。
在第三处理过程33的两个依次误差校正中，在输入到RLL电路6的两个依次误差上指导校正，并在第二处理过程32中从三个或更多的依次误差生成两个依次误差。在第四处理过程34中对一个无法在第三处理过程33中校正的误差进行校正。
在第四处理过程34的单个误差校正中，在以下误差上指导校正：输入到RLL电路6的一个单独误差，在第二处理过程32中从三个或更多依次误差生成的一个误差，在第三处理过程33中从两个依次误差生成的一个误差。
根据上述处理过程，可以将3T的游程长度数据的所有数据项调整为具有3T或更多的游程长度数据。
6-2游程长度数据的误差模式
在图28到33中显示游程长度数据的模式。
在图28中所示的模式中，在具有3T或更多的游程长度数据前后声称少于3T的一个游程长度数据。
产生该模式很可能是因为一个短T的一个误差，例如3T，由于，例如一个不适当的振幅，偏离的限制电平，或抖动，或是由于掺入了一个长T的噪声，该噪声是一个误差T的组合并优先和跟随T。
在图29所示的模式中，在具有3T或更多的游程长度数据前后连续产生两个小于3T的游程长度数据。产生该模式很可能是因为在优先和随后的游程长度数据的边缘上出现跳跃现象。还有可能根据磁盘的属性或大抖动的存在，两个短T变成两个小于3T的游程长度数据，例如连续游程长度数据3T+3T。
在图30所示的模式中，在具有3T或更多的游程长度数据前后连续产生三个小于3T的游程长度数据。这可能是由于这种情况：由于一个不适当的振幅或噪声，将一个游程长度数据划分为三个小的游程长度数据。
在图31所示的模式中，连续产生四个或更多小于3T的游程长度数据。在重放的操作过程中产生这样一种模式可能是由于以下原因。由于诸如大的污点那样的大的疵点，RF信号消失，而且具有一个非常小的振幅的RF信号变成与限制电平相同的电平，因而促进生成无效模式。
在图32所示的模式中，生成具有12T或更多的游程长度数据。这可能是由于这种情况：由于噪声，抖动或不对称偏移，该具有11T或更小的不可能作为CD格式的游程长度数据变成12T。
图33举例说明破坏一个同步模式的实例，其中由于噪声，抖动或不对称偏移，无法保持应该为11T+11T的一个同步模式。
6-3概述游程长度误差校正方法
以下讨论误差模式校正方法。为了简化起见，用整数表示游程长度数据。然而在现实中，除非另作说明，否则游程长度数据具有十进制的点。
如同在章节5“时钟相位控制/游程长度发生电路”中所讨论的，在该实施例的数字PLL系统中，由虚信道时钟的边缘数来确定游程长度数据。因此，即使用0T表示游程长度数据，它也能具有一个不达到参考边缘的特定长度。
由优先游程长度数据和随后游程长度数据的长度L以及在与虚信道时钟相关的错误游程长度数据的两个边缘上的相位误差Φ来确定方向，其中以此方向校正T，即是否朝优先游程长度数据和随后游程长度数据的方向指导校正。
如同下述确定相位误差Φ的校正情况。如果如果该校正方法不受到优先游程长度数据和随后游程长度数据的长度L的情况的限制，那么有时考虑的就不仅仅是比较相位误差Φ1和相位误差Φ2的电平，而且还有是否Φ＝0，即该边缘是否定位于理想状态。如果不考虑相位误差Φ，意味着仅仅由游程长度数据L来确定一个误差的生成模式，在此情况下，将误差校正到一个特定模式。可以系统地确定用于校正的一个组合情况。以下具体地描述用于游程长度数据的误差校正方法。
6-3-1单个误差(0T)校正方法
在图34中显示用于校正一个游程长度误差0T(小于1T)的方法。可以考虑由图34中a到e所表示的五个校正模式。
在图34中，用L1，L2和L3表示三个游程长度数据。当L2变成0时，可以考虑四类校正(即模式a到e)用于拓展0T到3T。在这种情况下，根据该校正模式，拓展的3T是偏离优先和随后游程长度数据L1到L2的。清除0T时，如同模式e所指示将三个游程长度数据组合成一个游程长度数据，即组合成具有一个长度L1+L2+L3的游程长度数据(实际说来是L1+L3，因为L2＝0)。
在图35中显示一种校正方法，该校正方法在错误游程长度数据的边缘和优先和随后游程长度数据L1和L3的宽度上使用相位误差Φ1和Φ2。这是一种用于试图尽可能重建误差L2到3T的方法。
在图35所示的校正方法中，根据在情况(1)到(11)中指示的情况来指导校正。
例如，如同情况(1)所示，仅仅在L1+L3≤8时，模式e用于消除0T，在此情况下，该结果游程长度数据变成L1+L3。
在情况(2)到(11)中，通过使用模式a到d中的一种模式，根据L1和L3和Φ1和Φ2的情况重建误差L2到3T。
诸如图36中所示，还可以考虑另一种方法。以这种方法，当L1+L2+L3的总和小于11T或更小的时候，消除L2。
也就是说，在满足情况(1)的情况时，模式e用于消除L2，在此情况下，经过校正的游程长度数据变成L1+L3。
在满足情况(2)到(5)的情况时，根据模式a到d中的一种模式重建误差L1到3T。
如图37中所示，还可以考虑没有使用相位误差Φ的情况的校正方法。在分析实际随机误差时，发现了很多其中校正数据的L2和L3是3T的情况，注入nT+3T+3T(n≥3)。因此，设置诸如图37中所示的唯一校正方法。
在这种情况下，通过使用模式a到d中的一种模式，根据情况(1)到(4)中的情况来重建误差L2到3T。
6-3-2单个误差(1T)校正方法
在图38中显示用于校正具有1T或大于和小于2T(在下文中假定为“1T”)的校正游程长度误差的方法。可以考虑由图38中a到d所表示的四个校正模式。
在图38中，用L1，L2和L3表示三个游程长度数据。当L2变成1T时，可以考虑三类校正(即模式a到c)用于拓展1T到3T。在这种情况下，拓展的2T是偏离优先和随后游程长度数据的。
清除1T时，如同模式d所指示将三个游程长度数据组合成一个游程长度数据，即组合成具有一个长度L1+L2+L3的游程长度数据。
在图39中显示其中一种校正方法，该校正方法在错误游程长度数据的边缘和优先和随后游程长度数据L1和L3的宽度上使用相位误差Φ1和Φ2。这是一种用于试图尽可能重建误差L2到3T的方法。
例如，如情况(1)中所示，仅当L1+L2+L3≤8时，模式d用于消除1T，在此情况下，该被校正后的游程长度数据变成L1+L2+L3。
在情况(2)到(6)中，通过使用模式a到c中的一种模式，根据L1和L3和Φ1和Φ2的情况重建误差L2到3T。
还可以考虑图40中所示的校正方法。以这种方法，当L1+L2+L3的是11T或更小的时候，消除L2。
也就是说，在情况(1)中，模式d用于将三个游程长度数据组合成一个游程长度数据L1+L2+L3。在情况(2)到(4)中，通过使用模式a到c中的一种模式来重建误差L2到3T。
如图41中所示，可以考虑没有使用相位误差Φ的校正方法。这基于参照图37所描述的概念。
在这种情况下，通过使用模式a到c中的一种模式，根据情况(1)到(3)的情况来重建误差L2到3T。
6-3-3单个误差(2T)校正方法
在图42中显示用于校正具有2T或大于和小于3T(在下文中假定为“2T”)的校正游程长度误差的方法。可以考虑由a到c所表示的三个校正模式。
在图42中，用L1，L2和L3表示三个游程长度数据。当L2变成2T时，可以考虑两类校正，即模式a和b，用于拓展2T到3T。在这种情况下，拓展的1T是偏离优先和随后游程长度数据的L1和L3的。
清除2T时，如同模式c所指示将三个游程长度数据组合成一个游程长度数据，即组合成具有一个游程长度数据L1+L2+L3。
在图43中显示其中一种校正方法，该校正方法在错误游程长度数据的边缘和优先和随后游程长度数据L1和L3的宽度上使用相位误差Φ1和Φ3。
用这种方法将其中一个或两个优先和随后游程长度数据都是3T的情况作特殊情况来处理，在其他情况下根据Φ1和Φ2的情况重建2T到3T。
在情况(1)中，当L1和L3都是3T时，该模式c用于将此三个游程长度数据组合成一个游程长度数据L1+L2+L3。
在情况(2)或(3)中，当L1和L3中有一个是3T时，从不是3T的那个数据中减去1T，然后根据模式a或b将1T添加到L2，因而重建L2到3T。
6-3-4用于校正两个依次误差的方法
在图44中现实用于校正两个依次误差的方法和校正模式，其中每一个误差都小于3T。
存在两种用于校正这些误差的类型。在一种类型中，认为误差是由于在优先和随后随后游程长度数据L1和L4之间的跳跃现象，并将游程长度数据L2和L3分配给L1和L4，如同模式a到c所指示的。在其他模式中，将依次误差L2和L3校正为两个依次的3T，如同模式d所表示的。
由L1，L2，L3和L4的长度以及在L2和L3的边缘上的相位误差φ1，φ2和φ3来确定对校正模式a到d的选择。
图45和46举例说明用于优先使用相位误差作为用于校正游程长度数据的情况的校正方法。
图45举例说明这样一种情况，其中在相位误差φ2变成0时将两个游程长度误差设置成3T+3T。
相反地，图46举例说明这种情况：其中当相位误差φ1或φ3变成0时，使游程长度数据L1到L4形成两个游程长度模式，并与此同时保持该不具有相位误差的边缘。
图47举例说明这种情况：其中由游程长度误差L2和L3的一个长度组合和游程长度误差L1和L4的一个长度组合来确定该校正模式。
用这种方法，如果L1或L4没有超出11T，则将L2+L3添加到L1或L4。如果L1或L4超出了11T，则将L2+L3组合成一个游程长度数据。
在这种情况下，如图47中所示，L2+L3可以小于3T。然而此时，保持L2+L3小于3T，以后在由在第四处理过程34中所执行的单个误差校正来校正L2+L3，第四处理过程34在该处理过程(第三处理过程33)之后，如同参照图27所讨论的。
6-3-5用于校正小于3T的三个依次误差的方法
图48举例说明一种三个依次游程长度误差的模式，每一个误差都小于3T而且他们的总和小于3T，而且还举例说明一种用于这种误差的校正方法。
在这种情况下，不管游程长度数据的长度或相位误差值，将三个游程长度数据组合成一个游程长度数据。更具体地说，如图49中所示，不管L1和L5或Φ1和Φ2的情况，将L2+L3+L4组合成一个游程长度数据。
在这种情况下，尽管L2+L3+L4的值变得小于3T，但是可以保持L2+L3+L4的值，然后在第四处理过程34所执行的单个误差校正中校正该值，第四处理过程34在该处理过程(第三处理过程33)之后。
6-3-6用于校正具有3T的三个依次误差的方法
图50举例说明一种三个依次游程长度误差的模式，每一个误差都小于3T而且他们的总和小于3T，而且还举例说明一种用于这种误差的校正方法。
同样是在该情况下，不管游程长度数据的长度或相位误差值，将三个游程长度数据组合成一个游程长度数据。更具体地说，如图51中所示，不管L1和L5或Φ1和Φ2的情况，将L2+L3+L4组合成一个游程长度数据。在该情况下，三个误差的总和L2+L3+L4变成3T。
6-3-7用于校正多于4T的三个依次误差的方法
图52举例说明一种三个依次游程长度误差的模式，每一个误差都小于3T而且他们的总和是4T或更多，而且还举例说明一种用于这种误差的校正方法。
存在两类校正方法。图53举例说明一种使用如图52所示的模式的校正方法。也就是说，如同在图49或51所示的方法中，不管L1和L5或Φ1和Φ2的情况，将L2+L3+L4组合成一个游程长度数据。在该情况下，三个误差的总和L2+L3+L4变成4T或更多。
在图54中显示其他校正方法，在该方法中有选择地使用在图52中所示的模式a到c。
更具体地说，对在三个依次游程长度误差的两个边缘上的误差信号Φ1和Φ2的电平进行比较，然后根据比较结果用3T代替这三个游程长度误差。在这种情况下，依赖于比较结果，将通过从三个游程长度误差的总和中减去3而获得的值添加到L1或L5。图54举例说明其中依赖于比较结果来使用模式c和b的情况(1)和(2).
6-3-8用于校正四个或更多的依次误差的方法
图55举例说明一种四个或更多依次游程长度误差的模式，每一个误差都小于3T，而且还举例说明一种用于这种误差的校正方法。
在这种情况下，几乎不可能预计原始数据，而且因此根据图56中所示的简单模式来将依次游程长度数据转换成一个或两个游程长度数据。在这种情况下，使用由图55中所示a或b来表示校正模式。
如果误差综合值变得小于3T，那么保持该误差综合值并在以后使其经由两个依次误差校正(图27中的第三处理过程33)或单个误差校正(图27中的第四处理过程)。
6-3-912T校正方法
图57举例说明出现一个误差12T的以及对于这样一种误差的一种校正方法。
可以认为从11T生成一个误差12T，因此根据图58中所示的情况将a或b所表示的一个校正模式用于校正游程长度数据。
然而，如果不满足L1和L3的情况，如图58中情况(3)所示，不进行任何校正。这是为了防止在一个错误位置产生一个同步模式，即一个模式11T+11T。
6-3-10同步模式误差校正方法
图59A和59B分别举例说明CD的一个同步模式和DVD的一个同步模式的实例。
因为确定为一个CD和DVD的格式，所以以常规的周期在一个CD中写入一个固定模式11T+11T和在一个DVD中写入一个固定模式14T+4T作为同步模式。
可以从图60，62，64，66和68所示的五个模式中选择用于一个CD的校正方法，并从图61，63，65，67和69所示的五个模式中选择用于一个DVD的校正方法。
如图60，62，64，66和68中(1)到(16)所示，对于一个CD存在16个偏移模式，如图61，63，65，67和69中(1)到(14)所示，对于一个DVD存在14个偏移模式。在图60到69中，在校正前用实线表示这些模式，并在校正后用虚线表示该模式。不校正除这些偏移模式之外的模式。
在图60和61所示的方法中，不校正那些在一个最小数目的处理过程中不能校正的模式。
也就是说，除了关于图60的一个CD的情况(1)和(16)以及关于图61的一个DVD的情况(1)和(14)以外，仅在该同步模式的三个边缘中的一个边缘中出现一个偏移时指导校正。
在图62和63所示的方法中，基于以下概念来指导校正：一个同步模式的校正位置对于一个CD是与先前同步模式的状态位置588T，对于一个DVD是与先前同步模式的状态位置1488T。
更具体地说，对于图62中的一个CD，确定在11T(L2)与11T(L3)之间的边缘位置是否是距离先前同步模式588T。如果不是，将一个偏移调整到该校正位置，并且如果必要的话，增加或减少该先前和随后脉冲宽度(L1和L4)。
对于图63中的一个DVD，确定在14T(L2)与4T(L3)之间的边缘位置是否是距离先前同步模式1488T。如果不是，将一个偏移调整到该校正位置，并且如果必要的话，增加或减少该先前和随后脉冲宽度(L1和L4)。
在图64和65所示的方法中，基于如同在图62和63方法中的同步模式周期的概念来指导校正。然而，如果偏移大，校正不受以上概念的限制。例如，在图64中关于一个CD的情况(4)，(6)和(11)中，指导控制而不考虑588T，并且在图65中关于一个DVD的情况(3)和(4)中，指导控制而不考虑1488T。
如图66和67中所示的以存在具有与同步周期中的同步模式相同的长度的游程长度数据为基础的方法。也就是说，如果存在对于一个CD具有11T的游程长度数据，而且如果存在对于一个DVD具有14T或4T的游程长度数据，则确定为一个校正模式，而且校正其他游程长度数据。
例如，如果如同在图66中情况(2)，(3)，(7)到(10)，(14)和(15)中，L2或L3为11T，则基于11T校正其他脉冲宽度。
如果如同在图67中情况(2)，(3)，(7)，(8)，(9)，(12)和(13)中，L2为14T或L3为4T，则基于14T或4T校正其他脉冲宽度。
在图68和69所示的方法中，基于与图66和67中所示的方法相同的概念来指导校正：然而，如果偏移大，则校正不受存在具有与同步模式相同长度的游程长度数据的限制。
也就是说，在图68和69所示的方法中校正在图66和67的方法中不校正的模式。
6-3-11监控信号
根据上述各种方法在游程长度数据上指导校正。在这种情况下，最好是进行外部监控，该方法用来校正游程长度数据。因此，RLL电路6输出一个指示所使用方法的类型的监控信号。这使得根据校正方法检测劣质光盘和检测校正频率成为可能。
7.16相和双端VCO
如上所述，16相双端VCO10通过使用粗调端口和微调端口来控制VCO的振荡频率。
图70举例说明与控制电路相关的16相双端VCO10的振荡频率。该横轴表示VCF，左边的竖轴表示振荡频率，右边的竖轴表示VCR。当控制电路为VSS时最大化振荡频率，并在控制电压为VDD时最小化振荡频率。该振荡频率根据VCR中的一个变化而急剧地改变并根据VCF中的一个变化而缓和地改变。用Δf8/V来表示符合VCF的一个频率变化。
在16相双端VCO10中，由VCR对频率进行粗调并由VCF对频率进行微调。
与使用一个已知的单端VCO时由图86的Δf1/V所表示的一个大频率变化相比，由图70的Δf8/V所表示的当使用该实施例的16相双端VCO时的一个频率变化比上述大频率变化要小。
因此，因为频率变化小，所以添加到VCF的噪声并不严重地影响播放性能。因此，一个VCF低通滤波器的时间常数不必为大，而且可以提高跟随一个波动的能力，该波动是由于一个光盘的离心率或一个主轴马达的旋转的。
另一方面，添加到VCR的噪声严重影响播放性能。然而，可以通过增加VCR低通滤波器的时间常数来解决该问题。因为由VCF控制一个小频率变化，那么即使在增加VCR低通滤波器的时间常数的时侯，也不降低跟随正常播放操作中的波动的能力。
不同于一种已知的用于切换多个VCO的技术，可以线性地控制VCR和VCF端口，因而无缝地控制振荡频率。因此，可以实现对CD从0.5到48速的宽频带振荡，以及对DVD从0.5速到16速的宽频带振荡。
以下讨论16相双端VCO10的控制操作。
VCO10执行控制以致将VCF保持在VDD/2。在图71中，当VCR是a且VCF是d时，从a到b改变VCR并从d到e改变VCF以致在相同振荡频率VCF变成VDD/2。
类似地，当VCR是c且VCF是f时，从c到b改变VCR，并从f到e改变VCF。
以这种方式，当VCF不是VDD/2时，VCO10控制VCR以致VCF变成VDD/2，因而实现一个无缝操作。
图72举例说明用于一个双端VCO的PLL结构，也就是说，用于16相双端VCO10的双端VCO控制电路9的结构。
双端VCO控制电路9包括1/m换算器41，1/n换算器42，相位比较器43，电荷泵44，VCF低通滤波器45，模数(A/D)转换器46，粗调端口控制电路47，以及VCR低通滤波器48。
从主PLL控制电路8提供参考信号到1/m换算器41。将VCF低通滤波器45的输出输入到16相双端VCO10的微调控制端口。将VCR提供滤波器48的输出输入到16相双端VCO10的粗调控制端口。将16相双端VCO10的振荡频率提供给1/n换算器42。
由于该结构，1/m换算器41，1/n换算器42，相位比较器43，电荷泵44，VCF低通滤波器45，以及16相双端VCO10形成一个微调环路，该微调环路类似于一个通用PLL。在图73中显示一个通用PLL电路结构，而且1/m换算器41，1/n换算器42，相位比较器43，电荷泵44，VCF低通滤波器45，以及16相双端VCO10分别与1/m换算器101，1/n换算器102，相位比较器103，电荷泵104，VCF低通滤波器105，以及VCO106对应。
在1/m换算器41中对来自主PLL电路8的参考时钟进行换算，并在1/n换算器42中对16相双端VCO10的输出进行换算，将输出结果输入到相位比较器43。相位比较器43将两个输出之间的一个相位差输出到电荷泵44。电荷泵44输出该相位差作为一个三级脉冲调制(PWM)。
在图74中显示相位比较器43的输入以及电荷泵44的输出。将两个信号之间的差值输入到由图74的(a)和(b)所表示的相位比较器43，即，如图74的(c)所示，由电荷泵44将1/m参考时钟和16相双端VCO10的1/n输出之间的下降沿差值转换成一个三级PWM波形。
为了提高跟随波动的能力，将VCF低通滤波器45的时间常数设置为小。然后在VCF低通滤波器45之后确定该VCF，并将该VCF输入到16相双端VCO10的微调端口。
由1/m换算器41，1/n换算器42，相位比较器43，电荷泵44，VCF低通滤波器45，A/D转换期46，粗调端口控制电路47，VCR低通滤波器48以及16相双端VCO10形成粗调环路。
在粗调环路中，在A/D转换期46中对来自VCF低通滤波器45的VCF进行A/D转换。在这种情况下，将VCF变到VDD作为最大值并将VCF变到VSS作为最小值。
粗调端口控制电路47以下述方式处理经过A/D转换的VCF。将VDD/2设置为中心，然后将在VDD边上的VCF设置为+并将在VSS边上的VCF设置为-，输出该结果VCF作为一个三级PWM波形H，L，Hi-Z。
在图75中显示来自粗端控制电路47的PWM波形输出。将PWM波形的一个周期设置为P。如上所述，当VCF＞VDD/2时，增加VCR，当VCF<VDD/2时，减少VCR，以致VCF变成VDD/2  。
因此，在图75中，当VCF＝+q时，在区域q输出H，并在剩余区域p-q输出Hi-Z。
当VCF＝-r时，在区域-r输出L，并在剩余区域p-r输出Hi-Z.
以这种方式，在PWM波形中，根据q和r长度输出H或L，H或L是对VCF的VDD/2偏移。因此，当q或r的值更大时，H或L的长度变得更短，而且当q或r的值更小时，H或L的长度变得更短。
当PWM波形经过VCR低通滤波器48之后将该PWM波形设置为VCR，并将其输入到16相双端VCO10的粗调端口。
该频率根据VCR控制电压中的一个变化而急剧地改变。因此，将VCR低通滤波器48的时间常数设置为足够大，以致缓和地改变该电压。
由于该结构，在VCO10中，由两个端口控制参考时钟，即，微调端口和粗调端口。因此有可能提供一个执行无缝操作并展示在一个宽频带内的一个高载波-噪声(C/N)比率。
8.抖动测量器
抖动测量器7计算将要从RF信号的边缘的相位误差到虚信道时钟进行累积的误差总数，并在设置周期内对误差总数进行积分，输出该结果总数作为一个抖动值。在RF信号的每8个帧内累积误差。
和图23和24比较，在图76中显示在相位控制/数据提取电路5中产生的相位误差。
在图23所示的1T/16相位控制模式中，以一个精度1T/16生成相位误差。在图24所示的1T/32相位控制模式中，以一个精度1T/32生成相位误差。
如同下述设置所累积的误差总数。将虚信道时钟，情况A和情况P或情况P’的理想点都设置为0，当该点比理想点远的时候，误差总数变大。
将抖动测量器7与一个已知的抖动测量器进行比较。图76举例说明与使用一个已知抖动测量器时的一个转换表相比的一个在使用该实施例的抖动测量器7时的相位误差转换表。图77举例说明与使用一个已知抖动测量器时的线性特性相比，在使用该实施例的抖动测量器7时的相位误差线性特性。图76和77显示在一个已知的抖动测量器中以一个精度1T/8来检测相位误差。因此，一个已知数字PLL系统的精度小于该实施例的数字PLL系统的精度。而且，在一个已知的抖动测量器中，相位误差与累积的误差总数之间的关联是小的。这是由于一个高频时钟的高频率，这在相关技术中已经进行了讨论。相反地，在该实施例中，PLL系统的精度更高，而且因为相位误差变大，所以所累积的误差总数也变大。因此，这两个因素之间的关联是强大的。
抖动测量器的特性根据上述因素而改变。在图78中显示用能大批供应的抖动测量器(横轴)控制的值与用一个已知的抖动测量器和该实施例的抖动测量器(竖轴)控制的值之间的关联。相比于不能测量抖动值5％或更小的已知的抖动测量器，可以由本发明的抖动测量器7获得在整个范围内的完全关联。
如上所述，通过使用生成于相位控制/数据提取电路5中的高精度相位误差，可以在LSI内实现高性能抖动测量器功能。
9.数字PLL系统的优点
如同从前面的描述所能看到的，在该实施例的数字PLL系统中，通过使用16相双端VCO10，例如，可以执行对DVD达到16速的高速操作，并与此同时保持一个低操作频率与模拟PLL的低操作频率相等。另外，可以在已知的PLL系统中以高精度测量RF信号。
因为可以将操作频率保持为低，那么可以提高LSI的使用期限和利用率。因为该PLL是数字的，那么可以实现一个与温度变化或供电电压无关的系统。由于一个宽的捕获范围或锁存范围，可以减少存取时间。
可以校正不对称偏移作为数字数据，并且可以提高具有不对称偏移(劣质磁盘)的普通磁盘的重放能力。
通过校正不符合该格式的游程长度数据，可以提高劣质磁盘的重放能力。因为可以监控校正数据的所有数据项，那么可以简单地分析劣质磁盘的误差类型。
可以准确地校正同步模式，因而进一步增强用于同步模式的保护功能。
通过使用相位控制环路增益和死区以及不符合该格式的游程长度数据的相位控制开/关功能，可以重放无法按照常规重新播放的劣质磁盘。
为VCD提供两个端口，即粗调端口和微调端口。这使得有可能提高执行无缝操作和跟随一个RF信号时间域中的波动并与此同时抑制添加到控制电压的噪声的影响的能力。
通过设置nTap模式，可以用一个高C/D比率来执行重放操作，并可以抑制16相双端VCO10的相位偏移的影响。
可以计算一个来自虚信道时钟的RF信号的边缘的相位误差，因而使得有可能测量具有高精度的一个抖动值。
可以在任何重放速度准确地测量抖动值，而且可以根据该重放速度执行该RF信号的波形整形。
通过在一个LSI中对该抖动测量器进行积分，可以测量一个RF信号的抖动而不必使用一个大批量供应抖动测量器。可以使用抖动测量，例如在一个最终制造过程中检查产品。
10.16相VCO的相位误差确定
10-1相位误差
在该实施例的上述数字PLL系统中，通过使用从16相双端VCO10提供的16个相位时钟(CLK1，CLK2，...，CLK16)，在脉宽测量电路2中测量一个输入RF信号的脉宽。
因此，除非该16个相位时钟具有一致相位差(360°/16＝22.5°)，否则不能正确地测量脉宽，因而影响该播放性能。因此必需检测是否16个相位时钟经由正确的相位差。
一种用于检测相位差的一个偏移的方法将要直接用一个测试器来测量该16个相位时钟。然而，因为16相双端VCO10根据输入到该测试器的一个测试信号进行异步振荡，那么不能确定该参考点，因而没能测量该相位差。因此，必须由另一种方法来测量该相位差。
如图79B和79C所示，存在两类16个相位时钟的相位差，而且更具体地说，由图79C所示的一个时钟内的抖动分量导致如图79B所示的常数相位误差和相位误差。
图79A举例说明没有相位误差的理想状态，其中时钟CLK1到CLK16具有一致相位差在22.5°。
图79B举例说明这样一种状态，例如，其中时钟CLK9经常偏离虚线表示的理想状态，由箭头F表示的一个总数来。
图79C举例说明这样一种情况，例如，其中具有抖动分量的时钟信号CLK9在箭头J所表示的范围内波动，该箭头J远离虚线所表示的理想状态。
在该实施例中，以下述方式确定由抖动导致的常数相位误差和相位误差。
10-2相位误差确定的结构
在图1所示的数字PLL系统中，为了确定相位误差，结构选择器91、VCO检测计算电路92、时钟选择电路93、1/6换算器94、以及控制/测量值输出电路95。
如上所述，选择器91通常选择该不对称校正电路1的输出。当确定相位误差时，选择器91选择不对称校正电路1的输出或1/6换算器94的输出。更具体地说，当确定常数相位误差时，选择器91选择RF信号作为与16个相位时钟异步的RF信号，上述被选择的RF信号是不对称校正电路1的输出。相反地，当确定由抖动所导致的相位误差时，选择器91选1/6换算器94的RF信号作为与16个相位时钟异步的RF信号。
将选择器91所选择的RF信号和来自16相双端VCO10的相位时钟提供给VCO检测计算电路92。然后，VCO检测计算电路92通过使用16个相位时钟，在RF信号上执行采样处理，以致在对时钟CLK1到CLK16之间所产生的RF信号的改变点进行计算。
时钟选择电路93选择时钟CLK1到CLK16中的一个时钟并输出所选择的时钟到1/6换算器94。1/6换算器94选择由时钟选择电路93所选择的时钟并提供该经过换算的时钟到选择器91作为与16个相位时钟异步的RF信号。
控制/测量值输出电路95控制选择器91的切换操作以及在时钟选择电路93内的时钟选择。控制/测量值输出电路95读取由VCO测量计算电路92所计算的值，并从一个端口96输出该计算值。为一个LSI提供端口96，该LSI充当该实施例的数字PLL系统。
尽管在该实施例中，在一个LSI中将上述用于确定相位误差的结构积分作为数字PLL系统，但是可以为一个外部测量装置提供该用于确定相位误差的机构。在这种情况下，作为数字PLL系统的LSI，形成用于一个二进制RF信号和16个相位时钟的输出端口和用于1/6换算器94的输出的输出端口并可以将其连接到外部测量装置，因而形成图1所示的数字PLL系统的结构。
10-3确定常数相位误差
以下讨论用于检测上述两类相位误差的测试。首先参照图82A和80B描述一种用于检测来自理想相位误差的16个相位时钟的常数偏移。
以这种测试方法，输入与来自16相双端VCO10的16个相位时钟异步的一个RF信号并以16时钟信号对其进行采样。然后，计算时钟之间的RF信号的改变点(一个二进制信号的H/L改变点：信号边缘)。
在这种情况下，因为RF信号与VCO时钟频率异步，那么该RF信号的改变点均匀地出现在16个相位时钟的一个周期内。
图80A举例说明相位差的理想状态，而且在此状态中，一致在相邻时钟之间的视频信号的改变点的数量。
在图80A的底下，表示在相邻时钟之间的视频信号的改变点的数量。在该实例中，在16个相位时钟的一个周期内存在800个RF信号的改变点，而且通常在理想相位状态中相邻的时钟之间计算50个改变点。
然而，如果如图80B所示存在相位误差，那么在相邻时钟之间的RF信号的改变点的数量是不一致的。
例如，如图80B中所示，时钟CLK9通常偏离理想状态，然后检查相邻时钟之间的RF信号的800个改变点的分布。在这种情况下，因为由常数相位误差在时钟CLK8和CLK9之间的间隔变大，那么计算80个改变点。相反地，如果在时钟CLK8和CLK9之间的间隔变小，那么仅仅计算20个改变点。
即，由于常数相位误差，时钟信号之间的改变点的数量变为不一致的。通过测量相邻时钟之间的RF信号的改变点的数量，可以检测常数相位误差。
以下参照图81的流程图来讨论根据上述方法一个用于确定常数相位误差的测量过程。
在步骤F101中，将选择器91设置为异步RF信号。也就是说，控制/测量值输出电路95控制选择器91来选择来自不对称校正电路1的输出。
在步骤F102中，在VCO检测计算电路92中计算RF信号的改变点的数量。也就是说，当在时钟边缘重置/开始计算的时侯计算RF信号的边缘。
在步骤F103中，当在VCO检测计算电路92在每一个时钟的边缘重置计算时，控制/测量值输出电路95读取该计算值，并从端口96输出读取的计算值。重复步骤F102和F103直至在步骤F104这哦个结束该测试。
作为上述测试过程的一个结果，从端口96依次地上输出在图80A和80B所表示的值，也就是说在时钟之间的RF信号的改变点的计算值。
将一个逻辑测试器链接到端口96以致可以监控输出计算值，因而使得有可能确定相位误差。如果在时钟之间的计算值是一致的，则该相位状态是理想的，而且如果他们是不一致的，则出现相位误差。
10-4确定抖动相位误差
现在参照82A和82B讨论用于确定由抖动分量导致的相位误差的方法。
在该测试中，将16个相位时钟中的一个时钟换算成1/6并用作RF信号，即该RF信号与16个相位时钟同步。然后以该16个相位时钟对RF信号进行采样操作，计算相邻时钟之间的RF信号的改变点的数量，因而能检测RF信号与每个时钟之间的定时。
图82A和82B举例说明将通过换算而产生的信号用作RF信号，例如，时钟CLK1。
图82A举例说明没有抖动分量的16个相位时钟的理想状态。
由于一个写延迟，对通过换算时钟CLK1而生成的RF信号进行一个预定时间周期的延迟。在这种情况下，如果在时钟中不存在抖动分量，RF信号的改变点总是出现在时钟信号CLK8和CLK9之间。这是因为换算的RF信号的一个频率延迟和写延迟，将RF信号的改变点从时钟信号CLK1的定时延迟了一个固定时间周期。
因此，仅仅计算在时钟信号CLK8和CLK9之间的改变点的数量。
图82B举例说明这种相位状态，其中由于抖动分量而在时钟CLK9中存在一个波动。在这种情况下，RF信号的改变点并不总是出现在时钟信号CLK8和CLK9之间。也就是说，由于在时间区域内时钟CLK中的一个波动，RF信号的改变点出现在时钟信号CLK9和CLK10之间。
更具体地说，在这种情况下，检查通过换算时钟CLK1所产生RF信号的改变点的定时，而且如果固定RF信号的改变点与单独信号的改变点之间的定时关系，那么由于抖动分量而在时钟CLK9中不存在波动。如果上述定时关系改变，则由于抖动分量而在时钟CLK9中出现相位误差。
因此，通过依次切换要换算并用作RF信号的时钟来进行上述确定。然后，可以为所有使用CLK1到CLK16测量由于抖动分量的而存在相位误差或缺乏相位误差。
以下参照图83的流程图来讨论一种通过上述方法，用于确定由于抖动分量的相位误差的测试过程。
在步骤F201中，将选择器91设置成与16个相位时钟同步的RF信号。即，控制/测量值输出电路95控制选择器91来选择来自1/6换算器94的输出。
控制/测量值输出电路95在步骤F202中设置变量n到1，并在步骤F203中设置变量R到1。变量n是一个用于在时钟选择电路93中指定将要选择的时钟的变量，而且变量R是测量数据，其中通过该测量检查RF信号和一个时钟的定时关系。
在步骤F204中，控制/测量值输出电路95指示时钟选择电路93来选择时钟CLK(n)。首先，在时钟选择电路93中选择该时钟CLK1并在1/6换算器94中对时钟信号CLK1进行换算，结果是RF信号。
在步骤F205中，VCO测试计算电路92计算RF信号的改变点的数量。
更具体地说，在每个时钟的边缘进行重置/开始计算的时侯，VCO测试计算电路92计算RF信号的边缘。如同参照图82A和82B所讨论的，在一个特定时钟CLK(x)和CLK(x+1)之间计算RF信号的改变点。然后控制/测量值输出电路95根据计算值是否为0或1来确定RF信号的改变点与时钟之间的定时关系，并在步骤F206中从端口96输出测量值。
在步骤F207中变量达到一个预定值Rth之前，在步骤F208中的一个增加变量R的时侯重复步骤F205和F206。也就是说，Rth次检测在使用时钟CLK1的RF信号的改变点与16个相位时钟的每个时钟之间的定时关系。
例如，将一个逻辑测试器连接到端口96以致监控该输出值。以这种方式，例如，在图82B的情况中，可以确定由于抖动分量而在时钟CLK9中出现相位误差。更具体地说，如果对所有的Rth次检测RF信号的改变点总是出现在时钟CLK8和CLK9之间，那么可以确定在时钟CLK9中不包含抖动分量。如果在时钟CLK8和CLK9之间建立RF信号的改变点并在时钟CLK9和CLK10之间建立该RF信号的改变点，即，如果对出现改变点的定时不是一致的，那么可以确定在时钟CLK9中包含抖动分量。
控制/测量值输出电路95可以从端口96输出定时关系信息。然而，可以从端口96中直接输出时钟之间的计算值，在此情况下，以一个逻辑测试器检查该定时关系。
或者，可以增加时钟之间达到Rth倍的计算值。例如，为了基于时钟CLK1的RF信号，如果不存在抖动分量，那么在时钟CLK8和CLK9之间的添加值应该变成Rth，而且在其他数据之间的值应该变成0。可以以一个逻辑测试器来检查该添加值。
在步骤F209中控制/测量值输出电路95确定该变量n是否达到16。如果F209的结果是不，则该处理过程返回到步骤F210，在步骤F20中变量n以1递增，并返回到步骤F203。
然后，在步骤F203中将变量R设置为1，而且在步骤F204中控制/测量值输出电路95指示时钟选择电路93来选择时钟CLK(n)。对时钟CLK2进行换算并用作这一次的RF信号，而且Rth倍检查该定时关系，因而确定在时钟CLK10中存在或不存在抖动分量。
因此，增加变量n，并以这种方式，在选择电路93中依次选择时钟(CLK3，CLK4，...，CLK16)。如果在步骤F209中确定变量n达到16，则完成该测试。然后，确定在所有时钟CLK1到CLK16中抖动分量的存在或不存在。
10-5相位误差确定的优点
根据上述相位误差确定，可以容易地确定在该实施中的数字PLL系统中使用的16个相位时钟的适用性。因此，可以有效地执行用于为该实施例的数字PLL系统所供应的LSI的测试，而且可以获得关于LSI的结果(通过或失败)。特别是，可以根据前面的方法来测量无法直接测量的16个相位时钟的相位误差，因而提高LSI的通过失败结果的可靠性。
如图1所示，在一个LSI内放置用于确定相位误差的结构。因此，可以检测16个相位时钟的相位差的偏移而无需提供一个用于逻辑测试器的特定装置，因而减少了测试成本。逻辑测试器的提供能够测量相位误差。因此，可以鼓励到外部机构测量相位误差，因而提高制造效率。

Claims (7)

1.一种用于在数字锁相环系统中使用的N个相位时钟的相位误差确定方法，该数字锁相环系统包括：时钟发生部件，用于根据输入信号的频率和游程长度数据的频率生成参考时钟，从而使用该参考时钟生成N个相位时钟；脉宽测量部件，用于使用N个相位时钟测量通过二进制输入信号所生成的重放信号的脉宽，从而输出脉宽数据；游程长度提取部件，用于通过虚拟信道时钟计算脉宽数据来提取游程长度数据；输入选择部件，用于选择与所述N个相位时钟异步的信号或与所述N个相位时钟同步的信号作为输入信号；以及改变点检测部件，用于检测由所述输入选择部件选择的与所述N个相位时钟的每个时钟相关的输入信号的改变点，所述相位误差确定方法包括以下步骤：
输入与N个相位时钟异步的信号作为输入信号；
在N个相位时钟的两个相邻时钟之间的一个时间间隔期间检测异步信号的改变点的数量；以及
根据所检测的改变点的数量来确定N个相位时钟的相位误差。
2.一种用于在数字锁相环系统中使用的N个相位时钟的相位误差确定方法，该数字PLL系统包括：时钟发生部件，用于根据输入信号的频率和游程长度数据的频率生成参考时钟，从而使用该参考时钟生成N个相位时钟；脉宽测量部件，用于使用N个相位时钟测量通过二进制输入信号所生成的重放信号的脉宽，从而输出脉宽数据；游程长度提取部件，用于通过虚拟信道时钟计算脉宽数据来提取游程长度数据；输入选择部件，用于选择与所述N个相位时钟异步的信号或与所述N个相位时钟同步的信号作为输入信号；以及改变点检测部件，用于检测由所述输入选择部件选择的与所述N个相位时钟的每个时钟相关的输入信号的改变点，所述相位误差确定方法包括以下步骤：
输入与N个相位时钟同步的信号作为输入信号；
检测同步信号的改变点与N个相位时钟的每个时钟之间的定时关系；和
根据所检测的定时关系来确定N个相位时钟的相位误差。
3.根据权利要求2所述的相位误差确定方法，其中通过选择和换算所述N个相位时钟中的一个来生成同步信号，并且在对将要选择的时钟进行连续切换时，检测同步信号的改变点与N个相位时钟的每个时钟之间的定时关系。
4.一种数字锁相环系统，包括：
时钟发生部件，用于根据输入信号的频率和游程长度数据的频率生成参考时钟，从而使用该参考时钟生成N个相位时钟；
脉宽测量部件，用于使用所述N个相位时钟测量通过二进制输入信号所生成的重放信号的脉宽，从而输出脉宽数据；
游程长度提取部件，用于通过虚拟信道时钟计算脉宽数据来提取游程长度数据；
输入选择部件，用于选择与所述N个相位时钟异步的信号或与所述N个相位时钟同步的信号作为输入信号；以及
改变点检测部件，用于检测由所述输入选择部件选择的与所述N个相位时钟的每个时钟相关的输入信号的改变点。
5.根据权利要求4所述的数字锁相环系统，其中所述改变点检测部件在所述N个相位时钟的两个相邻时钟之间的一个时间间隔期间检测异步信号的改变点的数量。
6.根据权利要求4所述的数字锁相环系统，其中所述改变点检测部件检测同步信号的改变点与所述N个相位时钟的每个时钟之间的定时关系。
7.根据权利要求4所述的数字锁相环系统，还包括：
时钟选择部件，用于选择所述N个相位时钟中的一个；以及
同步信号发生器，用于通过对所述时钟选择部件选择的时钟进行换算来生成同步信号。
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