CN1235424A - 数字锁相环电路和时钟发生方法 - Google Patents

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Abstract

一种数字锁相环电路,包括如下电路:第一锁相环电路;信号发生电路;第二数字锁相环电路;其具有信号选择电路能够从信号发生电路中选择信号;分频器电路,其可分割信号选择电路的输出信号;相位比较器电路,其可比较用作基准的信号与分频器电路输出信号的相位;增/减计数器,其可检测相位比较器电路的相位差;和数字滤波器,配备在增/减计数器和信号选择电路之间。该第二锁相环电路可根据增/减计数器的输出从信号发生电路中选择信号。

Description

数字锁相环电路和时钟发生方法
本发明涉及一种数字锁相环电路和时钟发生方法，特别是，涉及一种数字锁相环电路，其可提供对于例如外部引入的噪声或电源噪声的抗扰性，并且其还能够以恒定相位输出稳定时钟。
在与计算机连接的显示设备中，显示是由外部垂直和水平同步信号同步进行的。特别是需要高精度的时钟用以根据水平同步信号控制水平扫描线，并且除非提供无抖动时钟，否则，显示将会失真或起伏。
图9中示出了过去采用的电路，该电路包括晶体振荡器电路61，频率检测电路60，相位比较器电路62，滤波器63,VCO(压控振荡器)64，和1/M分频器电路69。
频率检测电路60用按已知频率振荡的晶体振荡器电路61的时钟对水平同步信号102的周期进行计数，并且可设置1/M分频器电路69的分频系数。
1/M分频器电路69的输出205的相位可通过相位比较器电路62与水平同步信号102的相位进行比较，其结果可通过滤波器63进行平整，并用于控制VCO64。
该电路可称作锁相环电路，因为由滤波器63平整的电压建立了VCO64的振荡频率，所以如果外部噪声或电源噪声允许被加入，在VCO64的振荡频率中将出现变化，由此引起系统时钟204的抖动。
另外，关于相对于所输入的水平同步信号102的频率而要求的系统时钟204的频率，1/M分频器电路69的分频系数M为几千，使得只对于几千时钟的某一时钟进行相位比较，结果难以提供相位比较结果的反馈，由此在其因外部噪声而出现变化时，需要时间将频率设定回原始频率，这使其本身表现为噪声引起的抖动。
在日本未审专利公开(KOKAI)H2-14618中公开了用以减小上述抖动的公知技术。
因此，本发明的目的就是提供一种新型的锁相环电路和时钟发生方法，其可对上述问题加以改善，特别是，可以提供对于外部噪声和电源噪声的抗扰性，并且还能够以恒定相位输出稳定的时钟。
为了实现上述目的，本发明采用下列基本结构。
具体地，按照本发明第一方面的数字锁相环电路，其具有第一锁相环电路，包括：基准振荡器，压控振荡器和1/N分频器，分频器的分频系数是不变的，所述1/N分频器对所述压控振荡器的振荡输出进行分频，比较所述1/N分频器输出信号和所述基准振荡器输出信号的相位，控制所述压控振荡器的振荡频率，并且取出所述压控振荡器的振荡输出；信号发生电路，其产生许多输出信号，其频率与所述第一数字锁相环电路的所述压控振荡器的频率相同，而相位不同；第二数字锁相环电路，其包括：信号选择电路，其能够通过所述信号发生电路选择信号，可变频分频器电路，其可将所述信号选择电路输出分频，相位比较器电路，其可比较基准信号和所述可变频分频器电路的输出信号的相位，增/减计数器，其可检测所述相位比较器电路的相位差，数字滤波器，其提供在所述增/减计数器和所述数字选择电路之间，该第二锁相环电路可根据所述增/减计数器的输出从所述信号发生电路选择信号，与所述基准信号的相位同步的时钟，所述基准信号通过所述第二锁相环电路而获得，并且所述时钟在两个所述基准信号之间的时间内通过所述第一数字锁相环电路而进行N次相位比较。
按照本发明的数字锁相环电路的第二方面，所述第一数字锁相环电路的所述压控振荡器是通过奇数个反相器电路环行级联而构成的，并且所述第一数字锁相环电路形成为使所述时钟的可允许抖动时间、所述基准振荡器的振荡周期、1/N分频器电路的分频系数、和所述压控振荡器(VCO)的反相器电路的级数之间满足下列关系。
可允许时钟抖动时间
＞(基准振荡器周期)/{(1/N分频器的分频系数)×(在VCO中的反相器电路的级数)×2}
按照本发明的数字锁相环电路的第三方面，所述信号发生电路这样构成，使得可通过所述反相器电路之间的连接线取出具有不同相位的若干信号，并且可通过所述连接线取出相差180度相位的所述信号。
按照本发明的数字锁相环电路的第四方面，所述信号选择电路可配备有开关装置，用于从许多具有不同相位的信号中选择出一个信号，所述信号是从所述信号发生电路输出的。
按照本发明的数字锁相环电路的第五方面，在所述第二数字锁相环电路中的所述基准信号是水平同步信号。
按照本发明在数字锁相环电路中产生时钟的方法的第一方面在于，通过配备有固定频率分频器的第一数字锁相环电路产生具有不同相位的许多信号，从所述许多信号中选择指定信号，所述被选中信号可通过第二数字锁相环电路的可变频分频器进行分频，所述分频信号的相位可通过第二数字锁相环电路的相位比较器电路与基准信号的相位进行比较，并且根据所述比较结果，通过所述许多信号选择出信号，以便消除所述所分频信号和所述基准信号之间的所述相位差，由此获得与所述基准信号的相位同步的时钟。
该锁相环电路由第一锁相环电路和第二锁相环电路构成，第一锁相环电路的压控振荡器会产生输出信号，其具有相同频率而每个相位不同，第二锁相环电路可选择第一锁相环电路的多个输出信号中的一个，以便消除输入到第二锁相环电路相位比较器的第一锁相环电路的基准信号与输出信号之间的相位差。
也就是说，本发明具有晶体振荡器电路作为基准时钟，其振荡时钟101由第一数字锁相环电路51倍增，并且所得输出基准时钟103通过第二数字锁相环电路52的信号开关电路8进行切换，以便获得系统时钟104，其具有的相位与水平同步信号102的相位相匹配。
第一数字锁相环电路51是由相位比较器电路2，滤波器3，压控振荡器(VCO)4，和1/N分频器电路5所构成。特别是，通过使用奇数个反相器电路级而构成VCO4，可产生许多基准时钟103，其具有不同的相位，并且是晶体振荡器电路1的振荡时钟101的N倍。
第二数字锁相环电路52是由相位比较器6，增/减计数器11，数字滤波器7，信号开关电路8，和1/M分频器电路9所构成。由第一锁相环电路51所输出的基准时钟103通过信号开关电路8而选择，以获得系统时钟104，其相位与水平同步信号的相位相匹配。
频率检测电路10使用在已知频率下振荡的晶体振荡器电路1的时钟对水平同步信号102的周期计数，其用于设置1/M分频器电路9的分频系数。
图1是本发明的方框图；
图2是压控振荡器(VCO)具体结构的电路图；
图3是由压控振荡器所输出的信号时序图：
图4是表示计数器操作的的时序图；
图5是表示数字滤波器实例的方框图；
图6是表示信号开关电路主要部分的方框图；
图7是表示压控振荡器另一具体结构的电路图；
图8是表示信号开关电路另一具体实例的方框图；和
图9是表示现有技术的方框图。
下面参照相关附图来描述按照本发明的数字锁相环电路的实施例。
图1是表示按照本发明的数字锁相环电路特定实例的方框图。该图示出了一种数字锁相环电路，其具有第一锁相环电路51，该电路通过1/N分频器5将压控振荡器4的振荡输出进行分频，将该分频信号和基准振荡器109的输出信号101的相位进行比较，控制压控振荡器4的振荡频率，并取出该压控振荡器4的振荡输出，信号发生电路8A，其可产生具有相同频率不同相位的许多输出信号，和第二数字锁相环电路52，其具有能够从信号发生电路8A中选择输出信号的信号选择电路8，1/M分频器电路9，其可将信号开关电路8的输出信号104进行分频，相位比较器电路6，其可将用作基准的信号(水平同步信号)102与1/M分频器电路9的输出信号108的相位进行比较，增/减计数器11，其可检测相位比较器电路6的相位差，和数字滤波器7，其配备在增/减计数器11与信号选择电路8之间，该第二数字锁相环电路52根据增/减计数器11的输出由上述信号发生电路8来切换一个信号，系统时钟104，其与由该第二数字锁相环电路52所获得的上述基准信号的相位同步，以及系统时钟104，其可在所获得的基准信号之间的时间内通过第一数字锁相环电路51进行N次相位比较。
第一数字锁相环电路51的压控振荡器4具有奇数个级联的反相器电路环形结构，并且信号发生电路8A可这样构成，以便于通过上述反相器电路之间的连接线J来取出信号103-A至103-F，这些信号具有不同的相位。
在VCO4构成的特定实例中，如图2所示，可通过上述连接线J来取出相位相差180度的信号103-A和103-B(103-C和103-D)。
下面进一步描述本发明。
在第一数字锁相环电路51上，晶体振荡器电路1的振荡时钟101的周期和相位和1/N分频器电路5的相位比较信号109通过相位比较电路2进行比较。相位比较电路2和滤波器3操作，以便在相位比较信号109的周期比振荡时钟101的短时降低压控振荡器(VCO)4的振荡频率。另一方面，如果相位比较信号109的周期长于振荡时钟101，相位比较器电路2和滤波器3工作以便升高VCO4的振荡频率。
然后，将VCO4输出的基准时钟103输出给信号选择电路8，也输出给1/N分频器电路5并返回相位比较器电路2，该结构形成第一数字锁相环电路51。
在第二数字锁相环电路52中，相位比较器电路6可比较水平同步信号102和1/M分频器电路9的输出108的相位。增/减计数器11可将相位比较器电路6的比较结果计数，通过数字滤波器7进行滤波，使信号选择电路8得到控制，并且通过从第一数字锁相环电路51的许多基准时钟信号103中选择具有匹配相位的信号，可输出无抖动的系统时钟104，该系统时钟104可通过1/M分频器电路9进行分频，并返回相位比较器电路6，由此形成第二数字锁相环电路52。
参见图2，其示出了本发明第一实施例中VCO4的电路，在反相器电路4A三级级联以通过所形成的振荡环路来进行相位调整的情况下，总共六个信号，即信号103-A至103-F输出给信号选择电路8，这些信号从反相器4A按相位相差108度的信号组取出作为输出。
在这种情况下，通过提供反相器8B而产生相对于基准时钟103-A具有180度相位差的基准时钟103-B。
图3是表示VCO4操作的时序图。六个彼此间具有60度相位差的基准时钟，顺序为103-A,103-F,103-C,103-B,103-E,103-D和103-A。
图4是表示相位比较器电路6和计数器11操作的时序图。相位比较器6比较水平同步信号102输入和分频输出信号108发生改变的边缘。在分频输出信号108晚于水平同步信号102的情况下，响应于其间的相位差而输出递减计数输出，使得计数器11的计数值降低(图4(a))，而如果分频输出信号108早于水平同步信号102，响应于其间的相位差而输出递增计数信号，由此会使计数器11的计数值增加(图4(b))。
图5是表示数字滤波器具体实例的方框图。用于该实施例中的数字滤波器为无限脉冲响应数字滤波器，其是由加法器21，乘法器24至28，和延迟电路22和23构成的。延迟电路22和23的每个均可提供水平同步信号一个周期的延迟，并且乘法器24至28的每个均可用于设置滤波器系数，以便获得所需的滤波器特性。
图6表示信号选择电路，该信号选择电路8由加法器31(其将计数器11的数值与加法器31具有的补偿数据相加)，“与”门电路32(其根据加法器31中的数据控制开关(开关装置)33)，和开关33构成。数字滤波器7的输出值设置于加法器31中，且对于每个周期的水平同步信号进行一次加或减，从而选择基准时钟103。
因此，对于每次输入的水平输入信号102，信号发生电路8A的信号103均可根据计数器11的数值(正或负)由信号选择电路8进行选择，而该信号可以馈送给1/M分频器电路9，使得可以进行控制以便迅速地消除相位比较器电路6上的相位差，结果使系统时钟104一直与水平同步信号102同步地输出。
由此，在按照本发明的数字锁相环电路中，在第二数字锁相环电路52中与水平同步信号102同步地进行相位比较，时钟103的相位比较是由两个水平同步信号之间的第一数字锁相环电路来进行的，并且进行相位控制，其结果使相位控制的频率增加，且时钟精确度得到改善。
有必要构成这样的电路，以便在系统时钟104的允许抖动时间、晶体振荡器电路1的振荡周期、1/N分频器电路5的分频系数和反相器电路级数之间获得下列关系。
系统时钟104允许抖动时间
＞(晶体振荡器周期)/{(1/N分频器5的分频系数)×(在VCO4中的反相器电路级数)×2}
例如，如果系统时钟104的允许抖动时间为1.0ns，晶体振荡器1的频率为21MHz,1/N分频器电路5的分频系数为8,VCO4中反相器级数为3,VCO4的振荡频率将为164MHz，六个基准时钟信号103之间的相位差为0.99ns，则获得1.0ns或更短抖动时间的系统时钟。
图8是本发明的另一实例，其中有五级反相器电路，并且其中10个基准时钟彼此间具有36度的相位差，顺序为103-A,103-H,103-C,103-J,103-E,103-B,103-G,103-D,103-I,103-F，加法器31可对每一个十进位数字进行加和减。
因此，反相器电路的数量为3或以上的奇数就足够了。
通过采用如上所述的构成，在本发明中通过在第一数字锁相环电路51的1/N分频器电路5中将分频系数设置为约8(除以8)，会使频率增加，其中在该频率下通过相对于基准时钟的相位比较进行控制，由此能够产生高精度的基准时钟和高质量图象的显示。

Claims (6)

1．一种数字锁相环电路，其包括：
第一锁相环电路，其包括基准振荡器，压控振荡器和1/N分频器，其分频器的分频系数是不变的，所述1/N分频器对所述压控振荡器的振荡输出进行分频，将所述1/N分频器的输出信号与所述基准振荡器的输出信号的相位进行比较，控制所述压控振荡器的振荡频率，并取出所述压控振荡器的振荡输出；
信号发生电路，其可产生许多输出信号，该输出信号的频率与所述第一数字锁相环电路的所述压控振荡器的频率相同而相位不同；
第二数字锁相环电路，其包括信号选择电路，该信号选择电路能够从所述信号发生电路中选择信号，可变分频器电路，其可分割所述信号选择电路的输出频率，相位比较器电路，其可比较基准信号与所述可变频分频器电路输出信号的相位，增/减计数器，其可检测所述相位比较器电路的相位差，数字滤波器，其可配备在所述增/减计数器和所述信号选择电路之间，该第二锁相环电路可根据所述增/减计数器的输出从所述信号发生电路中选择信号，其中在所述锁相环电路中，与所述基准信号的相位同步的时钟通过所述第二锁相环电路而获得，并且时钟在两个所述基准信号之间的时间内由所述第一数字锁相环电路进行N次相位比较。
2．按照权利要求1的数字锁相环电路，其中所述第一数字锁相环电路的所述压控振荡器是由奇数个反相器环形级联而构成，并且所述第一数字锁相环电路这样形成，以便在所述时钟的允许抖动时间、其所述基准振荡器的振荡周期、1/N分频器电路的分频系数、和其所述压控振荡器(VCO)的反相器电路级数之间获得下列关系：
允许系统时钟抖动时间
＞(基准振荡器周期)/{(1/N分频器的分频系数)×(在VCO中的反相器电路级数)×2}
3．按照权利要求2的数字锁相环电路，其中所述信号发生电路这样构成，使得可以通过所述反相器电路之间的连接线取出具有不同相位的若干信号，并且通过所述连接线可以取出相差180度相位的所述信号。
4．按照权利要求1的数字锁相环电路，其中所述信号选择电路配备有开关装置，用于从具有不同相位的许多信号中选择出一个信号，所述信号由所述信号发生电路输出。
5．按照权利要求1的数字锁相环电路，其中在所述第二数字锁相环电路中的所述基准信号为水平同步信号。
6．一种在数字锁相环电路中的时钟发生方法，通过配备有固定频率分频器的第一数字锁相环电路可以产生具有不同相位的许多信号，指定信号从所述许多信号中进行选择，所述被选中的信号可通过第二数字锁相环电路的可变频分频器进行分割，所述被分频信号的相位可通过第二数字锁相环电路的相位比较器电路与基准信号的相位进行比较，并且根据所述比较结果，从所述许多信号中选择一个信号，以便消除所述被分频信号与所述基准信号之间的所述相位差，由此获得与所述基准信号相位同步的时钟。
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