CN103493376B - 用于时钟信号生成的系统及方法 - Google Patents
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Abstract
时钟信号生成系统(10)包括被布置成提供具有可选择的第一时钟速率的第一时钟信号的时钟信号生成电路(12);被连接用于接收所述第一时钟信号并且被布置成根据分配因子生成从所述第一时钟信号生成具有恒定的时钟速率并且与所述第一时钟信号同步第二时钟信号的分配器电路(14);以及当不同的第一时钟速率被选择的时候被连接到所述分配器电路并且被布置成改变所述分配因子以保持所述第二时钟速率恒定并且所述第二时钟信号与所述第一时钟信号同步控制器模块(16)。
Description
技术领域
本发明涉及时钟信号生成系统和用于时钟信号生成的方法。
背景技术
降低电子系统功耗是例如具有现代交通工具的汽车电子系统发展的重要方面。降低功耗的一种典型方法就是例如通过应用电源门控技术临时性地关闭一些系统或部分系统。
另一种方法就是当处于运行模式的时候，也就是说，当电子系统不能被安全关闭的时候降低功耗。例如，现代汽车电子控制单元(ECU)的功耗也可以在运行模式中通过降低时钟频率，即应用于ECU或例如ECU的微控制器上的时钟速率被降低。
这可以通过给微控制器内核提供时钟频率来实现，根据该微控制器所实施的任务的不同，该时钟频率可以是可变的或者是可以选择的。改变应用于微控制器内核的时钟速率可能通常也会改变应用于外围组件，例如，串行接口、定时器、模-数转换器等等的时钟信号的时钟速率。如果外围组件可以需要恒定的，即固定不变的时钟速率，附加时钟生成电路可能给外围组件提供时钟信号。为了允许与应用于微控制器内核的时钟信号同步，同步装置逻辑电路可以被使用。
美国专利申请公开US 2005/184773 A1提出了一种时钟生成电路，其通过PLL生成第一时钟信号PLLout。借助于频率分配，从第一时钟信号PLLout生成第二时钟信号CCLK或SCLK。通过使用控制寄存器330控制PLL的分配比率，可以改变第一时钟信号PLLout的时钟频率。控制寄存器也可以用来改变频率分配器的分配数X和M，以设置第二时钟信号CCLK或SCLK的时钟频率。
欧洲专利申请公开EP1953918A1公开了一种PLL控制电路，其接收第一时钟信号REFclk，并且使用频率调节电路和PLL来从它生成第二时钟信号PLLclk。所述频率调节电路包括：频率测量电路，所述频率测量电路被布置成测量所述第一时钟信号REFclk的时钟频率；以及，M、N设置电路，所述M、N设置电路被布置成，当第一时钟信号REFclk的时钟频率变化时，保持第二时钟信号PLLclk的时钟频率恒定。
发明内容
正如附属权利要求中所描述的，本发明提供了一种时钟信号生成系统和一种用于时钟信号生成的方法。
本发明的具体实施例在附属权利要求中被陈述。
根据下文中描述的实施例，本发明的这些或其它方面将会很明显并且被阐述。
附图说明
根据附图，仅仅通过举例的方式，本发明的进一步细节、方面和实施例将被描述。在附图中，类似的符号被用于表示相同的或功能相似的元素。为了简便以及清晰，附图中的元素不一定按比率绘制。
图1示意性地显示了时钟信号生成系统的实施例的例子。
图2示意性地显示了使用小数分配器来说明时钟信号生成的图。
图3示意性地显示了一种用于时钟信号生成的方法的实施例的例子。
具体实施方式
由于本发明说明的实施例可能大部分是通过使用本领域所属技术人员所熟知的电子元件和电路被实施，细节不会在比所说明的认为有必要的程度大的任何程度上进行解释。对本发明基本概念的理解以及认识是为了不混淆或偏离本发明所教之内容。
参照图1，图1示意性地显示了时钟信号生成系统的一个实施例的例子。所显示的时钟信号生成系统10包括被布置成提供具有可选择的第一时钟速率的第一时钟信号的时钟信号生成电路12；分配器电路14，被连接用于接收所述第一时钟信号并且被布置成根据分配因子从所述第一时钟信号生成具有恒定的时钟速率并且与所述第一时钟信号同步的第二时钟信号；以及控制器模块16，当不同的第一时钟速率被选择的时候，所述控制器模块16被连接到所述分配器电路并且被布置成改变所述分配因子，以保持所述第二时钟速率恒定以及所述第二时钟信号与所述第一时钟信号的同步。
在电子产品中，特别是同步数字电路，时钟信号可以是一种在高态和低态之间振荡的特定类型的信号并且可以被用于电路的触发动作。例如，从低态到高态的转换可以以时钟信号的上升沿为特征，以及从高态到低态的转换可以以相应时钟信号的下降沿为特征。在其它实施例中，例如状态转换的相反定义可能适用。
当以相对相位角的重复序列振荡的时候，时钟信号可以被认为是同步。如果频率之间存在整数关系，则同步可以被应用，以便时钟信号在连续周期共享相位角的重复序列。
例如，当第二时钟信号的上升沿或下降沿对应于同时发生的第一时钟信号的上升沿或下降沿的时候，具有时钟速率低于第一时钟信号的时钟速率的第二时钟信号可以被认为与第一时钟信号同步或等步。以及时钟生成系统10的分配器电路14可以例如被布置成通过提供对应于同时发生的第一时钟信号的上升沿或下降沿的第二时钟信号的每个上升沿或每个下降沿来提供与第一时钟信号同步的第二时钟信号。所显示的信号生成系统10可能允许保持第二或外围时钟信号的时钟速率恒定，同时仍然使用同步逻辑设计风格，虽然第一或系统总线时钟信号的时钟速率可以是可变的并且可以被改变。所显示的系统10可能允许得出与第一或总线时钟信号完全同步的第二或外围时钟信号。该同步系统可能允许简单的逻辑设计并且可能避免使用用于被第一或第二时钟信号触发的域之间所有通信的同步装置。由于大部分外围模块34使用了到分配器电路14的一部分输入频率或第一时钟速率以提供应用层，因此第一时钟信号的输入频率可以达到平均值。
所显示的时钟信号生成系统10可能允许生成或合成第一时钟信号并且改变时钟信号生成电路12的设置，并且因此改变第一时钟速率，即生成的第一时钟信号的时钟速率。例如，这可能允许降低第一时钟速率，这可能会降低时钟生成电路和任何被连接用于接收第一时钟信号的设备的功耗，而不改变恒定的第二时钟速率。第一时钟信号可以例如是应用于任何被连接到总线的处理设备的总线时钟信号。
术语“恒定的”时钟信号可能指每秒的时钟周期的恒定数量，即，这可能指固定的时钟速率或固定的时钟频率。恒定的时钟速率可以被改变，例如通过改变图1的乘数“a”来改变，但当第一时钟信号改变的时候，例如当时钟信号生成电路12包括可编程的锁相环电路并且编程受到改变的影响的时候，这可能基本不受改变的影响。
所显示的分配器电路14可以被布置成借助于参考振荡器电路结合同步电路，从第一时钟信号生成第二时钟信号，即第一时钟信号可以不只被用作用于活动地生成新的第二时钟信号的激励，其中该同步电路用于第二时钟信号与第一时钟信号的随后同步，但是第二时钟信号可以通过应用滤波器机制而直接生成，该滤波器机制用于将第一时钟信号变换成第二时钟信号。该滤波器机制可以例如使用时钟分配和时钟周期挪用的计数器和时钟脉冲门被实施，即周期性地抑制第一时钟信号的一定数量的时钟周期出现在第二时钟信号中。
所显示的分配器电路14可能包括或可以作为小数分配器电路被实施。小数分配器电路可以例如由两个整数分配器构成，例如由n次频率分配器电路(divide-by-n)或n+1次频率分配器电路(divide-by-n+1)构成。如果n顺次地在两个值之间改变，则得到的频率可以是两个频率的时间平均值。精确的分配比率可以通过改变频率分配器在两个分配器值上花费的时间百分比被调整。
分配因子可能包括除数部分和乘数部分，这可能允许生成具有在零和当前第一时钟速率之间的第二时钟速率的第二时钟信号。当用于生成第二时钟信号的第二时钟速率的分配因子是第一时钟速率的整数除数的时候，小数分配器可以被用作，也可以不被用作分配器电路。
正如图1中所显示的，时钟信号生成电路12可能例如包括锁相环(PLL)电路。PLL主要输出信号，该信号可以例如是第一时钟信号，其具有合成的频率，即由压控振荡器18(VCO)生成的本地振荡器频率,该压控振荡器具有由反馈环驱动的控制(或调谐)电压(Vtune)。由参考频率fref和是合成频率fout的可变反馈频率fv馈送的相位检测器电路20给环滤波器24提供那两个输入的相位差，其中合成频率fout可能对应于第一时钟信号的被可编程分配器22(1/m)分配的第一时钟速率。这可以是低通滤波器，该低通滤波器将fref和fv之间的相位误差平均化，并且提供了驱动VCO的Vtune调谐电压。一旦PLL被锁定，就会出现以下等式：fout＝m.fref。参考频率可以例如由参考振荡器电路26提供，该参考振荡器电路可以例如是石英振荡器。参考信号可以以直接的方式通过附加频率分配器电路28被提供给相位检测器电路20，以降低参考信号的频率，该分配器电路28被布置成通过(整数)因子n分配由参考振荡器电路26生成的信号的频率。
在另一个实施例(未显示)中，时钟信号生成电路12可能包括可以被用于改变参考时钟信号的相位而不应用VCO的延迟锁环(DLL)电路。DLL可能包括由很多前后连接的延迟门组成的延迟链。该链(并且因此DLL链)的输入可以被连接用于接收被消极地延迟的参考时钟信号。多路复用器可以被连接到延迟链的每个级上，并且该多路复用器的选择器可以被控制电路更新以产生消极延迟。DLL的输出可以是消极地延迟的参考时钟信号。
在一个实施例中，时钟信号生成系统10可能包括至少一个另外的分配器电路，该另外的分配器电路被连接用于接收第一时钟信号并且被布置成根据另外的分配因子从第一时钟信号生成具有恒定的另外的时钟速率并且与所述第一时钟信号同步的另外的时钟信号。以及，当不同的第一时钟速率被选择的时候，控制器模块16可以被连接到所述另外的分配器电路并且被布置成改变所述另外的分配因子，以保持所述另外的时钟速率恒定。换句话说，除了可能例如是ECU的主总线时钟信号的第一时钟信号，不止一个分配器电路可以被用于生成第二和另外的时钟信号，例如用于给不同的外围设备提供专用的恒定的时钟信号。
正如图1中所显示的，控制器模块16可以被连接到时钟生成电路12并且可以被布置成选择第一时钟速率。这可能允许控制器模块16改变第一时钟速率。对于PLL，这可以例如通过改变参数m和/或n来实现。在这个实施例中，控制器模块16可能不需要，例如通过分析第一时钟信号来确定第一时钟速率或应用于时钟生成电路12的参数。由于这些值对控制器模块可以是已知的，因此可能很容易确定将要应用于分配器电路14的对应的分配因子。
控制器模块可以例如被布置成通过用于将第一时钟速率的值映射到分配因子的值的规则确定分配因子。
该规则可以例如是用于计算来自时钟生成电路12的已知参数的分配因子的规则。对于图1中所显示的例子，分配因子可以被计算成“a·n/m”，其中“a”可以是被选择以用于选择所需的恒定的第二时钟速率的整数乘数。又如，用于将第一时钟速率的值映射到分配因子的值的规则可以通过查找表在控制器模块中被实施。
正如图1中所显示的，时钟信号生成电路10可能例如包括电子控制单元30(ECU)，所述电子控制单元30(ECU)具有被连接用于接收第二时钟信号的至少一个外围设备34。ECU可以是嵌入式系统，例如是用于控制交通工具中的电气或电子系统的汽车嵌入式系统。外围设备34可以是除接收第一时钟信号的主处理设备外的任何设备，例如串行接口、定时器等等，其中这些设备可能需要获得与第一或系统时钟信号同步的恒定时钟信号。
时钟信号生成系统10可能包括被连接用于接收所述第一时钟信号的微控制器单元32(MCU)。正如所显示的，微控制器单元32可以例如被包括在ECU 30中。术语微控制器单元32可能指具有或者没有已与处理器内核集成在芯片上的外围设备的任何处理器内核或处理设备或微处理器，接收第一时钟信号作为它们的系统时钟信号。
只是举例子，交通工具，例如汽车、轮船、飞机、火车或直升机等等可能例如包括至少一个如上所述的时钟信号生成系统10。
所显示的时钟信号生成系统可能例如允许改变MCU 32的系统时钟，即第一时钟信号，并且同时允许保持外围设备34的第二时钟恒定。
小数时钟分配器电路可以例如被用于得出MCU 32的外围的时钟信号。分配因子或分配比率可以适合于可以是系统PLL的时钟生成电路的编程，以便不管第一时钟速率如何，外围设备的第二时钟速率保持恒定，其中该第一时钟速率可以是MCU 32的总线时钟速率。
这可能允许MCU 32降低或命令控制器，例如控制器模块16，从而为了降低功率耗散或改进性能的原因而降低第一时钟频率，以及允许串行接口或定时器类的外围设备34获得与系统时钟或第一时钟信号同步的恒定第二时钟信号，而不使用外围设备的非同步时钟信号(这反而会给同步装置增加额外逻辑，也会增加可变的等待时间，这将取决于执行同步时间)。所提出的系统可能允许计算功率定标和热处理功率耗散受限应用，而不需要在芯片外围上构建异步。这可能例如降低管芯尺寸并且可能导致更廉价的封装。
现在参照图2，图2示意性地显示了使用小数分配器来说明时钟信号生成的图。每个曲线图40、42、44、46、48、50对应于随着时间推移的第一时钟信号40、44、48和第二时钟信号42、46、50的周期序列，其中a＝1并且n＝2。在所显示的例子中，第一时钟信号40、44、48可能包括8MHz的频率或第一时钟速率(参考符号40)，m＝8；7MHz的频率或第一时钟速率(参考符号44)m＝7；以及5MHz的频率或第一时钟速率(参考符号48)m＝5。每个生成的第二时钟信号42、46、50可能具有2MHz的平均第二时钟速率。图1中所显示的分配器电路14(分配因子a·n/m)可能通过使用时钟脉冲门(或计数器)，在第一时钟信号的m分别为8、7或5个时钟周期的框架下，可以经过a·n＝2个时钟周期。这可以以颤动的方式被实施，以便均衡第二时钟信号中的时钟事件。
现在参照图3，图3示意性地显示了一种用于时钟信号生成的方法的实施例的例子。所说明的方法允许将所描述的时钟信号生成系统的优势和特征作为用于时钟信号生成的方法的一部分来实施。所显示的用于时钟信号生成的方法60可能包括：选择62第一时钟速率；提供64具有所述第一时钟速率的第一时钟信号；根据分配因子，从所述第一时钟信号生成66具有恒定的时钟速率并且与所述第一时钟信号同步的第二时钟信号；以及当不同的第一时钟速率被选择的时候，改变68所述分配因子，以保持所述第二时钟速率恒定以及所述第二时钟信号与所述第一时钟信号的同步。
在该方法的实施例中，根据分配因子从所述第一时钟信号生成66具有恒定的时钟速率并且与所述第一时钟信号同步第二时钟信号的阶段可能包括：通过提供对应于所述第一时钟信号的同时出现的上升时钟沿或下降时钟沿的所述第二时钟信号的每个上升和每个下降时钟沿，来生成与所述第一时钟信号同步的所述第二时钟信号。
本发明也可以在计算机程序中被实现。该计算机程序用于在计算机系统上运行，至少包括代码部分，所述代码部分当在可编程的装置(例如计算机系统)上运行时执行根据本发明所述方法的步骤，或启动可编程的装置，以执行根据本发明的设备或系统的功能。
所显示的方法可以例如被正如图1中所显示的时钟生成系统10执行。当在可编程装置上运行的时候，所有或至少该方法的一部分，例如控制器模块的运行情况可以作为计算机程序产品被提供，该产品包括用于执行上述描述的一种方法的步骤的代码部分。
计算机程序是一系列指令例如特定应用程序和/或操作系统。计算机程序可能例如包括一个或多个:子程序、函数、程序、对象方法、对象实现、可执行的应用程序、小程序、小服务程序、源代码、对象代码、共享库/动态装载库和/或设计用于在计算机系统上的执行的其它指令序列。
计算机程序可以在计算机可读存储介质上被内部地存储或通过计算机可读传输介质传输到计算机系统。或者一些计算机程序可以被永久地、可移除地提供在计算机可读介质或远程地耦合于信息处理系统。计算机可读介质可能包括，例如但不限于以下的任何数量：磁存储介质包括磁盘和磁带存储介质；光学存储介质例如光盘介质(例如，CD-ROM、CD-R等等)以及数字视盘存储介质；非易失性存储器存储介质包括半导体存储单元例如FLASH存储、EEPROM、EPROM、ROM；铁磁数字存储；MRAM；易失性存储介质包括寄存器、缓冲或缓存、主存储器、等等；以及数字传输介质包括计算机网络、点对点通信设备、以及载波传输介质，仅举几例。
计算机处理通常地包括执行(运行)程序或程序的部分，现有的程序值和状态信息，以及通过操作系统用于管理处理的执行的资源。操作系统(OS)是管理一台计算机的资源共享以及提供给程序员用于访问这些资源的界面的软件。操作系统处理系统数据和用户输入，以及通过配置和管理任务以及内部系统资源作为系统对用户和程序员的一项服务响应。
计算机系统可能，例如，包括至少一个处理单元、关联内存和大量的输入/输出(I/O)设备。当执行计算机程序时,计算机系统根据计算机程序处理信息并且通过I/O设备生产生成的输出信息。
在前面的说明中，参照本发明实施例的特定例子已经对本发明进行了描述。然而，很明显各种修改和变化可以在不脱离附属权利要求中所陈述的本发明的宽范围精神及范围的情况下被做出。
本发明所讨论的连接可以是任何类型的连接。该连接适于将信号从或传输到相应的节点、单元或设备，例如通过穿孔中间设备。因此，除非暗示或说明，连接，例如，可能是直接连接或间接连接。连接可以被说明或描述，涉及到是单一连接、一组多个连接、单向连接、或双向连接。然而,不同实施例可能改变连接的实现。例如,可以使用单独单向连接而不是双向连接,反之亦然。此外,一组多个连接可以被替换为连续地或以时间多路复用方式传输多个信号的单一连接。同样地,携带多个信号的单一连接可以被分离成各种不同的携带这些信号的子集的连接。因此,存在传输信号的许多选项。
本领域所属技术人员将认识到逻辑块之间的界限仅仅是说明性的并且替代实施例可能合并逻辑块或电路元素或在各种逻辑块或电路元素上强加替代的分解功能。因此，应了解本发明描述的架构仅仅是示范的，并且事实上实现相同功能的很多其它架构可以被实现。例如，控制器模块16可以是单独的模块或可以被包括在分配器电路14、时钟生成电路12，ECU 30或微控制器单元32中。并且时钟信号生成系统10可能例如不包括MCU或ECU,但是可以被包括在MCU或ECU中。
为实现相同功能的任何元件的排列是有效地“关联”以便所需的功能得以实现。因此，为实现特定功能，本发明中结合在一起的任何两个元件可以被看作彼此“相关联”以便所需的功能得以实现，不论架构还是中间元件。同样地，如此关联的任何两个元件还可以被认为是彼此被“可操作连接”或“可操作耦合”以实现所需的功能。
此外，本领域所属技术人员将认识到上述描述的操作之间的界限只是说明性的。多个操作可以组合成单一的操作，单一的操作可以分布在附加操作中，并且操作可以至少在时间上部分重叠被执行。而且，替代实施例可能包括特定操作的多个实例，并且操作的顺序在各种其它实施例中会改变。
又如，在实施例中，所说明的例子可以作为电路被实施，该电路位于单一的集成电路上方或相同的设备中。例如，时钟信号生成系统10可以作为微控制器单元32的一部分被实施，其中该微控制器单元有片上外围设备。或者，这些例子可以作为任何数量的单独的集成电路或单独的设备被实施，中这些设备以一种合适的方式互相连接。例如，时钟信号生成系统10可能不包括微控制器单元32，但是可以被连接到作为单独的集成电路被实施的微控制器单元。
又如，例子或其中的一部分可能作为物理电路的软或代码表征被实现，或作为能够变换成物理电路的逻辑表征，例如在任何合适类型的硬件描述语言中被实现。
此外,本发明不限定在非程序化硬件中被实现的物理设备或单元,但也可以应用在可编程设备或单元中。这些设备或单元通过操作能够执行所需的设备功能。该执行是根据合适的程序代码,例如，主机、微型计算机、服务器、工作站、个人电脑、笔记本、个人数字助理、电子游戏、汽车和其它嵌入式系统、手机和其它无线设备,在本申请中通常表示“计算机系统”。
然而，其它修改、变化和替代也是可能的。说明书和附图相应地被认为是从说明性的而不是严格意义上来讲的。
在权利要求中，放置在括号之间的任何参考符号不得被解释为限定权利要求。单词“包括”不排除其它元素或然后在权力要求中列出的那些步骤的存在。此外，本发明所用的“a”或“an”被定义为一个或多个。并且，在权利要求中所用词语如“至少一个”以及“一个或多个”不应该被解释以暗示通过不定冠词“a”或“an”引入的其它权利要求元素限定任何其它特定权利要求。所述特定权利要求包括这些所介绍的对发明的权利元素，所述权利元素不仅仅包括这样的元素。即使当同一权利要求中包括介绍性短语“一个或多个”或“至少一个”以及不定冠词，例如“a”或“an”。使用定冠词也是如此。除非另有说明，使用术语如“第一”以及“第二”是用于任意区分这些术语描述的元素的。因此，这些术语不一定表示时间或这些元素的其它优先次序。某些措施在相互不同的权利要求中被列举的事实并不表示这些措施的组合不能被用于获取优势。
虽然结合特定系统、器具、以及方法，已经对本发明的原则进行了描述，应清楚了解到该描述仅仅是通过举例而不是对本发明范围的限定。
Claims (11)
1.一种时钟信号生成系统(10)，包括：
时钟信号生成电路(12)，所述时钟信号生成电路(12)被布置成提供第一时钟信号，所述第一时钟信号具有可选择的第一时钟速率；
分配器电路(14)，所述分配器电路(14)被连接用于接收所述第一时钟信号，并且被布置成：根据分配因子，从所述第一时钟信号来生成第二时钟信号，所述第二时钟信号具有恒定的第二时钟速率并且与所述第一时钟信号同步；以及
控制器模块(16)，所述控制器模块(16)被连接到所述时钟信号生成电路并且被布置成选择所述第一时钟速率，以及所述控制器模块(16)进一步被连接到所述分配器电路，并且被布置成：在不同的第一时钟速率被选择的时候，改变所述分配因子，以保持所述第二时钟速率恒定以及所述第二时钟信号与所述第一时钟信号的同步。
2.根据权利要求1所述的时钟信号生成系统，其中所述分配器电路被布置成：通过提供与所述第一时钟信号的同时发生的上升时钟沿或下降时钟沿相对应的所述第二时钟信号的每个上升时钟沿和每个下降时钟沿，来提供与所述第一时钟信号同步的所述第二时钟信号。
3.根据权利要求1或2所述的时钟信号生成系统，其中所述分配器电路包括小数分配器电路。
4.根据权利要求1所述的时钟信号生成系统，其中所述时钟信号生成电路包括锁相环电路。
5.根据权利要求1所述的时钟信号生成系统，其中所述时钟信号生成电路包括延迟锁环电路。
6.根据权利要求1所述的时钟信号生成系统，包括：
至少一个另外的分配器电路，所述至少一个另外的分配器电路被连接用于接收所述第一时钟信号，并且被布置成：根据另外的分配因子，从所述第一时钟信号生成另外的时钟信号，所述另外的时钟信号具有恒定的另外的时钟速率并且与所述第一时钟信号同步；以及
在所述不同的第一时钟速率被选择的时候，所述控制器模块被连接到所述另外的分配器电路并且被布置成改变所述另外的分配因子，以保持所述另外的时钟速率恒定。
7.根据权利要求1所述的时钟信号生成系统，其中所述控制器模块被布置成：通过应用规则来确定所述分配因子，所述规则用于将所述第一时钟速率的值映射到所述分配因子的值。
8.根据权利要求1所述的时钟信号生成系统，包括：电子控制单元(30)，所述电子控制单元(30)具有至少一个外围设备(34)，所述至少一个外围设备(34)被连接用于接收所述第二时钟信号。
9.根据权利要求1所述的时钟信号生成系统，包括微控制器单元(32)，所述微控制器单元(32)被连接用于接收所述第一时钟信号。
10.一种用于时钟信号生成的方法(60)，包括：
由控制器模块(16)选择(62)第一时钟速率；
提供(64)具有所述第一时钟速率的第一时钟信号；
根据分配因子，从所述第一时钟信号生成(66)第二时钟信号，所述第二时钟信号具有恒定的第二时钟速率并且与所述第一时钟信号同步；以及
当不同的第一时钟速率被选择的时候，由所述控制器模块(16)改变(68)所述分配因子，以保持所述第二时钟速率恒定以及所述第二时钟信号与所述第一时钟信号的同步。
11.根据权利要求10所述的方法，其中根据分配因子、从所述第一时钟信号生成(66)第二时钟信号、所述第二时钟信号具有恒定的第二时钟速率并且与所述第一时钟信号同步的步骤包括：通过提供与所述第一时钟信号的同时发生的上升时钟沿或下降时钟沿相对应的所述第二时钟信号的每个上升时钟沿和每个下降时钟沿，来生成与所述第一时钟信号同步的所述第二时钟信号。
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