CN101075145A - 为低功率设计的动态时钟系统与方法 - Google Patents

Abstract

本发明揭露一种计算机系统中用于产生多个时钟信号的系统。该系统包含一电路用于产生一核心时钟信号、一系统总线时钟信号与一外围时钟信号。所述时钟信号其中之一的频率可调降或改变而不需更改其它时钟信号的振荡频率。本发明并揭露计算机系统中用于产生多个时钟信号的方法。

Description

为低功率设计的动态时钟系统与方法

技术领域

本发明涉及一种计算机系统的时钟产生方法与系统，特别是涉及一种计算机系统中用于产生具有多个震荡频率的多个时钟的系统与方法。

背景技术

处理器(例如，微处理器、中央处理器等)广泛的使用在各式的产品与应用，从桌上型计算机到可携式电子装置，例如手机、手提计算机与个人数字助理(PDA)。相对于低阶产品处理器其简化的设计且便宜的产品与应用，某些处理器则强调其强大的性能(例如，运用于高阶计算机工作站的处理器)。

通常效能与耗能是相互对立的。一般而言，高效能处理器其运作较快或设计较复杂，因此相较于低效能处理器更加消耗电能。又，较多的电能消耗会导致较高的操作温度，进而缩短电池的使用时间(就一般使用电池的设备而言)。由于可携式电子装置的使用需求不断增加，进而趋使制造出低耗能又同时满足符合操作性能良好的处理器。

计算机系统内部设置有多个时钟信号，其中包含但不限定于：一中央处理器或核心时钟信号、一系统总线时钟信号与一外围时钟信号。核心时钟信号支配中央处理器或计算机系统核心或系统芯片(SoC)上的运作速度，系统总线时钟信号支配系统总线的运作速度，而外围时钟信号则支配外围或输入/输出(I/O)总线的运作速度。这些时钟信号可运作在不同的速度，此乃因为，举例而言，中央处理器的运算速度通常较系统总线或外围总线来得快。如先前所述，当高速运算效能对于系统并非为必要的时候，较低的时钟速度即可达到低耗能的需求。

当系统内需要或必须具备同步时钟时，该一计算机系统的内部时钟信号通常是与依据同一时钟来源来衍生出适当的频率。再者，时钟信号通常会被配置成串联的方式，其中最快速的时钟信号直接衍生自振荡器或是其它的时钟来源，而次快速的时钟信号则衍生自最快速的时钟信号。在一需要核心时钟信号的计算机系统中，此计算机系统的系统总线时钟信号较核心时钟信号来得慢，而外围时钟信号又较系统总线时钟信号来得慢；该核心时钟信号的时钟来源是藉由输入一时钟信号至可编程分频电路(programmable dividercircuit)而得，系统总线时钟信号可衍生自核心时钟信号，而外围时钟信号可衍生自总线时钟信号。此种串联式配置能符合系统在此三个时钟信号之间维持同步的需求。如图1所示，是该现有系统的时钟产生元件。

不幸的是，此种结构会导致大量的耗能。计算机系统中可能造成耗能的一种情况与计算机系统内部的一或多个时钟信号有关。由现有可知，计算机系统在较高的时钟速度下运作通常会消耗更多的电能，但同时也表示有更好的效能，这表示电能的消耗更加快速；因此，在使用上更需考虑电池供能系统其效能与耗能之间的平衡。计算机系统中另一种造成耗能的情况为，中央处理器时钟信号在不需运作时仍在标准频率振荡，例如，当中央处理器处于等待外围装置或系统总线装置运作完成之时。在此情况下，中央处理器在等待外围装置或系统总线装置完成运作或回传结果的期间几乎不执行其它运作。

降低计算机系统耗能的方案之一是在核心时钟信号不需振荡在标准频率时，降低核心时钟信号的频率。然而，如前面范例所示，计算机系统的电路设计若以串联式配置以产生同步时钟时，由于系统总线与外围时钟信号是衍生自核心时钟信号，因此降低核心时钟信号的频率也将降低系统总线与外围时钟信号的频率。如上述所提的情况，当中央处理器正处于等待外围或总线运作完成时，依据此方案降低核心时钟信号的频率亦会降低外围与系统总线时钟信号的频率，然而系统总线与/或外围总线已经忙于运作了，再降低其时钟信号的频率会导致降低系统效能。

如图1所示的范例，当系统的中央处理器处于闲置状态时，通过降低核心时钟信号频率以减少耗能的另一缺点为，用于衍生时钟信号的可编程时钟分频器通常需要一或多个指令来完成配置，为了降低核心时钟信号的频率，此类系统必须执行一或多个指令来重新编程分频器，以降低时钟信号频率，随后又须执行一或多个指令使时钟信号频率恢复标准或再度调高，这并非是理想的提议。

因此根据前述现有技术，仍有诸多缺点与不足之处亟需克服。

发明内容

本发明的目的之一在于改进计算机系统的电能消耗的系统与方法。本发明一实施例的系统包含了一第一可编程时钟分频器，用于接收一时钟来源以及输出一第一时钟信号；一第一分频器电路，用于接收第一时钟信号并输出相对于第一时钟信号较低频的一第一低频时钟信号；一第一切换电路，用于接收第一低频时钟信号与第一时钟信号作为其输入并根据一第一切换信号将所接收的输入的其中一者输出。

本发明一实施例的方法包含以一第一可编程时钟分频器对一时钟来源进行分频以产生一第一时钟信号，并以一第一分频器电路将第一时钟信号分频为一第一低频时钟信号。该方法也包含了将第一时钟信号与第一低频时钟信号输入一第一时钟切换电路，并通过一第一切换选择信号自所有输入中选择一者输出。该方法还包含根据第一时钟切换选择信号选择将第一时钟信号与第一低频时钟信号其中之一输出，以作为第一输出时钟信号。

附图说明

图1为现有计算机系统时钟产生元件的功能方块图。

图2为本发明所揭露的一具体实施例的功能方块图。

图2A为本发明揭露的另一具体实施例的功能方块图。

图3为本发明所揭露的一具体实施例的功能方块图。

图4为本发明所揭露的的另一实施例的功能方块图。

图5为本发明所揭露一具体实施例的方法流程图。

附图符号说明

102时钟来源

104可编程核心时钟分频器

106可编程系统总线时钟分频器

108可编程外围时钟分频器

110核心时钟信号

112系统总线时钟信号

114外围时钟信号

202时钟来源

204可编程核心时钟分频器

206可编程系统总线时钟分频器

208可编程外围时钟分频器

210核心时钟分频器电路

212系统总线时钟分频器电路

214外围时钟分频器电路

216核心时钟切换器

218系统总线时钟切换器

220外围时钟切换器

222核心时钟信号

224系统总线时钟信号

226外围时钟信号

228核心时钟选择信号

230系统总线时钟选择信号

232外围时钟选择信号

234核心时钟信号

236系统总线时钟信号

238外围时钟信号

240低频核心时钟信号

242低频系统总线时钟信号

244低频外围时钟信号

302时钟来源

304可编程核心时钟分频器

306可编程系统总线时钟分频器

308可编程外围时钟分频器

310分频二电路

312分频N电路

314分频N电路

322核心时钟信号

324系统总线时钟信号

326外围时钟信号

328核心时钟选择信号

330系统总线时钟选择信号

332外围时钟选择信号

352时钟来源

354可编程核心时钟分频器

356可编程系统总线时钟分频器

358可编程外围时钟分频器

360、362、364分频N电路

372核心时钟选择信号

374系统总线时钟选择信号

376外围时钟选择信号

402时钟输入衍生时钟信号

404转换时钟信号至低功时钟信号

406由系统选择使用模式

408输出时钟信号

410输出低频时钟信号

412标准时钟信号

414低频时钟信号。

具体实施方式

本发明是关于改善计算机系统其时钟产生的性能的系统与方法。根据本发明的一具体实施例，其包含一可编程核心时钟分频器，用于接收一时钟来源并输出一核心时钟信号。此核心时钟信号接续被一分频电路分频，该分频电路输出一低频核心时钟信号。该核心时钟信号与该低频核心时钟信号随后输入至一核心时钟切换器，核心时钟切换器根据核心时钟选择切换器输出一适当的频率(不是标准频率就是低频率)的核心时钟信号。

依据系统或某一软件要求中央处理器或是核心电路在标准运作或低功率下运作，核心时钟选择切换器可在标准与低功率运作之间作切换。相较于将可编程核心时钟分频器重新编程时需要额外执行一或多个指令，本发明提供了一种较简单且较快速的方式以达到降低系统耗能的目的。如现有所示，指令的执行是需要多个时钟周期来完成。当该计算机系统或软件是节省电能为要求，则以降低核心时钟频率操作来因应。

根据本发明的一实施例，此系统需要同步时钟，核心时钟信号被输入至可编程系统总线时钟分频器以产生一第一系统总线时钟信号。类似的，一第一分频电路将第一系统总线时钟信号分频而得一低频系统总线时钟信号，最后一系统总线时钟选择切换器根据一系统总线时钟选择信号选择一适当频率的信号输出作为系统总线时钟信号。类似地，系统总线时钟信号输入至一可编程外围时钟分频器以产生一第一外围时钟信号，接着第一外围时钟信号被一第二分频电路分频以产生一低频外围时钟信号，一外围时钟选择切换器根据一外围时钟选择信号选择一适当频率的信号输出作为外围时钟信号。

以下所揭露的实施例用于让熟悉此技艺者能够据以制造与实施本发明。本发明也同时涵盖了这些实施例的各种变化，且这些实施例所揭示的原理也可以应用于其它的实施场合。亦即，本发明的范围并不局限于实施例中所揭示与描述者，而可以在不违背本说明书所揭示原理与新颖特征之下，得到一个最宽广的范围。

如图1所显示，其为现有技术中一计算机系统用于产生内部时钟信号的结构。可编程核心时钟分频器(programmable core clock divider)104，例如为一可编程时钟分频器(programmable clock divider)，可藉由一时钟来源信号(clock source)102产生一核心时钟信号(core clock)110。核心时钟信号110可作为可编程系统总线时钟分频器106的输入或来源，以产生一系统总线时钟信号112，其中，可编程系统总线分频器106可以是一可编程时钟分频器。相似的，系统总线时钟信号112可作为可编程外围时钟分频器114的输入或来源，以产生一外围时钟信号114，其中，可编程外围分频器114可以是一可编程时钟分频器。

减少使用如图1时钟产生结构的计算机系统的耗能的方法之一是降低核心时钟频率110。熟悉此技艺者应可理解，当中央处理器或核心处理器未充分利用或未受利用时，降低中央处理器或核心时钟频率可使计算机系统减少电能消耗，特别是在中央处理器或核心处理器等待系统总线或外围总线运作完成的这段期间。此方式可视为将该计算机系统置于低功率模式。然而，通过降低核心时钟频率将计算机系统置于低功率模式虽为可行，但降低中央处理器或核心处理器操作速度同样会降低其处理效能，面临功耗与效能间须加以权衡的问题。

再者，降低核心时钟110的频率需要重新编程可编程核心时钟分频器104，以自时钟来源信号102获得一较低频率的核心时钟110。由于指示一新频率的适当数据必须被加载至可编程核心时钟分频器104，因此该运作方式需要由计算机系统执行一或多个指令。降低此结构中的核心时钟110的频率也会改变用于衍生出系统总线时钟信号112与外围时钟信号114的输入频率，进而致使系统总线时钟信号112与外围时钟信号114降低频率。在中央处理器或核心等待系统总线或是外围总线运作完成的条件下，降低系统总线时钟信号112或外围时钟信号114的频率会导致操作愈来愈慢，此非熟习技艺者所期望者。甚者，由于系统总线时钟信号112与外围时钟信号114是依据核心时钟110所衍生而得，因此核心时钟110可降低的频率范围需受限于可维持系统总线与外围装置正常工作的限度。

如图2，其为本发明所揭露的一具体实施例的功能方块图。在本实施例中，系统(system)200允许软件或计算机系统独立地调整核心时钟信号(coreclock)222、系统总线时钟信号(system bus clock)224与外围时钟信号(peripheral clock)226的频率，并同时维持计算机系统中上述各信号同步化的结构。此实施例还允许计算机系统或软件在不降低其它时钟信号的频率的情况下，降低计算机系统中一或多个时钟信号的频率，进而在允许依据未降频的时钟信号工作的元件可正常运作的同时亦达成减少电能消耗的目的。可编程核心时钟分频器204是由时钟来源信号202得到一第一核心时钟信号信号(core clock signal)234。一核心时钟分频器电路(core clock dividercircuit)210自第一核心时钟信号234得到一低频核心时钟信号(low-power/frequency core clock signal)240。核心时钟切换器(core clockswitch)216同时接收第一核心时钟信号234(其相对于低频核心时钟信号240振荡在一较高的频率)与低频核心时钟信号240作为其输入。核心时钟切换器216的输出则作为核心时钟信号222。

核心时钟切换器216允许计算机系统或软件在相较于正常操作频率为低的时钟频率的低功率模式下操作中央处理器或核心处理器。此是藉由触发核心时钟选择信号(core clock selection signal)228选择低频核心时钟信号240，而非第一核心时钟信号234，作为核心时钟切换器216的输出。本发明的一实施例可在不延迟与增加重新编程可编程时钟分频器程序的复杂度的情况下降低任一时钟信号的频率，使计算机系统或软件运作在低功率模式。在一较佳实施例中，时钟切换器216、218与220作为多路复用器。然而，本发明亦可使用现有技术中已知的其它切换装置作为核心时钟信号与低频核心时钟信号间的切换选择，例如，在图2A所示的无脉冲干扰时钟切换器(glitch-free clock switch)280。如所现有，当数字电路的输入的单一变化导致数字电路的输出产生不只一次的变化时即发生脉冲干扰(glitch)现象。脉冲干扰也可能发生在数字电路的输入为正常或者有所改变时造成输出发生预期之外或者异常的行为。熟习此技艺者应可理解，根据本发明所揭露的具体实施例，选择无脉冲干扰时钟切换器280作为时钟切换器可减少或消除时钟信号可能产生的潜在脉冲干扰。

图2显示的可编程系统总线时钟分频器206藉由第一核心时钟信号234衍生出第一系统总线时钟信号(system bus clock signal)236，而非直接利用自核心时钟222。此方式可使计算机系统无须改变系统总线时钟信号224或外围时钟信号226的频率即可选择使用低频核心频率，同时亦可维持计算机中信号同步化的串联结构。一系统总线时钟分频器电路212藉由第一系统总线时钟信号236产生低频系统总线时钟信号(low-power/frequency systembus clock signal)242。系统总线时钟切换器(system bus clock switch)218同时接收系统总线时钟信号236(其振荡频率较低频系统总线时钟信号242来得高)与低频系统总线时钟信号242，并产生输出作为系统总线时钟信号224。系统总线时钟切换器218使计算机系统或软件可在较正常模式较低的低时钟频率的低频模式下操作系统总线。此系藉由触发总线时钟选择信号(systembus clock selection signal)230选择低频系统总线时钟信号242，而非第一系统总线时钟信号236，作为系统总线时钟切换器218的输出。

可编程外围时钟分频器208藉由第一系统总线时钟信号236得到第一外围时钟信号238。外围时钟分频器电路214自第一外围时钟信号238衍生出一低频外围时钟信号(low-power/frequency peripheral clock signal)244。外围时钟切换器(peripheral clock switch)220同时接收第一外围时钟信号238(其相对于低频外围时钟信号244有较高的振荡频率)与低频外围时钟信号244作为输入并输出外围时钟信号226。外围时钟切换器220使计算机系统或软件可在较正常运作的频率为低的低时钟频率的低功率模式下操作外围总线运作。此是通过触发外围时钟选择信号232选择低频外围时钟信号244，而非第一外围时钟信号238，作为外围时钟切换器220的输出。

如图3所显示，系统300是图2系统200的变形。在本实施例中，系统300允许软件或计算机系统独立调整核心时钟信号(core clock)322、系统总线时钟信号(system bus clock)324与外围时钟信号(peripheral clock)326的频率，同时可维持计算机系统中信号同步化的结构。在一实施例中，系统300拥有一分频二电路(divide-by-two circuit)310用于自第一核心时钟信号(core clock signal)334得到一低频核心时钟信号(low-power/frequencycore clock signal)340。因此，在本实施例中，如果核心时钟选择信号328选择触发低频核心时钟信号340作为核心时钟信号(core clock)322，核心时钟信号322会以标准操作频率的百分之五十来运作。

再者，系统300包含分频N电路(divide-by-N circuit)312与314用于分别产生低频系统总线时钟信号(low-power system bus clock signal)342与低频外围时钟信号(low-power peripheral clock signal)344。分频N电路312与314可将一输入信号除以一数量N，使其输出信号维持系统总线或外围总线的协调。例如，分频N电路312将第一系统总线时钟信号(system busclock signal)336除以N，此数量N在系统选择低频系统总线时钟信号342作为系统总线时钟信号324时仍可维持系统总线的兼容性。又，该分频N电路314将第一外围时钟信号338除以N，此数量N在系统选择低频外围时钟信号344作为外围时钟信号326时仍可维持外围总线的兼容性。熟习此技艺者应可理解，分频2/N电路310、312与314可以将输入时钟信号根据效能与节能间的最佳化的需求除以各种不同的数量N，以维持系统的中央处理单元或核心处理器、系统总线和外围总线间的协调。以上实施例的应用并不限定在附图中分频器的选择。

如图4所显示，是本发明所揭露另一具体实施例。在系统350中，时钟来源352作为可编程核心时钟分频器(programmable core clockdivider)354同时也是分频N电路360的输入，其中，N的数目大于1，以产生较低频率的时钟信号。最佳的状况是，核心时钟分频器(core clockdivider)354所产生时钟信号频率较分频N电路360的频率高。分频器电路352、360的输出皆同时输入至时钟选择切换器366。时钟选择切换器366可以多路复用器、无脉冲干扰选择切换器或其它的选择器或现有的切换机制来实现。核心时钟选择信号(core clock selection signal)370可被触发以选择输出分频N电路360的低频率时钟信号或可编程核心时钟分频器354的时钟信号，其选择乃根据核心时钟的需求是低频时钟或正常时钟频率。时钟选择切换器366的输出可用于作为核心时钟信号，如同上述图2与图3的实施例。

该系统350还包含一附加的可编程系统总线时钟分频器(programmablesystem bus clock divider)356，其输入为可编程核心时钟分频器354的输出。相似的，分频N电路362的输入是可编程核心时钟分频器354的输出。分频N电路362输出相较于可编程系统总线时钟分频器356的输出为低的频率信号。每一个分频器电路的输出皆输入至时钟选择切换器368，其可藉由触发系统总线时钟选择信号372而在较高或较低的频率信号间作选择。该时钟选择切换器368的输出可作为计算机系统的系统总线时钟。

系统350也包含一可编程外围时钟分频器358与一附加的分频N电路364，两者的输入皆接收自可编程外围时钟分频器356的输出。分频N电路364最好能输出相较于可编程外围时钟分频器358较低的频率信号。该两个分频器电路的输出乃作为时钟选择切换器370的输入。时钟选择切换器370可藉由触发外围时钟选择信号376来选择输出。在此种方式中，可通过使用外围时钟选择信号376选择一较低频或一标准时钟信号。图4中的实施例可达到与图2、3中所揭露的具体实施例相似的结果，虽然齐实现方式略为不同。再者，熟知此技艺者应可理解在图2、3与4中所示的具体实施例皆为用于产生时钟信号的结构示意图。本发明并不局限于上述的范围，例如系统不一定要应用串联结构以产生三个同步时钟。亦可依照熟知此技艺者的指示而使用更多个或更少个时钟应用于计算机系统。

如图5所显示，方法400为本发明一具体实施例的流程图。在初始衍生阶段402，可编程时钟分频器电路会藉由一时钟输入衍生出一时钟信号；而在低频衍生阶段404，分频器电路会将时钟信号转换成低频时钟信号。时钟信号与低频时钟信号会被同时保留，并输出其中之一者作为时钟信号。在选择阶段406时，系统决定计算机系统需要低频时钟信号414或标准时钟信号412(其分别代表低功率或标准模式)，并输出适当的信号以作为时钟信号。系统可输出阶段408产生的标准时钟信号或是阶段410产生的低频时钟信号。

初始衍生阶段402表示自一时钟来源衍生一时钟信号的步骤，如图2可编程核心时钟分频器204的功能，或，亦可示意藉由其它输入所衍生的时钟信号，如图2所示的可编程系统总线时钟分频器206的功能。在另一非限定性范例中，其它输入来源或其它时钟信号一可作为输入以衍生其它时钟信号，特别是如图2所示需要达到时钟同步化且各时钟信号是以串联结构配置的系统。相较于重新编程可编程时钟分频器以产生一较低频率时钟，图5的实施例提供一种较不复杂与较不费时的调降时钟频率的方法以减少计算机系统的电能消耗。此实施例的方法不需坏或改变串联式系统中较下游时钟信号的产生，且由于在初始衍生阶段402已保留时钟来源，可用于再次衍生其它时钟信号，因此也不会破坏系统中计算机系统的各时钟的同步化。

Claims (23)

1.一种适用于计算机系统以产生多个时钟信号的电路，包含：

一第一可编程时钟分频器，用于接收一时钟来源并输出一第一时钟信号；

一第一分频电路，用于接收该第一时钟信号并输出相对于第一时钟信号较低频的一第一低频时钟信号；

一第一切换电路，用于接收该第一低频时钟信号与该第一时钟信号作为输入，并根据一第一切换信号选择输出该第一低频时钟信号与该第一时钟信号其中一者作为一第一输出时钟信号；

一第二可编程时钟分频器，用于接收该第一时钟信号并输出一第二时钟信号；

一第二分频电路，用于接收该第二时钟信号并输出相对于该第二时钟信号较低频的一第二低频时钟信号；以及

一第二切换电路，用于接收该第二分频时钟信号与该第二时钟信号，并根据一第二切换信号选择输出该第二低频时钟信号与该第二时钟信号其中一者作为一第二输出时钟信号。

2.如权利要求1所述的适用于计算机系统以产生多个时钟的电路，更包含：

一第三可编程时钟分频器，用于接收该第二时钟信号并输出一第三时钟信号；

一第三分频电路，用于接收该第三时钟信号并输出相对于该第三时钟信号较低频的一第三低频时钟信号；以及

一第三切换电路，用于接收该第三分频时钟信号与该第三时钟信号，并根据一第三切换信号选择输出该第三低频时钟信号与该第三时钟信号其中一者作为一第三输出时钟信号。

3.如权利要求2所述的适用于计算机系统以产生多个时钟的电路，其中，该第一输出时钟信号是一核心时钟信号、该第二输出时钟信号是一系统总线时钟信号以及该第三输出时钟信号是一外围时钟信号。

4.如权利要求2所述的适用于计算机系统以产生多个时钟的电路，其中，该第一分频电路、该第二分频电路与该第三分频电路是分频N电路，其中，N是大于1的数字。

5.如权利要求2所述的适用于计算机系统以产生多个时钟的电路，其中，该第一切换电路、该第二切换电路与该第三切换电路至少包含下列选项之一：一无脉冲干扰时钟切换器与一多路复用器。

6.如权利要求1所述的适用于计算机系统以产生多个时钟的电路，其中，该第一切换电路与该第二切换电路至少包含下列选项之一：一无脉冲干扰时钟切换器与一多路复用器。

7.如权利要求1所述的适用于计算机系统以产生多个时钟的电路，其中，该第一分频器电路是一分频N电路，其中，N为大于1的数字。

8.一种适用于计算机系统以产生多个时钟的方法，包含：

可编程分频一时钟来源并衍生出一第一时钟信号；

再分频该第一时钟信号以产生一第一低频时钟信号；以及

根据第一时钟切换选择信号以选择该第一时钟信号与该第一低频时钟信号其中之一作为一第一输出时钟信号。

9.如权利要求8所述的适用于计算机系统以产生多个时钟的方法，更包含：

输入该第一时钟信号与该第一低频时钟信号至一第一时钟切换电路，其中，该第一时钟切换电路根据一第一时钟切换选择信号选择该第一时钟信号与该第一低频时钟信号其中之一作为输出。

10.如权利要求8所述的适用于计算机系统以产生多个时钟的方法，其中，该第一输出时钟信号为一核心时钟信号。

11.如权利要求8所述的适用于计算机系统以产生多个时钟的方法，其中，该第一时钟信号被分频以N以产生该第一低频时钟信号，其中，N是大于1的数字。

12.如权利要求8所述的适用于计算机系统以产生多个时钟的方法，更包含：

可编程分频该第一时钟信号以衍生出一第二时钟信号；

再分频该第二时钟信号以产生一第二低频时钟信号；以及

输入该第二时钟信号与该第二低频时钟信号至一第二时钟切换电路，其中，该第二时钟切换电路根据一第二时钟切换选择信号选择该第二时钟信号与该第二低频时钟信号其中之一输出为一第二输出时钟信号。

13.如权利要求12所述的适用于计算机系统以产生多个时钟的方法，更包含：

可编程分频该第二时钟信号以衍生出一第三时钟信号；

再分频该第三时钟信号以产生一第三低频时钟信号；以及

输入该第三时钟信号与该第三低频时钟信号至一第三时钟切换电路，其中，该第三时钟切换电路根据一第三时钟切换选择信号选择该第三时钟信号与该第三低频时钟信号其中之一输出为一第三输出时钟信号。

14.如权利要求13所述的适用于计算机系统以产生多个时钟的方法，其中，该第一输出时钟信号是一核心时钟信号，该第二输出时钟信号是一系统总线时钟信号，以及该第三输出时钟信号是一外围时钟信号。

15.如权利要求13所述的适用于计算机系统以产生多个时钟的方法，其中，该第一时钟信号被分频以N以产生该第一低频时钟信号，其中，N是大于1的数字。

16.一种用于产生多个时钟的电路，包含：

一时钟来源；

第一、第二以及第三时钟分频电路，其中，该第一时钟分频电路耦接至该时钟来源并与该第二时钟分频电路串联，该第二时钟分频电路又与该第三时钟分频电路串联；

一第四时钟分频电路与该第一时钟分频电路串联；

一第五时钟分频电路与该第二时钟分频电路串联；

一第六时钟分频电路与该第三时钟分频电路串联；

一第一时钟选择器，具有一第一输入与一第二输入与一第一输出，该第一输出是该第一输入与该第二输入其中之一，该第一时钟选择器的该第一输入耦接至该第一时钟分频电路，而该第二输入则耦接至该第四时钟分频电路；

一第二时钟选择器，具有一第三输入与一第四输入与一第二输出，该第二输出是该第三输入与该第四输入其中之一，该第二时钟选择器的该第三输入耦接至该第二时钟分频电路，而该第四输入则耦接至该第五时钟分频电路；以及

一第三时钟选择器，具有一第五输入与一第六输入与一第三输出，该第三输出是该第五输入与该第六输入其中之一，且其中，该第五输入与该第三时钟分频电路连结又该第六输入与第六时钟分频电路相连接。

17.如权利要求16所述的用于产生多个时钟的电路，其中，该第一分频电路、该第二分频电路以及该第三分频电路是可编程时钟分频器。

18.如权利要求16所述的用于产生多个时钟的电路，其中，该第四时钟分频器电路、该第五时钟分频器电路以及该第六时钟分频器电路是N分电路，其中，N是为大于1的数字。

19.如权利要求16所述的用于产生多个时钟的电路，其中，该第一、第二与第三时钟选择器至少包含下列选项之一：一无脉冲干扰时钟切换器与一多路复用器。

20.如权利要求19所述的用于产生多个时钟的电路，其中，该第一时钟选择器的该第一输出是一核心时钟信号，该第二时钟选择器的该第二输出为一系统总线时钟信号，以及该第三时钟选择器的该第三输出是一外围时钟信号。

21.一种产生多个时钟的电路，包含：

至少一时钟处理单元，包含：

一可编程核心时钟分频器，用于接收一时钟来源并输出一第一时钟信号；

一分频N电路，用于接收该时钟来源并输出一低频时钟信号，其中，N是一大于1的数字；以及

一时钟选择器，具有一第一输入、一第二输入与一第一输出，该第一输出是该第一输入与该第二输入其中之一，该时钟选择器的该第一输入耦接至该分频N电路的输出，而该第二输入则耦接至该第一时钟信号。

22.如权利要求21所述的用于产生多个时钟的电路，更包含：多个第二时钟处理单元，其中，所述时钟处理单元其中之一的该可编程时钟分频器的该第一输出是所述第二时钟处理单元其中之一的时钟来源。

23.如权利要求21所述的产生多个时钟的电路，其中，该时钟处理单元的该时钟选择器是如下选项之一：一无脉冲干扰时钟切换器与一多路复用器。

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