CN110557119A - 一种射频毫米波亚采样级联的dac反馈锁相环 - Google Patents

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Abstract

本发明涉及一种射频毫米波亚采样级联的DAC反馈锁相环，包括：第一级锁相环和第二级锁相环，其中，所述第一级锁相环用于实现m分频的功能，包括分频模块和数字模拟转换器，所述分频模块用于对输入信号进行分频，分频后的信号作为所述数字模拟转换器的时钟信号，所述数字模拟转换器作为反馈电路根据所述时钟信号输出第一反馈信号；所述第二级锁相环用于实现n分频的功能；所述第二级锁相环的输入端与所述第一级锁相环的输出端连接，使得所述DAC反馈锁相环实现m*n分频的功能，其中m、n均为≥1的整数。

Description

一种射频毫米波亚采样级联的DAC反馈锁相环
技术领域
本发明属于模数混合集成电路技术领域，具体涉及一种射频毫米波亚采样级联的DAC反馈锁相环。
背景技术
锁相环就是锁定相位的反馈环路，它是一种典型的反馈控制电路，它利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。较差的杂散和相位噪声会导致相邻通道信号的频谱混叠，降低信噪比，随着5G的发展，业界对锁相环的频率和相位噪声要求越来越高。
传统锁相环的结构如图1所示，它的主要模块包括鉴相器(Phase Detector，PD)、低通滤波器和压控振荡器(voltage-controlled oscillator，VCO)。鉴相器具有两个输入信号，分别是参考信号以及VCO的输出信号，鉴相器把参考信号和VCO输出信号的相位差信号转换成电压信号，并将电压信号传送至低通滤波器，低通滤波器滤除掉高频杂波后，剩下的就是VCO的控制信号。因此，锁相环的输出信号经过分频后不断地与参考信号进行对比，然后改变VCO的振荡频率，直到两个信号的频率相同，锁相环就进入了锁定状态。并且在锁定状态，由于外部的干扰造成的VCO输出发生变化也会及时反馈到VCO的控制电压上及时改正，最终得到一个稳定的输出信号。
常用的鉴相器包括乘法器型鉴相器、异或门型鉴相器、时序型鉴相器以及鉴频鉴相器(Phase Frequency Detector，PFD)。其中，PFD的输入信号之间存在的频率差会对输出信号产生贡献，加快环路的捕获过程，使环路没有捕获范围的限制，鉴频范围是-2π，2π。考虑一个无源超前滞后网络同PFD共同使用的电路，当VCO的初始频率是不同的，它的传输特性将包含一个位于s＝0处的极点，有助于环路的捕捉，但这种情况PFD的增益随低通滤波器的平均输出变化而变化，当VCO初始频率不同时，低通滤波器的平均输出也不同，一般会采用PFD加电荷泵的结构解决这一问题，但是电荷泵充放电电流的失配会导致锁相环中杂散的产生。
而且传统的锁相环中，为了对信号进行倍频，引入分频器，由于分频器的引入，相位噪声就被放大了N2倍，而且在很长一段时间中这个相位噪声很难被克服。传统的锁相环在引入亚采样鉴相器后，在高频范围内的分频器可以省略，因此，可以应用在较高的频率范围内，而如果应用在较低的频率时，锁相环容易锁定在设定频率的其他谐波成分，要额外加入锁频环。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种射频毫米波亚采样级联的DAC反馈锁相环。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种射频毫米波亚采样级联的DAC反馈锁相环，包括：第一级锁相环和第二级锁相环，其中，
所述第一级锁相环用于实现m分频的功能，包括分频模块和数字模拟转换器，所述分频模块用于对输入信号进行分频，分频后的信号作为所述数字模拟转换器的时钟信号，所述数字模拟转换器作为反馈电路根据所述时钟信号输出第一反馈信号；
所述第二级锁相环用于实现n分频的功能；
所述第二级锁相环的输入端与所述第一级锁相环的输出端连接，使得所述DAC反馈锁相环实现m*n分频的功能，其中m、n均为≥1的整数。
在本发明的一个实施例中，所述第一级锁相环包括依次连接形成环路的第一亚采样鉴相器、第一放大器、第一电压/电流转换放大器、第一低通滤波器、第一压控振荡器、所述分频模块和所述数字模拟转换器，其中，
所述第一亚采样鉴相器用于根据外部的参考信号和所述数字模拟转换器输出的所述第一反馈信号，产生第一相位差信号，所述第一相位差信号依次经过所述第一放大器、所述第一电压/电流转换放大器和所述第一低通滤波器得到第一控制信号，所述第一控制信号调节所述第一压控振荡器的输出信号频率。
在本发明的一个实施例中，所述第二级锁相环包括依次连接形成环路的第二亚采样鉴相器、第二放大器、第二电压/电流转换放大器、第二低通滤波器和第二压控振荡器，其中，
所述第二亚采样鉴相器的输入端连接所述第一压控振荡器的输出端；
所述第二亚采样鉴相器用于根据所述第一压控振荡器的输出信号和所述第二压控振荡器输出的第二反馈信号，产生第二相位差信号，所述第二相位差信号依次经过所述第二放大器、所述第二电压/电流转换放大器和所述第二低通滤波器得到第二控制信号，所述第二控制信号调节所述第二压控振荡器的输出信号频率，所述第二压控振荡器的输出信号作为所述DAC反馈锁相环的输出信号。
在本发明的一个实施例中，所述第一亚采样鉴相器和所述第二亚采样鉴相器的结构相同，均包括：第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第一电容、第二电容、第三电容、第四电容、第一选择器和第二选择器，其中，
所述第一NMOS管的源极作为第一输入端且连接所述第四NMOS管的源极，所述第一NMOS管的漏极连接所述第二NMOS管的源极，所述第一NMOS管的栅极作为第二输入端；
所述第二NMOS管的漏极分别连接所述第二NMOS管的源极以及所述第一选择器，所述第二NMOS管的栅极作为第三输入端，所述第一电容连接在所述第二NMOS管的漏极与接地端之间；
所述第三NMOS管的源极连接所述第五NMOS管的源极，所述第三NMOS管的漏极连接所述第二NMOS管的源极，所述第三NMOS管的栅极连接接地端；
所述第四NMOS管的漏极连接所述第五NMOS管的漏极，所述第四NMOS管的栅极连接接地端；
所述第五NMOS管的源极作为第四输入端且连接所述第七NMOS管的源极，所述第五NMOS管的漏极连接所述第六NMOS管的源极，所述第五NMOS管的栅极作为第五输入端；
所述第六NMOS管的漏极分别连接所述第六NMOS管的源极以及所述第二选择器，所述第六NMOS管的栅极作为第六输入端，所述第二电容连接在所述第六NMOS管的漏极与接地端之间；
所述第七NMOS管的漏极连接所述第八NMOS管的源极，所述第七NMOS管的栅极作为第七输入端；
所述第八NMOS管的漏极分别连接所述第八NMOS管的源极以及所述第一选择器，所述第八NMOS管的栅极作为第八输入端，所述第三电容连接在所述第八NMOS管的漏极与接地端之间；
所述第九NMOS管的源极作为第九输入端且连接所述第十一NMOS管的源极，所述第九NMOS管的漏极连接所述第八NMOS管的源极，所述第九NMOS管的栅极连接接地端；
所述第十NMOS管的源极连接所述第七NMOS管的源极，所述第十NMOS管的漏极连接所述第十一NMOS管的漏极所述第十NMOS管的栅极连接接地端；
所述第十一NMOS管的漏极连接所述第十二NMOS管的源极，所述第十一NMOS管的栅极作为第十输入端；
所述第十二NMOS管的漏极分别连接所述第十二NMOS管的源极以及所述第二选择器，所述第十二NMOS管的栅极作为第十一输入端，所述第四电容连接在所述第十二NMOS管的漏极与接地端之间；
所述第一选择器和所述第二选择器均输入所述参考信号。
在本发明的一个实施例中，在所述第一亚采样鉴相器中，所述第一输入端、第四输入端和所述第九输入端输入所述第一反馈信号，所述第一反馈信号为差分信号，所述第一输入端输入信号与所述第四输入端输入信号的相位差为180°，所述第一输入端和所述第九输入端输入信号的相位相同；
所述第二输入端、所述第三输入端、所述第五输入端、所述第六输入端、所述第七输入端、所述第八输入端、所述第十输入端和所述第十一输入端输入所述参考信号，所述参考信号为差分信号，所述第二输入端、所述第五输入端、所述第八输入端和所述第十一输入端输入信号的相位相同，所述第三输入端、所述第六输入端、所述第七输入端和所述第十输入端输入信号的相位相同，两信号之间的相位差为180°。
在本发明的一个实施例中，在所述第二亚采样鉴相器中，所述第一输入端、所述第四输入端和所述第九输入端输入所述第二反馈信号，所述第二反馈信号为差分信号，所述第一输入端输入信号与所述第四输入端输入信号的相位差为180°，所述第一输入端和所述第九输入端输入信号的相位相同；
所述第二输入端、所述第三输入端、所述第五输入端、所述第六输入端、所述第七输入端、所述第八输入端、所述第十输入端和所述第十一输入端输入所述第一压控振荡器的输出信号，所述第一压控振荡器的输出信号为差分信号，所述第二输入端、所述第五输入端、所述第八输入端和所述第十一输入端输入信号的相位相同，所述第三输入端、所述第六输入端、所述第七输入端和所述第十输入端输入信号的相位相同，两信号之间的相位差为180°。
与现有技术相比，本发明的有益效果在于：
本发明的射频毫米波亚采样级联的DAC反馈锁相环，设置有串联的两级锁相环，第一级锁相环通过引入数字模拟转换器作为反馈回路，用一个分频模块将第一级锁相环输出信号分频后作为数字模拟转换器的时钟信号，使得第一级锁相环可以达到m分频的效果，第一级锁相环的输出直接对第二级锁相环的振荡器采样，从而使得第二级锁相环达到n分频效果，两级锁相环串联使得整个DAC反馈锁相环实现m*n分频的功能。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是本发明实施例提供的一种传统锁相环的结构示意图；
图2是本发明实施例提供的一种射频毫米波亚采样级联的DAC反馈锁相环的结构示意图；
图3是本发明实施例提供的一种亚采样鉴相器的电路结构图；
图4是本发明实施例提供的一种电压/电流转换放大器的电路结构图；
图5是本发明实施例提供的一种低通滤波器的结构示意图；
图6是本发明实施例提供的一种压控振荡器的原理图。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种射频毫米波亚采样级联的DAC反馈锁相环进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
实施例一
请参见图2，图2是本发明实施例提供的一种射频毫米波亚采样级联的DAC反馈锁相环的结构示意图，如图所示，本实施例的射频毫米波亚采样级联的DAC反馈锁相环，包括：第一级锁相环1和第二级锁相环2，其中，第一级锁相环1用于实现m分频的功能，包括分频模块106和数字模拟转换器107，分频模块106用于对输入信号进行分频，分频后的信号作为数字模拟转换器107的时钟信号，数字模拟转换器107作为反馈电路根据所述时钟信号输出第一反馈信号；第二级锁相环2用于实现n分频的功能，第二级锁相环2的输入端与第一级锁相环1的输出端连接，使得所述DAC反馈锁相环实现m*n分频的功能，其中m、n均为≥1的整数。
具体地，第一级锁相环1包括依次连接形成环路的第一亚采样鉴相器101、第一放大器102、第一电压/电流转换放大器103、第一低通滤波器104、第一压控振荡器105、分频模块106和数字模拟转换器107，其中，第一亚采样鉴相器101用于根据外部的参考信号和数字模拟转换器107输出的所述第一反馈信号，产生第一相位差信号，所述第一相位差信号依次经过第一放大器102、第一电压/电流转换放大器103和第一低通滤波器104得到第一控制信号，所述第一控制信号调节第一压控振荡器105的输出信号频率。
第二级锁相环2包括依次连接形成环路的第二亚采样鉴相器201、第二放大器202、第二电压/电流转换放大器203、第二低通滤波器204和第二压控振荡器205，其中，第二亚采样鉴相器201的输入端连接第一压控振荡器105的输出端；第二亚采样鉴相器201用于根据第一压控振荡器105的输出信号和第二压控振荡器205输出的第二反馈信号，产生第二相位差信号，所述第二相位差信号依次经过第二放大器202、第二电压/电流转换放大器203和第二低通滤波器204得到第二控制信号，所述第二控制信号调节第二压控振荡器205的输出信号频率，第二压控振荡器205的输出信号作为所述DAC反馈锁相环的输出信号。
本实施例的射频毫米波亚采样级联的DAC反馈锁相环，设置有串联的两级锁相环，第一级锁相环1通过引入数字模拟转换器(也就是DAC)107作为反馈回路，用一个分频模块106将第一级锁相环1输出信号分频后作为数字模拟转换器107的时钟信号，使得第一级锁相环1可以达到传统的m分频的效果，第二级锁相环2由于采用第二亚采样鉴相器201采样，且输出频率较高，又因为第一压控振荡器105的输出频率范围避开了输入频率的整数倍谐波的范围，因此锁相环不会锁定在其它谐波上，不需要额外加入锁频环，采用第一级锁相环1的输出信号作为时钟信号，直接对第二级锁相环2的第二压控振荡器205采样，从而使得第二级锁相环达到n分频效果，再加上第一级锁相环1的m分频效果，达到了使用一个分频模块106使得本实施例的DAC反馈锁相环实现m*n分频的功能。
以四分频电路作为分频模块106为例对本实施例的DAC反馈锁相环的工作过程进行说明，所述四分频电路可以将第一压控振荡器105的输出信号的频率降低为原来的1/4，若所述参考信号为200MHz，第一压控振荡器105的输出信号频率为4.8GHz，经过四分频电路分频后为1.2GHz，1.2GHz的信号作为数字模拟转换器107的时钟信号，使得DAC产生一个200MHz的信号去对输入信号进行采样，这样锁定之后第一级锁相环1就相当于实现了24分频的效果。进一步地，采用第一级锁相环1的输出信号(也就是输出信号的四分之一频率)作为时钟信号，直接对第二级锁相环2的第二压控振荡器205采样，也就是每四个输出信号的周期进行一次采样，从而使得第二级锁相环达到4分频效果，例如，第一级锁相环1的输出信号也就是第一压控振荡器105的输出信号频率为4.8GHz，用这个4.8GHz的信号对第二压控振荡器205的19.2GHz的输出信号进行采样，可以达到与传统锁相环4分频一样的锁定效果。再加上第一级锁相环1的24分频效果，使得本实施例的DAC反馈锁相环实现96分频的功能。
实施例二
本实施例是对实施例一中的射频毫米波亚采样级联的DAC反馈锁相环各部分进行具体的说明，请参见图3，图3是本发明实施例提供的一种亚采样鉴相器的电路结构图。如图所示，第一亚采样鉴相器101和第二亚采样鉴相器201的结构相同，均包括：第一NMOS管Mn1、第二NMOS管Mn2、第三NMOS管Mn3、第四NMOS管Mn4、第五NMOS管Mn5、第六NMOS管Mn6、第七NMOS管Mn7、第八NMOS管Mn8、第九NMOS管Mn9、第十NMOS管Mn10、第十一NMOS管Mn11、第十二NMOS管Mn12、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一选择器MUX1和第二选择器MUX2，其中，第一NMOS管Mn1的源极作为第一输入端In1且连接第四NMOS管Mn4的源极，第一NMOS管Mn1的漏极连接第二NMOS管Mn2的源极，第一NMOS管Mn1的栅极作为第二输入端In2；第二NMOS管Mn2的漏极分别连接第二NMOS管Mn2的源极以及第一选择器MUX1，第二NMOS管Mn2的栅极作为第三输入端In3，第一电容C1连接在第二NMOS管Mn2的漏极与接地端GND之间；第三NMOS管Mn3的源极连接第五NMOS管Mn5的源极，第三NMOS管Mn3的漏极连接第二NMOS管Mn2的源极，第三NMOS管Mn3的栅极连接接地端GND；第四NMOS管Mn4的漏极连接第五NMOS管Mn5的漏极，第四NMOS管Mn4的栅极连接接地端GND；第五NMOS管Mn5的源极作为第四输入端In4且连接第七NMOS管Mn7的源极，第五NMOS管Mn5的漏极连接第六NMOS管Mn6的源极，第五NMOS管Mn5的栅极作为第五输入端In5；第六NMOS管Mn6的漏极分别连接第六NMOS管Mn6的源极、以及第二选择器MUX2，第六NMOS管Mn6的栅极作为第六输入端In6，第二电容C2的连接在第六NMOS管Mn6的漏极与接地端GND之间。
第七NMOS管Mn7的漏极连接第八NMOS管Mn8的源极，第七NMOS管Mn7的栅极作为第七输入端In7；第八NMOS管Mn8的漏极分别连接第八NMOS管Mn8的源极以及第一选择器MUX1，第八NMOS管Mn8的栅极作为第八输入端In8，第三电容C3的连接在第八NMOS管Mn8的漏极与接地端GND之间；第九NMOS管Mn9的源极作为第九输入端In9且连接第十一NMOS管Mn11的源极，第九NMOS管Mn9的漏极连接第八NMOS管Mn8的源极，第九NMOS管Mn9的栅极连接接地端GND；第十NMOS管Mn10的源极连接第七NMOS管Mn7的源极，第十NMOS管Mn10的漏极连接第十一NMOS管Mn11的漏极，第十NMOS管Mn10的栅极连接接地端GND；第十一NMOS管Mn11的漏极连接第十二NMOS管Mn12的源极，第十一NMOS管Mn11的栅极作为第十输入端In10；第十二NMOS管Mn12的漏极分别连接第十二NMOS管Mn12的源极以及第二选择器MUX2，第十二NMOS管Mn12的栅极作为第十一输入端In11，第四电容C4连接在第十二NMOS管Mn12的漏极与接地端GND之间；第一选择器MUX1和第二选择器MUX2均输入所述参考信号。
其中，在第一亚采样鉴相器101中，第一输入端In1、第四输入端In4和第九输入端In9输入第一反馈信号，第一反馈信号为差分信号，第一输入端In1输入信号与第四输入端In4输入信号的相位差为180°，第一输入端In1和第九输入端In9输入信号的相位相同。第二输入端In2、第三输入端In3、第五输入端In5、第六输入端In6、第七输入端In7、第八输入端In8、第十输入端In10和第十一输入端In11输入所述参考信号，所述参考信号为差分信号，第二输入端In2、第五输入端In5、第八输入端In8和第十一输入端In11输入信号的相位相同，第三输入端In3第六输入端In6、第七输入端In7和第十输入端In10输入信号的相位相同，两信号之间的相位差为180°。
具体地，亚采样鉴相器的电路包括两组采样电路，第一NMOS管Mn1至第六NMOS管Mn6、第一电容C1以及第二电容C2组成一组采样电路，所述参考信号为相位差为180°的一对差分信号，记为CLK_N和CLK_P，当CLK_N为低电平时，采样电路进入采样阶段，当CLK_N信号为高电平时，采样电路进入保持阶段。其中，第一NMOS管Mn1和第五NMOS管Mn5是一对开关管，分别输入所述第一反馈信号，所述第一反馈信号为相位差为180°的一对差分信号，记为VIN_P和VIN_N，第一输入端In1输入VIN_N信号，第四输入端In4输入VIN_P信号。由于开关管从导通向关断状态切换时，反型层电荷会通过源漏流出，发生“沟道电荷注入”现象，为防止电荷直接注入到采样电容(第一电容C1和第二电容C2)上改变其电压值，引入第二NMOS管Mn2和第六NMOS管Mn6作沟道电荷的收集。在本实施例中，第二NMOS管Mn2是第一NMOS管Mn1尺寸的一半，第六NMOS管Mn6的尺寸是是第五NMOS管Mn5尺寸的的一半，第二NMOS管Mn2和第六NMOS管Mn6输入的控制信号为CLK_P，与第一NMOS管Mn1和第五NMOS管Mn5输入的控制信号CLK_N互补，且第二NMOS管Mn2和第六NMOS管Mn6的源漏端短接。当第一NMOS管Mn1和第五NMOS管Mn5关断时，第二NMOS管Mn2和第六NMOS管Mn6导通，第二NMOS管Mn2和第六NMOS管Mn6中形成的反型层可以容纳流出的沟道电荷，还可以抑制时钟馈通，但是，同时VIN_P信号和VIN_N信号可能通过源漏电容耦合至所述采样电容，引起采样值不稳定，因此引入第三NMOS管Mn3和第四NMOS管Mn4，其尺寸与所述开关管一致。那么，当采样电路进入保持阶段，两差分信号通过相同大小的源漏电容耦合到第二NMOS管Mn2和第六NMOS管Mn6的源端，使得第一NMOS管Mn1和第三NMOS管Mn3的漏端的等效电容接近于0，抵消相互影响。
第七NMOS管Mn7至第十二NMOS管Mn12、第三电容C3以及第四电容C4组成另一组采样电路，两组采样电路时钟信号相反，最终经过第一选择器MUX1和第二选择器MUX2输出一组差分的信号，第一选择器MUX1和第二选择器MUX2均为二选一选择器。在本实施例中，使用两组采样电路，分别在CLK_N信号和CLK_P信号的上升沿对VIN_N信号和VIN_P信号进行采样保持，并保持半个时钟周期，使得两组采样电路交替进入采样阶段和保持阶段，并且各自持续半个周期，两组采样电路一共产生四个输出信号，两组二选一选择器将四个输出信号连接成两个连续的输出信号即亚采样鉴相器的输出信号。也就是在同一个周期，两组采样电路对同一个信号采样，一组采样电路采样一个信号的半个周期，另一组采样电路采样同一个信号的另外半个周期，然后经过第一选择器MUX1和第二选择器MUX2连接成一个周期的信号。
本实施例中的亚采样鉴相器采用两通道差分信号进行采样，即用一对差分时钟信号对一对差分信号进行采样，可以得到四个采样信号，再用二选一选择器将四个电压信号的保持阶段拼接起来，从而实现输出相位信息。这种采样方法不需要传统的电荷泵脉冲控制充放电，直接由亚采样鉴相器输出进行控制，可以缩短锁定时间，而且由于采用了差分结构，可以大大降低锁相环的噪声干扰，并且提高鉴相器的输出增益，从而降低了噪声干扰。
进一步地，第二亚采样鉴相器201的电路结构和工作原理与第一亚采样鉴相器101相同，在此不再赘述。在第二亚采样鉴相器201中，第一输入端In1、第四输入端In4和第九输入端In9输入所述第二反馈信号，所述第二反馈信号为差分信号，第一输入端In1输入信号与第四输入端In4输入信号的相位差为180°，第一输入端In1和第九输入端In9输入信号的相位相同；第二输入端In2、第三输入端In3、第五输入端In5、第六输入端In6、第七输入端In7、第八输入端In8、第十输入端In10和第十一输入端In11输入第一压控振荡器105的输出信号，第一压控振荡器105的输出信号为差分信号，第二输入端In2、第五输入端In5、第八输入端In8和第十一输入端In11输入信号的相位相同，第三输入端In3、第六输入端In6、第七输入端In7和第十输入端In10输入信号的相位相同，两信号之间的相位差为180°。
进一步地，第一放大器102和第二放大器202均是无源的可变增益放大器，可以增加亚采样鉴相器输出的摆幅，降低亚采样鉴相器由于输出摆幅小引起的相位噪声较大的问题。第一电压/电流转换放大器103和第二电压/电流转换放大器203是将输入的电压信号转换成电流信号，在本实施例中，第一电压/电流转换放大器103和第二电压/电流转换放大器203均是折叠共源共栅运算放大器，具体电路结构图如图4所示，包括第一PMOS管Mp1、第二PMOS管Mp2、第三PMOS管Mp3、第四PMOS管Mp4、第五PMOS管Mp5、第六PMOS管Mp6、第十三NMOS管Mn13、第十四NMOS管Mn14、第十五NMOS管Mn15以及第十六NMOS管Mn16。由于输入信号更接近于GND，电荷泵采用的输入对管是p型的，亚采样锁相环的电荷泵上拉和下拉电流是由采样电压的幅度决定的，因此也一定相等，不存在电流不匹配的问题，折叠共源共栅运算放大器是本领域中比较常见的电路结构，其原理和具体的实现方法在此不再赘述。
第一低通滤波器104和第二低通滤波器204用于滤除信号中的高频信号，结构如图5所示，包括第一电阻R1、第五电容C5和第六电容C6，其中，电阻R1和第五电容C5串接在输入端IN和接地端GND之间，第六电容C6连接在输出端OUT和接地端GND。在本实施例中，采样得到信号包含着输出信号的相位信息，为了滤除杂散，引入了低通滤波器，由于所述低通滤波器的引入，使系统引入了一个极点，容易导致DAC反馈锁相环的相位裕度不足从而导致系统不稳定，因此，为了增加DAC反馈锁相环的相位裕度，引入电阻R1，从而引入一个零点。为了避免输出电压产生跳跃，再引入第六电容C6来滤除电压跳变时产生的干扰。
更进一步地，第一压控振荡器105和第二压控振荡器205的结构相同，均为NMOS管和PMOS管组成的互补LC振荡器，结构如图6所示，包括第十七NMOS管Mn17、第十八NMOS管Mn18、第七PMOS管Mp7、第八PMOS管Mp8、第一可调电容CA1、第二可调电容CA2、电感L以及电容模块CDIG[0:3]，此种结构的压控振荡器能提供更低的相位噪声。本实施例的互补LC振荡器通过改变电容的容值可以得到较大的振荡频率范围，在本实施例中，根据振荡频率的公式互补LC振荡器通过调整电压Vtune可以改变可调电容CA的容值，从而改变振荡器的输出频率，为了得到足够宽的输出频率范围，使用了四个不同大小的电容模块CDIG[0:3]，其中四个电容模块电容值大小的比值为1：2：4：8，通过控制开关T0、T1、T2、T3(开关T1、T2、T3图中未示出)接入与否控制所述互补LC振荡器的振荡频率，T0、T1、T2、T3为高时，电容接入环路，所述互补LC振荡器的电容值增大，振荡频率下降；T0、T1、T2、T3为低时，电容与环路断开，电路的电容值变大，振荡频率升高，四个不同的电容模块组合可以产生叠加产生了24个频段。
在本实施例中，分频模块106可以是由双D触发器组成的分频电路，是本领域常见的电路，在此不再赘述，数字模拟转换器(DAC)107可以为使用电流源开关阵列的多通道差分连接结构，用差分开关对和双端互补电流输出以实现双通道数字-模拟转换功能，数字模拟转换器107作为反馈电路，第一压控振荡器105的输出信号经过分频模块106分频后的信号作为数字模拟转换器107的时钟信号，输出得到所述第一反馈信号至第一亚采样鉴相器101中。根据DAC输出信号频率的公式其中，fin表示DAC的输入时钟频率，fout表示DAC的输出频率，FTW是一个常数，可以看出通过设置不同的FTW值，可以得到不同的fin/fout的值，也就是相当于设置了分频比。随着输入时钟的变化，DAC的输出也跟着变化，是一个动态的反馈过程，所以DAC可以作为反馈回路使用，相比sigma-delta调制器，通过设置FTW，可以实现任意的分频比，可以更准确地控制锁相环的输出频率，精度更高，用以实现FMCW(调频连续波)的发生。
在本实施例中，由于分频模块106(即，分频器)对相位噪声的影响，使得相位噪声增加了N2倍，为了降低相位噪声就需要降低分频比。本实施例采用了亚采样鉴相器的结构，第二级锁相环2不需要额外再加入分频器就可以达到预期功能，而且因为第二级锁相环2的输出频率较高，第一压控振荡器105的输出频率范围有限，因此不会造成锁定到设计频率的谐波上的现象，不需要额外加入锁频环，而且第一级锁相环1采用了DAC作为分频后的反馈回路，降低了分频比。所以本实施例的DAC反馈锁相环只使用了一个分频器(分频模块106)，大大降低了分频器造成的相位噪声。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (6)

1.一种射频毫米波亚采样级联的DAC反馈锁相环，其特征在于，包括：第一级锁相环(1)和第二级锁相环(2)，其中，
所述第一级锁相环(1)用于实现m分频的功能，包括分频模块(106)和数字模拟转换器(107)，所述分频模块(106)用于对输入信号进行分频，分频后的信号作为所述数字模拟转换器(107)的时钟信号，所述数字模拟转换器(107)作为反馈电路根据所述时钟信号输出第一反馈信号；
所述第二级锁相环(2)用于实现n分频的功能；
所述第二级锁相环(2)的输入端与所述第一级锁相环(1)的输出端连接，使得所述DAC反馈锁相环实现m*n分频的功能，其中m、n均为≥1的整数。
2.根据权利要求1所述的射频毫米波亚采样级联的DAC反馈锁相环，其特征在于，所述第一级锁相环(1)包括依次连接形成环路的第一亚采样鉴相器(101)、第一放大器(102)、第一电压/电流转换放大器(103)、第一低通滤波器(104)、第一压控振荡器(105)、所述分频模块(106)和所述数字模拟转换器(107)，其中，
所述第一亚采样鉴相器(101)用于根据外部的参考信号和所述数字模拟转换器(107)输出的所述第一反馈信号，产生第一相位差信号，所述第一相位差信号依次经过所述第一放大器(102)、所述第一电压/电流转换放大器(103)和所述第一低通滤波器(104)得到第一控制信号，所述第一控制信号调节所述第一压控振荡器(105)的输出信号频率。
3.根据权利要求2所述的射频毫米波亚采样级联的DAC反馈锁相环，其特征在于，所述第二级锁相环(2)包括依次连接形成环路的第二亚采样鉴相器(201)、第二放大器(202)、第二电压/电流转换放大器(203)、第二低通滤波器(204)和第二压控振荡器(205)，其中，
所述第二亚采样鉴相器(201)的输入端连接所述第一压控振荡器(105)的输出端；
所述第二亚采样鉴相器(201)用于根据所述第一压控振荡器(105)的输出信号和所述第二压控振荡器(205)输出的第二反馈信号，产生第二相位差信号，所述第二相位差信号依次经过所述第二放大器(202)、所述第二电压/电流转换放大器(203)和所述第二低通滤波器(204)得到第二控制信号，所述第二控制信号调节所述第二压控振荡器(205)的输出信号频率，所述第二压控振荡器(205)的输出信号作为所述DAC反馈锁相环的输出信号。
4.根据权利要求3所述的射频毫米波亚采样级联的DAC反馈锁相环，其特征在于，所述第一亚采样鉴相器(101)和所述第二亚采样鉴相器(201)的结构相同，均包括：第一NMOS管(Mn1)、第二NMOS管(Mn2)、第三NMOS管(Mn3)、第四NMOS管(Mn4)、第五NMOS管(Mn5)、第六NMOS管(Mn6)、第七NMOS管(Mn7)、第八NMOS管(Mn8)、第九NMOS管(Mn9)、第十NMOS管(Mn10)、第十一NMOS管(Mn11)、第十二NMOS管(Mn12)、第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第一选择器(MUX1)和第二选择器(MUX2)，其中，
所述第一NMOS管(Mn1)的源极作为第一输入端(In1)且连接所述第四NMOS管(Mn4)的源极，所述第一NMOS管(Mn1)的漏极连接所述第二NMOS管(Mn2)的源极，所述第一NMOS管(Mn1)的栅极作为第二输入端(In2)；
所述第二NMOS管(Mn2)的漏极分别连接所述第二NMOS管(Mn2)的源极以及所述第一选择器(MUX1)，所述第二NMOS管(Mn2)的栅极作为第三输入端(In3)，所述第一电容(C1)连接在所述第二NMOS管(Mn2)的漏极与接地端(GND)之间；
所述第三NMOS管(Mn3)的源极连接所述第五NMOS管(Mn5)的源极，所述第三NMOS管(Mn3)的漏极连接所述第二NMOS管(Mn2)的源极，所述第三NMOS管(Mn3)的栅极连接接地端(GND)；
所述第四NMOS管(Mn4)的漏极连接所述第五NMOS管(Mn5)的漏极，所述第四NMOS管(Mn4)的栅极连接接地端(GND)；
所述第五NMOS管(Mn5)的源极作为第四输入端(In4)且连接所述第七NMOS管(Mn7)的源极，所述第五NMOS管(Mn5)的漏极连接所述第六NMOS管(Mn6)的源极，所述第五NMOS管(Mn5)的栅极作为第五输入端(In5)；
所述第六NMOS管(Mn6)的漏极分别连接所述第六NMOS管(Mn6)的源极、以及所述第二选择器(MUX2)，所述第六NMOS管(Mn6)的栅极作为第六输入端(In6)，所述第二电容(C2)连接在所述第六NMOS管(Mn6)的漏极与接地端(GND)之间；
所述第七NMOS管(Mn7)的漏极连接所述第八NMOS管(Mn8)的源极，所述第七NMOS管(Mn7)的栅极作为第七输入端(In7)；
所述第八NMOS管(Mn8)的漏极分别连接所述第八NMOS管(Mn8)的源极以及所述第一选择器(MUX1)，所述第八NMOS管(Mn8)的栅极作为第八输入端(In8)，所述第三电容(C3)的连接在所述第八NMOS管(Mn8)的漏极与接地端(GND)之间；
所述第九NMOS管(Mn9)的源极作为第九输入端(In9)且连接所述第十一NMOS管(Mn11)的源极，所述第九NMOS管(Mn9)的漏极连接所述第八NMOS管(Mn8)的源极，所述第九NMOS管(Mn9)的栅极连接接地端(GND)；
所述第十NMOS管(Mn10)的源极连接所述第七NMOS管(Mn7)的源极，所述第十NMOS管(Mn10)的漏极连接所述第十一NMOS管(Mn11)的漏极，所述第十NMOS管(Mn10)的栅极连接接地端(GND)；
所述第十一NMOS管(Mn11)的漏极连接所述第十二NMOS管(Mn12)的源极，所述第十一NMOS管(Mn11)的栅极作为第十输入端(In10)；
所述第十二NMOS管(Mn12)的漏极分别连接所述第十二NMOS管(Mn12)的源极以及所述第二选择器(MUX2)，所述第十二NMOS管(Mn12)的栅极作为第十一输入端(In11)，所述第四电容(C4)连接在所述第十二NMOS管(Mn12)的漏极与接地端(GND)之间；
所述第一选择器(MUX1)和所述第二选择器(MUX2)均输入所述参考信号。
5.根据权利要求4所述的射频毫米波亚采样级联的DAC反馈锁相环，其特征在于，在所述第一亚采样鉴相器(101)中，所述第一输入端(In1)、第四输入端(In4)和所述第九输入端(In9)输入所述第一反馈信号，所述第一反馈信号为差分信号，所述第一输入端(In1)输入信号与所述第四输入端(In4)输入信号的相位差为180°，所述第一输入端(In1)和所述第九输入端(In9)输入信号的相位相同；
所述第二输入端(In2)、所述第三输入端(In3)、所述第五输入端(In5)、所述第六输入端(In6)、所述第七输入端(In7)、所述第八输入端(In8)、所述第十输入端(In10)和所述第十一输入端(In11)输入所述参考信号，所述参考信号为差分信号，所述第二输入端(In2)、所述第五输入端(In5)、所述第八输入端(In8)和所述第十一输入端(In11)输入信号的相位相同，所述第三输入端(In3)、所述第六输入端(In6)、所述第七输入端(In7)和所述第十输入端(In10)输入信号的相位相同，两信号之间的相位差为180°。
6.根据权利要求4所述的射频毫米波亚采样级联的DAC反馈锁相环，其特征在于，在所述第二亚采样鉴相器(201)中，所述第一输入端(In1)、所述第四输入端(In4)和所述第九输入端(In9)输入所述第二反馈信号，所述第二反馈信号为差分信号，所述第一输入端(In1)输入信号与所述第四输入端(In4)输入信号的相位差为180°，所述第一输入端(In1)和所述第九输入端(In9)输入信号的相位相同；
所述第二输入端(In2)、所述第三输入端(In3)、所述第五输入端(In5)、所述第六输入端(In6)、所述第七输入端(In7)、所述第八输入端(In8)、所述第十输入端(In10)和所述第十一输入端(In11)输入所述第一压控振荡器(105)的输出信号，所述第一压控振荡器(105)的输出信号为差分信号，所述第二输入端(In2)、所述第五输入端(In5)、所述第八输入端(In8)和所述第十一输入端(In11)输入信号的相位相同，所述第三输入端(In3)、所述第六输入端(In6)、所述第七输入端(In7)和所述第十输入端(In10)输入信号的相位相同，两信号之间的相位差为180°。
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